JPH0792204A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH0792204A JPH0792204A JP23865993A JP23865993A JPH0792204A JP H0792204 A JPH0792204 A JP H0792204A JP 23865993 A JP23865993 A JP 23865993A JP 23865993 A JP23865993 A JP 23865993A JP H0792204 A JPH0792204 A JP H0792204A
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- JP
- Japan
- Prior art keywords
- comparator
- offset
- resistor
- terminal
- positive
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- Pending
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】本発明は、定常時の正負入力端子間電位差を０
Ｖにしたコンパレータと、このコンパレータのオフセッ
ト調整端子に接続されたオフセットを発生させるための
抵抗とを設けてなる回路構成として、定常時の出力電圧
を一定にしたことを特徴とする。 【構成】アナログコンパレータ４がもっているオフセッ
ト調整端子（ｓ）を有効利用して、コンパレータ４の正
負各入力端子のバイアス抵抗２，３を共にＧＮＤへ接続
し、Ｖｃｃへの抵抗を存在させず、代わりにオフセット
発生用抵抗５をコンパレータ４のオフセット調整端子
（ｓ）に接続したことを特徴とする。
Ｖにしたコンパレータと、このコンパレータのオフセッ
ト調整端子に接続されたオフセットを発生させるための
抵抗とを設けてなる回路構成として、定常時の出力電圧
を一定にしたことを特徴とする。 【構成】アナログコンパレータ４がもっているオフセッ
ト調整端子（ｓ）を有効利用して、コンパレータ４の正
負各入力端子のバイアス抵抗２，３を共にＧＮＤへ接続
し、Ｖｃｃへの抵抗を存在させず、代わりにオフセット
発生用抵抗５をコンパレータ４のオフセット調整端子
（ｓ）に接続したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、アナログコンパレータ
を用いた電子機器に適用されるコンパレータ回路に関す
る。
を用いた電子機器に適用されるコンパレータ回路に関す
る。
【０００２】
【従来の技術】従来、アナログコンパレータの定常状態
（無信号状態）に於ける出力電圧を“０”または“１”
レベルに設定する際、図２に示すように、正負入力端子
間にバイアスを加える方法が取られていた。
（無信号状態）に於ける出力電圧を“０”または“１”
レベルに設定する際、図２に示すように、正負入力端子
間にバイアスを加える方法が取られていた。
【０００３】図２に於いて、０１は前段出力の直流成分
をカットするためのコンデンサである。０２はＶｃｃと
コンパレータ負入力間に接続され、抵抗０３と組み合わ
せることにより、コンパレータ０６へバイアスをかける
抵抗である。０３はＧＮＤ（接地）とコンパレータ０６
の負入力端子間に接続され、抵抗０２と組み合わせるこ
とにより、コンパレータ０６へバイアスをかける抵抗で
ある。０４はＶｃｃとコンパレータ０６の正入力端子間
に接続され、抵抗０５と組み合わせることにより、コン
パレータ０６へバイアスをかける抵抗である。０５はＧ
ＮＤとコンパレータの正入力端子間に接続され、抵抗０
４と組み合わせることにより、コンパレータ０６へバイ
アスをかける抵抗である。０６はコンパレータであり、
負入力端子に加えられた入力信号と正入力端子に加えら
れた基準電圧とを比較し、その結果を出力端子へ
“０”、“１”レベルで出力する。
をカットするためのコンデンサである。０２はＶｃｃと
コンパレータ負入力間に接続され、抵抗０３と組み合わ
せることにより、コンパレータ０６へバイアスをかける
抵抗である。０３はＧＮＤ（接地）とコンパレータ０６
の負入力端子間に接続され、抵抗０２と組み合わせるこ
とにより、コンパレータ０６へバイアスをかける抵抗で
ある。０４はＶｃｃとコンパレータ０６の正入力端子間
に接続され、抵抗０５と組み合わせることにより、コン
パレータ０６へバイアスをかける抵抗である。０５はＧ
ＮＤとコンパレータの正入力端子間に接続され、抵抗０
４と組み合わせることにより、コンパレータ０６へバイ
アスをかける抵抗である。０６はコンパレータであり、
負入力端子に加えられた入力信号と正入力端子に加えら
れた基準電圧とを比較し、その結果を出力端子へ
“０”、“１”レベルで出力する。
【０００４】上記した従来の回路構成に於いては、入力
信号レベルが微弱な場合、正負バイアス電圧値も小さく
なるが、コンパレータの入力バイアス電流やオフセット
電圧の影響を考慮すると、設計が非常に厳しくなり、回
路構成が繁雑化するとともに高い部品精度が要求され、
コストアップにもつながるという問題があった。
信号レベルが微弱な場合、正負バイアス電圧値も小さく
なるが、コンパレータの入力バイアス電流やオフセット
電圧の影響を考慮すると、設計が非常に厳しくなり、回
路構成が繁雑化するとともに高い部品精度が要求され、
コストアップにもつながるという問題があった。
【０００５】即ち、上記図１に示す回路構成に於いて
は、入力信号が無い場合、つまり定常状態に於けるコン
パレータ０６出力は、抵抗０２，０３，０４，０５から
なるネットワークの定数設定によって定められる。この
ような構成に於いては、入力信号振幅が大きい場合には
問題無いが、扱う信号が微弱になると、正負入力電位差
設定を小さくしなければならなくなるため、各抵抗の誤
差やコンパレータの入力バイアス電流、入力オフセット
電圧等が無視できなくなる。このため前段に増幅器を追
加して信号レベルを上げるなどの工夫が必要になる。
は、入力信号が無い場合、つまり定常状態に於けるコン
パレータ０６出力は、抵抗０２，０３，０４，０５から
なるネットワークの定数設定によって定められる。この
ような構成に於いては、入力信号振幅が大きい場合には
問題無いが、扱う信号が微弱になると、正負入力電位差
設定を小さくしなければならなくなるため、各抵抗の誤
差やコンパレータの入力バイアス電流、入力オフセット
電圧等が無視できなくなる。このため前段に増幅器を追
加して信号レベルを上げるなどの工夫が必要になる。
【０００６】
【発明が解決しようとする課題】上記したように従来の
回路構成に於いては、入力信号レベルが微弱な場合、正
負バイアス電圧値も小さくなるが、コンパレータの入力
バイアス電流やオフセット電圧の影響を考慮すると、設
計が非常に厳しくなり、回路構成が繁雑化するとともに
高い部品精度が要求され、コストアップにもつながると
いう問題があった。
回路構成に於いては、入力信号レベルが微弱な場合、正
負バイアス電圧値も小さくなるが、コンパレータの入力
バイアス電流やオフセット電圧の影響を考慮すると、設
計が非常に厳しくなり、回路構成が繁雑化するとともに
高い部品精度が要求され、コストアップにもつながると
いう問題があった。
【０００７】本発明は上記実情に鑑みなされたもので、
微弱入力信号を扱うアナログコンパレータの定常出力電
圧を設定するための低コストな回路手段を用いたコンパ
レータ回路を提供することを目的とする。
微弱入力信号を扱うアナログコンパレータの定常出力電
圧を設定するための低コストな回路手段を用いたコンパ
レータ回路を提供することを目的とする。
【０００８】即ち、本発明は、定常状態（無信号状態）
に於ける出力電圧が“０”または“１”レベルに設定さ
れる、微弱入力信号を扱うコンパレータ回路に於いて、
簡単かつ安価な回路構成で容易に実現できるコンパレー
タ回路を提供することを目的とする。
に於ける出力電圧が“０”または“１”レベルに設定さ
れる、微弱入力信号を扱うコンパレータ回路に於いて、
簡単かつ安価な回路構成で容易に実現できるコンパレー
タ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、定常時の正負
入力端子間電位差を０Ｖにしたコンパレータと、このコ
ンパレータのオフセット調整端子に接続されたオフセッ
トを発生させるための抵抗とを設けてなる回路構成とし
て、定常時の出力電圧を一定にした回路構成を特徴とす
る。
入力端子間電位差を０Ｖにしたコンパレータと、このコ
ンパレータのオフセット調整端子に接続されたオフセッ
トを発生させるための抵抗とを設けてなる回路構成とし
て、定常時の出力電圧を一定にした回路構成を特徴とす
る。
【００１０】即ち、本発明は、図１に示すように、アナ
ログコンパレータ（４）がもっているオフセット調整端
子（ｓ）を有効利用したもので、コンパレータ（４）の
入力端子のバイアス抵抗（２，３）を共にＧＮＤへ接続
し、Ｖｃｃへの抵抗は存在しない。代わりにオフセット
発生用抵抗（５）をコンパレータ（４）のオフセット調
整端子（ｓ）に接続する。
ログコンパレータ（４）がもっているオフセット調整端
子（ｓ）を有効利用したもので、コンパレータ（４）の
入力端子のバイアス抵抗（２，３）を共にＧＮＤへ接続
し、Ｖｃｃへの抵抗は存在しない。代わりにオフセット
発生用抵抗（５）をコンパレータ（４）のオフセット調
整端子（ｓ）に接続する。
【００１１】
【作用】図１に於いて、オフセット発生用抵抗（５）が
無い場合は、コンパレータ（４）の正負各入力は共にＧ
ＮＤレベルであるため、出力電圧は不定であるが、オフ
セット発生用抵抗（５）が有ると、コンパレータ（４）
の内部でオフセットが発生し、出力を“０”又は“１”
へ固定できる。通常のオフセット調整端子付きコンパレ
ータは正負両方向への調整端子を持っているので、必要
な出力が得られる方の調整端子へ抵抗（５）を接続すれ
ばよい。これにより、微弱入力信号を扱うアナログコン
パレータ回路を簡単な回路構成で安価かつ容易に実現で
きる。
無い場合は、コンパレータ（４）の正負各入力は共にＧ
ＮＤレベルであるため、出力電圧は不定であるが、オフ
セット発生用抵抗（５）が有ると、コンパレータ（４）
の内部でオフセットが発生し、出力を“０”又は“１”
へ固定できる。通常のオフセット調整端子付きコンパレ
ータは正負両方向への調整端子を持っているので、必要
な出力が得られる方の調整端子へ抵抗（５）を接続すれ
ばよい。これにより、微弱入力信号を扱うアナログコン
パレータ回路を簡単な回路構成で安価かつ容易に実現で
きる。
【００１２】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明による一実施例の構成を示す回路図
である。図１に於いて、１は前段出力の直流成分をカッ
トするためのコンデンサである。２はＧＮＤとコンパレ
ータ４の負入力端子との間に接続された、コンパレータ
４へバイアスをかける抵抗である。３はＧＮＤとコンパ
レータ４の正入力端子との間に接続された、コンパレー
タ４へバイアスをかける抵抗である。
する。図１は本発明による一実施例の構成を示す回路図
である。図１に於いて、１は前段出力の直流成分をカッ
トするためのコンデンサである。２はＧＮＤとコンパレ
ータ４の負入力端子との間に接続された、コンパレータ
４へバイアスをかける抵抗である。３はＧＮＤとコンパ
レータ４の正入力端子との間に接続された、コンパレー
タ４へバイアスをかける抵抗である。
【００１３】４はオフセット調整端子付きのコンパレー
タであり、負入力端子に加えられた入力信号と正入力端
子に加えられた基準電圧とを比較し、その結果を出力端
子へ“０”，“１”レベルで出力する。
タであり、負入力端子に加えられた入力信号と正入力端
子に加えられた基準電圧とを比較し、その結果を出力端
子へ“０”，“１”レベルで出力する。
【００１４】５はＶｃｃとコンパレータ４のオフセット
調整端子（ｓ）との間に接続され、コンパレータ４のオ
フセットを故意に発生させるオフセット発生抵抗であ
る。ここで図１に示す回路図を参照して本発明の一実施
例に於ける動作を説明する。
調整端子（ｓ）との間に接続され、コンパレータ４のオ
フセットを故意に発生させるオフセット発生抵抗であ
る。ここで図１に示す回路図を参照して本発明の一実施
例に於ける動作を説明する。
【００１５】コンパレータ４の正負各入力端子のバイア
ス抵抗２，３を共にＧＮＤへ接続し、Ｖｃｃへの抵抗は
存在しない。代わりにオフセット発生用抵抗５がコンパ
レータ４のオフセット調整端子（ｓ）へ接続されてい
る。
ス抵抗２，３を共にＧＮＤへ接続し、Ｖｃｃへの抵抗は
存在しない。代わりにオフセット発生用抵抗５がコンパ
レータ４のオフセット調整端子（ｓ）へ接続されてい
る。
【００１６】オフセット発生用抵抗５が無い場合は、コ
ンパレータ４の入力は共にＧＮＤレベルであるため、出
力電圧は不定であるが、オフセット発生用抵抗５が有る
と、コンパレータ４の内部でオフセットが発生し、出力
を“０”または“１”へ固定できる。通常のオフセット
調整端子付きのコンパレータは正負両方向への調整端子
を持っているので、必要な出力が得られる方の調整端子
へオフセット発生用抵抗５を接続すればよい。
ンパレータ４の入力は共にＧＮＤレベルであるため、出
力電圧は不定であるが、オフセット発生用抵抗５が有る
と、コンパレータ４の内部でオフセットが発生し、出力
を“０”または“１”へ固定できる。通常のオフセット
調整端子付きのコンパレータは正負両方向への調整端子
を持っているので、必要な出力が得られる方の調整端子
へオフセット発生用抵抗５を接続すればよい。
【００１７】尚、本発明の応用例として、コンパレータ
以外に、例えばフィードバックを掛けたオペアンプ回路
に適用することにより、入力−出力間の基準動作電圧を
変えることができる。
以外に、例えばフィードバックを掛けたオペアンプ回路
に適用することにより、入力−出力間の基準動作電圧を
変えることができる。
【００１８】
【発明の効果】以上詳記したように本発明によれば、定
常状態（無信号状態）に於ける出力電圧が“０”または
“１”レベルに設定されるコンパレータ回路に於いて、
アナログコンパレータがもっているオフセット調整端子
を有効利用して、コンパレータの正負各入力端子のバイ
アス抵抗を共にＧＮＤへ接続し、Ｖｃｃへの抵抗を存在
させず、代わりにオフセット発生用抵抗をコンパレータ
のオフセット調整端子に接続してなる構成としたことに
より、微弱入力信号を扱う、定常状態（無信号状態）に
於ける出力電圧が“０”または“１”レベルに設定され
るコンパレータ回路を簡単かつ安価な回路構成で容易に
実現できる。
常状態（無信号状態）に於ける出力電圧が“０”または
“１”レベルに設定されるコンパレータ回路に於いて、
アナログコンパレータがもっているオフセット調整端子
を有効利用して、コンパレータの正負各入力端子のバイ
アス抵抗を共にＧＮＤへ接続し、Ｖｃｃへの抵抗を存在
させず、代わりにオフセット発生用抵抗をコンパレータ
のオフセット調整端子に接続してなる構成としたことに
より、微弱入力信号を扱う、定常状態（無信号状態）に
於ける出力電圧が“０”または“１”レベルに設定され
るコンパレータ回路を簡単かつ安価な回路構成で容易に
実現できる。
【図１】本発明による一実施例の回路構成を示す回路
図。
図。
【図２】従来の回路構成を示す回路図。
１…コンデンサ、２，３…抵抗、４…コンパレータ（ｓ
…オフセット調整端子）、５…オフセット発生抵抗。
…オフセット調整端子）、５…オフセット発生抵抗。
Claims (1)
- 【請求項１】 オフセット調整端子を持つコンパレータ
と、このコンパレータのオフセット調整端子に接続され
てコンパレータ内部にオフセットを発生させる抵抗とを
具備し、上記抵抗の上記オフセット端子への接続形態を
選定して定常状態に於けるコンパレータ出力電圧を任意
に設定することを特徴とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23865993A JPH0792204A (ja) | 1993-09-27 | 1993-09-27 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23865993A JPH0792204A (ja) | 1993-09-27 | 1993-09-27 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0792204A true JPH0792204A (ja) | 1995-04-07 |
Family
ID=17033422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23865993A Pending JPH0792204A (ja) | 1993-09-27 | 1993-09-27 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792204A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755399B2 (en) | 2006-12-21 | 2010-07-13 | Seiko Instruments Inc. | High speed comparator circuit with offset cancellation |
-
1993
- 1993-09-27 JP JP23865993A patent/JPH0792204A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755399B2 (en) | 2006-12-21 | 2010-07-13 | Seiko Instruments Inc. | High speed comparator circuit with offset cancellation |
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