JPH0787450B2 - CMI code receiver - Google Patents
CMI code receiverInfo
- Publication number
- JPH0787450B2 JPH0787450B2 JP1048201A JP4820189A JPH0787450B2 JP H0787450 B2 JPH0787450 B2 JP H0787450B2 JP 1048201 A JP1048201 A JP 1048201A JP 4820189 A JP4820189 A JP 4820189A JP H0787450 B2 JPH0787450 B2 JP H0787450B2
- Authority
- JP
- Japan
- Prior art keywords
- cmi
- signal
- nrz
- code
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信の受信装置に利用される。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is used in a receiver for digital communication.
本発明は、符号則違反が施されたCMI符号を入力しこれ
をNRZ符号に変換する回路を備えたCMI符号の受信装置に
おいて、 変換する回路のクロック周波数を送信信号の２倍とし、
この変換する回路の入力を受信入力または受信入力がよ
り１ビット遅延された信号のいずれかを選択して２ビッ
トの組合せを変更することにより、 符号則違反の割合を大きくできるようにしたものであ
る。According to the present invention, in a CMI code receiving apparatus including a circuit for inputting a CMI code that has been subjected to a coding rule violation and converting the CMI code into an NRZ code, the clock frequency of the converting circuit is set to twice the transmission signal,
The ratio of code rule violations can be increased by selecting either the receiving input or the signal whose receiving input is delayed by 1 bit as the input of this converting circuit and changing the combination of 2 bits. is there.
従来、CMI符号の受信装置では、符号則違反が施される
ビットの割合が少ないので、CMI符号の「０」および
「１」のパターンでブロック同期をとり、CMI符号からN
RZ符号に変換している。このため、フレーム同期操作と
CMI符号からNRZ符号の変換操作とをそれぞれ独立した手
段で行っている。Conventionally, in a CMI code receiving apparatus, since the ratio of bits subjected to coding rule violation is small, block synchronization is performed by the patterns of "0" and "1" of the CMI code, and the N
Converted to RZ code. Therefore, the frame synchronization operation
The conversion operation from the CMI code to the NRZ code is performed by independent means.
しかし、前述したCMI符号の受信装置では、符号則違反
を施す割合が高くなるとブロック同期がとれなくなると
いう欠点があった。However, the above-described CMI code receiving device has a drawback that block synchronization cannot be achieved if the rate of code rule violation increases.
本発明はこの欠点を解決して、符号則違反を自由に施す
ことができるCMI符号の受信装置を提供することを目的
とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve this drawback and provide a CMI code receiving apparatus capable of freely performing coding rule violation.
本発明は、フレーム毎にフレームビットが挿入され副信
号にしたがって符号則違反が施されたCMI符号を受信入
力とし、NRZ符号に変換するCMI・NRZ変換回路を備えたC
MI符号の受信装置において、CMI・NRZ変換回路は、その
クロック周波数が送信信号のクロック周波数の２倍であ
り、このCMI・NRZ変換回路の入力として受信入力または
この受信入力の１ビット遅延された信号のいずれかを選
択する選択手段を設け、このCMI・NRZ変換回路の出力信
号のフレーム同期状態を検出するフレーム同期検出回路
を備え、選択手段は、この検出回路の出力が非同期であ
るときに選択信号を転換させる手段を含むことを特徴と
する。The present invention uses a CMI code in which a frame bit is inserted for each frame and a coding rule violation is applied according to a sub-signal as a reception input, and a CMI / NRZ conversion circuit for converting into a NRZ code is provided.
In the MI code receiving device, the clock frequency of the CMI / NRZ conversion circuit is twice the clock frequency of the transmission signal, and the reception input or 1 bit of this reception input is delayed as the input of the CMI / NRZ conversion circuit. A selection means for selecting one of the signals is provided, and a frame synchronization detection circuit for detecting the frame synchronization state of the output signal of this CMI / NRZ conversion circuit is provided.The selection means is provided when the output of this detection circuit is asynchronous. It is characterized in that it includes means for converting a selection signal.
CMI符号をNRZ符号に変換する変換回路のクロック周波数
を送信信号のクロック周波数f0の２倍とする。これによ
り２ビットづつ復号する。さらにこの周波数（2f0）に
より受信したCMI符号を１ビット遅らせる遅延回路を備
えている。CMI符号をNRZ符号に変換する変換回路の出力
の同期がとれないときは、この遅延回路の出力を変換回
路に入力するように変換して２ビットの組合せを変更す
る。したがって符号則違反を施す割合を大きくしても、
その同期を容易にとることができる。The clock frequency of the conversion circuit for converting the CMI code to the NRZ code is set to twice the clock frequency f 0 of the transmission signal. As a result, decoding is performed for each 2 bits. Further, a delay circuit for delaying the CMI code received by this frequency (2f 0 ) by 1 bit is provided. When the output of the conversion circuit for converting the CMI code into the NRZ code cannot be synchronized, the output of this delay circuit is converted so as to be input to the conversion circuit, and the 2-bit combination is changed. Therefore, even if you increase the ratio of code rule violation,
The synchronization can be easily achieved.
次に本発明の実施例を図面を参照して説明する。第１図
は本発明一実施例のブロック構成図である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention.
本図において、送信装置101は入力されNRZ符号化された
送信信号111およびクロック信号112（周波数f0）により
フレーム毎にフレームビットを挿入するフレーム挿入回
路103と、このフレーム挿入回路103の出力に送信副信号
113により符号則違反を施しCMI符号に変換するNRZ・CMI
変換回路104とを備える。一方CMI符号の受信装置102
は、前記送信装置101が送出した伝送信号109と伝送クロ
ック110とを入力して、NRZ符号に変換するCMI・NRZ変換
回路107を備えている。In the figure, the transmitting apparatus 101 has a frame inserting circuit 103 for inserting a frame bit for each frame by an input NRZ-coded transmission signal 111 and a clock signal 112 (frequency f 0 ), and an output of the frame inserting circuit 103. Transmission side signal
NRZ / CMI to convert to CMI code by violating coding rule by 113
And a conversion circuit 104. On the other hand, a CMI code receiving device 102
Is provided with a CMI / NRZ conversion circuit 107 which receives the transmission signal 109 and the transmission clock 110 sent from the transmission device 101 and converts the transmission signal 109 and the transmission clock 110 into an NRZ code.
ここに本発明の特徴とするところは、受信装置102は、C
MI・NRZ変換回路107のクロック周波数は2f0であり、こ
のCMI・NRZ変換回路107の入力として伝送信号109または
この伝送信号109を１ビット遅延回路105により遅延され
た出力信号のいずれかを選択する選択回路106の出力を
受取り、変換回路107の出力信号115Aおよび115Bのフレ
ーム同期状態を検出するフレーム同期検出回路108を備
え、この検出回路108が出力信号115Aが非同期であると
き選択回路106を転換させ、遅延回路105の出力信号114
を選択するように構成されたことにある。すなわち送信
主信号111と送信クロック113とを入力とし、フレームビ
ットを挿入するフレーム挿入回路103であり、このフレ
ーム挿入回路103の出力信号111Aと送信クロック113とを
入力としNRZ符号からCMI符号に変換するとともに送信副
信号113にしたがい符号則違反を挿入するNRZ・CMI変換
回路104とを備え、受信装置102は、NRZ・CMI変換回路10
4の出力であるCMI符号化された伝送信号109と2f0での周
波数の伝送クロック110とを入力とし伝送信号を１ビッ
ト遅延させる遅延回路105と、この遅延回路105の出力信
号114と伝送信号109とのいずれか一方の選択する選択回
路106と、この選択回路106の出力信号114Aと伝送クロッ
ク110とを入力としあらかじめ決められた前後２ビット
の組合せでCMI符号からNRZ符号への変換を行うCMI・NRZ
変換回路107と、このCMI・NRZ変換回路107の出力する受
信主信号115と受信クロック116とを入力としフレーム同
期をとり、フレーム同期がとれたかいなかの検出を行
い、同期がとれないとき遅延回路105の出力信号114を選
択するよう選択回路106に指示するフレーム同期検出回
路108とを備えたことにある。Here, the feature of the present invention is that the receiving device 102 is C
The clock frequency of the MI / NRZ conversion circuit 107 is 2f 0 , and either the transmission signal 109 or the output signal obtained by delaying the transmission signal 109 by the 1-bit delay circuit 105 is selected as the input of the CMI / NRZ conversion circuit 107. A frame synchronization detection circuit 108 that receives the output of the selection circuit 106 and detects the frame synchronization state of the output signals 115A and 115B of the conversion circuit 107 is provided. The detection circuit 108 activates the selection circuit 106 when the output signal 115A is asynchronous. The output signal 114 of the delay circuit 105 is converted.
Is configured to select. That is, it is a frame insertion circuit 103 that receives the transmission main signal 111 and the transmission clock 113 as input and that inserts frame bits. The NRZ code is converted to the CMI code by inputting the output signal 111A of this frame insertion circuit 103 and the transmission clock 113. And a NRZ / CMI conversion circuit 104 that inserts a coding rule violation in accordance with the transmission sub-signal 113, and the receiving device 102 includes the NRZ / CMI conversion circuit 10.
A delay circuit 105 for inputting the CMI-coded transmission signal 109 which is the output of 4 and a transmission clock 110 having a frequency of 2f 0 and delaying the transmission signal by 1 bit, and an output signal 114 of this delay circuit 105 and a transmission signal A selection circuit 106 for selecting one of 109 and the output signal 114A of the selection circuit 106 and the transmission clock 110 are used as inputs to perform conversion from a CMI code to an NRZ code with a predetermined combination of two bits before and after. CMI / NRZ
The conversion circuit 107 and the reception main signal 115 and the reception clock 116 output from the CMI / NRZ conversion circuit 107 are input to establish frame synchronization, detect whether the frame synchronization is good, and delay circuit when synchronization is not achieved. And a frame synchronization detection circuit 108 for instructing the selection circuit 106 to select the output signal 114 of 105.
すなわち本願実施例では、受信装置において、CMI符号
からNRZ符号への変換さい、ブロック同期をとることを
やめ、あらかじめ定められている２ビットの組合せで伝
送信号のCMI符号からNRZ符号の変換を行い、この出力を
フレーム同期検出回路108により検出し、この信号で同
期がとれれば可として受信主信号115として送出する。
もし同期がとれなければ遅延回路105によりCMI信号109
を１ビット遅延させたものを入力し、CMI符号からNRZ符
号に変換するときの２ビットの組合せを変え同期をと
る。したがってブロック同期をとる必要がないため、符
号則違反を自由に挿入できる。That is, in the embodiment of the present application, in the receiving device, when the CMI code is converted to the NRZ code, the block synchronization is stopped, and the CMI code of the transmission signal is converted to the NRZ code by a predetermined combination of 2 bits. This output is detected by the frame synchronization detection circuit 108, and if the synchronization can be achieved by this signal, it is determined to be acceptable and is transmitted as the reception main signal 115.
If not synchronized, the delay circuit 105 causes the CMI signal 109
Is input with a 1-bit delay, and the synchronization is changed by changing the combination of 2 bits when converting from the CMI code to the NRZ code. Therefore, since it is not necessary to perform block synchronization, a coding rule violation can be freely inserted.
第２図は本実施例の信号のフレームフォーマットであ
り、５ビットおきにフレームビットが挿入され、その間
にデータが挿入される。このフレームパターンは「１」
と「０」との交番とする。FIG. 2 shows the frame format of the signal of this embodiment, in which frame bits are inserted every 5 bits and data is inserted between them. This frame pattern is "1"
And "0".
第３図は実施例のタイミング図である。送信主信号111
にフレームビットが挿入されたフレーム挿入回路の出力
信号111Aを最上行に示す。この出力信号111Aと送信クロ
ック112と、送信副信号113とがCMI・NRZ変換回路に入力
されるとCMI符号化された伝達信号109と周波数が2f0で
ある伝送クロック110とが出力される。これを遅延回路1
05で遅延させると１ビット遅れの出力信号114が得られ
る。選択回路106で信号109あるいは信号114が選択され
る。このそれぞれが選択された時のCMI・NRZ変換回路10
7の出力信号は、信号115Aあるいは信号115Bのいずれか
となる。フレーム同期検出回路108に入力されたとき信
号115Aの場合に、符号（f0）および（F1）で示すフレー
ムビットが検出することができる。したがって信号109
を選択することが正しい。そこで、フレーム同期検出回
路108の出力は選択回路106において信号109を選択する
ように制御する。信号109を選択した場合、受信主信号1
15、受信クロック116および受信副信号117が送出する。FIG. 3 is a timing chart of the embodiment. Transmit main signal 111
The output signal 111A of the frame insertion circuit in which the frame bit is inserted is shown in the top row. When the output signal 111A, the transmission clock 112, and the transmission sub-signal 113 are input to the CMI / NRZ conversion circuit, the CMI-coded transmission signal 109 and the transmission clock 110 having a frequency of 2f 0 are output. This is the delay circuit 1
When delayed at 05, an output signal 114 delayed by 1 bit is obtained. The selection circuit 106 selects the signal 109 or the signal 114. CMI / NRZ conversion circuit 10 when each of these is selected
The output signal of 7 is either the signal 115A or the signal 115B. In the case of the signal 115A when input to the frame synchronization detection circuit 108, the frame bits indicated by the symbols (f 0 ) and (F 1 ) can be detected. Therefore signal 109
Is correct to choose. Therefore, the output of the frame synchronization detection circuit 108 is controlled by the selection circuit 106 so as to select the signal 109. Received main signal 1 when signal 109 is selected
15, the reception clock 116 and the reception sub signal 117 are transmitted.
以上説明したように本発明によれば、符号則違反を施す
割合を大きくできる。As described above, according to the present invention, it is possible to increase the rate of applying the coding rule violation.
第１図は本発明一実施例のブロック構成図。 第２図は前記実施例のフレームフォーマット図。 第３図は前記実施例のタイミング図。 101……送信装置、102……受信装置、103……フレーム
挿入回路、104……NRZ・CMI変換回路、105……１ビット
遅延回路、106……選択回路、107……CMI・NRZ変換回
路、108……フレーム同期検出回路、109……CMI符号化
された伝送信号、110……周波数2f0の伝送クロック、11
1……送信主信号、111A……フレーム挿入回路の出力信
号、112……送信クロック、113……送信副信号、114…
…１ビット遅れの出力信号、115……受信主信号、115
A、115B……CMI・NRZ変換回路より出力する信号、116…
…受信クロック、117……受信副信号。FIG. 1 is a block diagram of an embodiment of the present invention. FIG. 2 is a frame format diagram of the above embodiment. FIG. 3 is a timing chart of the above embodiment. 101 ... Transmission device, 102 ... Reception device, 103 ... Frame insertion circuit, 104 ... NRZ / CMI conversion circuit, 105 ... 1-bit delay circuit, 106 ... Selection circuit, 107 ... CMI / NRZ conversion circuit , 108 ... Frame sync detection circuit, 109 ... CMI-coded transmission signal, 110 ... Transmission clock with frequency 2f 0 , 11
1 ... Transmission main signal, 111A ... Frame insertion circuit output signal, 112 ... Transmission clock, 113 ... Transmission sub signal, 114 ...
… 1-bit delayed output signal, 115 …… Main reception signal, 115
A, 115B …… Signal output from CMI / NRZ conversion circuit, 116…
… Receive clock, 117 …… Receive sub signal.
Claims (1)
信号にしたがって符号則違反が施されたCMI符号を受信
入力とし、NRZ符号に変換するCMI・NRZ変換回路を備え
たCMI符号の受信装置において、 前記CMI・NRZ変換回路は、そのクロック周波数が送信信
号のクロック周波数の２倍であり、 このCMI・NRZ変換回路の入力として前記受信入力または
この受信入力の１ビット遅延された信号のいずれかを選
択する選択手段を設け、 このCMI・NRZ変換回路の出力信号のフレーム同期状態を
検出するフレーム同期検出回路を備え、 前記選択手段は、この検出回路の出力が非同期であると
きに選択信号を転換させる手段を含む ことを特徴とするCMI符号の受信装置。1. A CMI code receiving apparatus including a CMI / NRZ conversion circuit for converting a NRZ code into a NRZ code, using a CMI code in which a frame bit is inserted for each frame and a coding rule violation is applied according to a sub-signal as a reception input. The clock frequency of the CMI / NRZ conversion circuit is twice the clock frequency of the transmission signal, and either the reception input or a signal obtained by delaying the reception input by 1 bit is used as an input of the CMI / NRZ conversion circuit. And a frame synchronization detection circuit for detecting the frame synchronization state of the output signal of the CMI / NRZ conversion circuit, wherein the selection means outputs the selection signal when the output of the detection circuit is asynchronous. A CMI code receiving device comprising means for converting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048201A JPH0787450B2 (en) | 1989-02-28 | 1989-02-28 | CMI code receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048201A JPH0787450B2 (en) | 1989-02-28 | 1989-02-28 | CMI code receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226932A JPH02226932A (en) | 1990-09-10 |
| JPH0787450B2 true JPH0787450B2 (en) | 1995-09-20 |
Family
ID=12796769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048201A Expired - Lifetime JPH0787450B2 (en) | 1989-02-28 | 1989-02-28 | CMI code receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787450B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160044675A (en) * | 2014-10-15 | 2016-04-26 | 금오공과대학교 산학협력단 | Apparatus for aligning a product in one directtion |
-
1989
- 1989-02-28 JP JP1048201A patent/JPH0787450B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160044675A (en) * | 2014-10-15 | 2016-04-26 | 금오공과대학교 산학협력단 | Apparatus for aligning a product in one directtion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226932A (en) | 1990-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4841521A (en) | Method and system for bidirectionally transmitting data | |
| GB1478086A (en) | High reliability diversity communications system | |
| GB2109206A (en) | Data transmission system utilising power line of 3-phase alternating current | |
| EP0243938B1 (en) | Protection channel monitoring system using a check signal comprising two different n-bit code patterns sequentially arranged at random | |
| JPH0787450B2 (en) | CMI code receiver | |
| US4783786A (en) | CMI signal transmission system | |
| JP2008278459A (en) | Communication system, transmitter, receiving apparatus and communication method, and semiconductor device | |
| JP2848229B2 (en) | Receiver circuit | |
| JP3838087B2 (en) | Optical communication system and optical communication apparatus | |
| JP2528656B2 (en) | Frame synchronization establishment method | |
| JP2693831B2 (en) | Auxiliary signal transmission method | |
| SU1644201A1 (en) | Data transmission and reception system | |
| JP2887963B2 (en) | Digital wireless transmission system | |
| JP3270572B2 (en) | Frame signal transmission system | |
| JP2558119B2 (en) | Transceiver circuit | |
| JP2555582B2 (en) | CMI code error detection circuit | |
| JPS63111743A (en) | Data line terminator | |
| JPH07120951B2 (en) | CMI code transmission system | |
| JPH06311197A (en) | System and equipment for series-parallel converting transmission | |
| JPH052027B2 (en) | ||
| JPH01173938A (en) | Digital signal synchronizing system | |
| JPH04344732A (en) | Data transmission system | |
| KR20060058876A (en) | An data communication appraratus in the synchronous digital data communication system | |
| JPH01157142A (en) | Timing extraction device for cmi code transmission equipment | |
| JPS63245130A (en) | Serial data transmission system |