JPH0787241B2 - Storage capacitor formation method - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、活性層として非晶質シリコン（以下ａ−Si:H
と略す）を用いた薄膜トランジスタ（以下TFTと略す）
をガラス基板上に形成する工程中にTFTを駆動するに必
要な補助容量を形成する方法に関するものである。The present invention relates to an amorphous silicon (hereinafter a-Si: H) layer as an active layer.
Thin film transistor (hereinafter abbreviated as TFT) using
The present invention relates to a method of forming an auxiliary capacitance necessary to drive a TFT during a process of forming a TFT on a glass substrate.

従来の技術 ａ−Si:Hを用いたTFTは200℃前後の比較的低温で大面積
にわたって容易に形成されるため、一次元センサや液晶
ディスプレイに応用されるべく研究されている。これら
半導体素子を駆動させるための駆動信号の印加方法は、
従来、基板端に取り込み電極を設け、フレキシブルフィ
ルムによって外部回路と接続し、この外部回路から半導
体素子に印加する方法を用いている。2. Description of the Related Art A TFT using a-Si: H is easily formed over a large area at a relatively low temperature of around 200 ° C., and is therefore being studied for application to one-dimensional sensors and liquid crystal displays. The driving signal applying method for driving these semiconductor elements is as follows.
Conventionally, a method has been used in which a capture electrode is provided at the end of a substrate, the flexible film is connected to an external circuit, and the external circuit applies the voltage to a semiconductor element.

ところで、フレキシブルフィルムは高価なポリイミド樹
脂を使用しているため、大型化や高密度化が進むにつ
れ、実装するフィルムの枚数および面積が増加するた
め、材料費が高価になる。さらに大型化にともなって、
接点の数も増加するので信頼性に問題が発生した。この
ためガラス基板上にICチップを直接実装するCOG方式が
用いられてきた。一方、付加価値を高めるため、単結晶
シリコンを基板とする半導体素子はより一層の実装密度
を高密度化が図られている。ガラス基板上に形成される
一次元センサや液晶ディスプレイの場合も例外ではな
い。更にガラス基板の特徴を利用して、装置の大型化も
同時に進められている。By the way, since the flexible film uses an expensive polyimide resin, the number and area of the films to be mounted increase as the size and the density of the flexible film increase, which increases the material cost. With the larger size,
Since the number of contacts also increased, reliability problems occurred. For this reason, the COG method of directly mounting the IC chip on the glass substrate has been used. On the other hand, in order to increase the added value, a semiconductor element using a single crystal silicon as a substrate has been further increased in packaging density. The case of a one-dimensional sensor or a liquid crystal display formed on a glass substrate is no exception. Further, the size of the device is being increased at the same time by utilizing the characteristics of the glass substrate.

発明が解決しようとする課題 ICの駆動には大容量の電気補助容量が必要でICチップと
並べるように補助容量チップをガラス基板上に配してい
た。このためガラス基板の小型化には限界があった。ま
た、この補助容量チップはICチップに比べ厚く、COG方
式を用いる場合、チップの基板上への接着時の部品押え
に段差が生じ、押え治具が複雑になることから接着精
度，強度にも問題が生じた。Problems to be Solved by the Invention A large amount of electric auxiliary capacitance is required to drive an IC, and the auxiliary capacitance chip is arranged on a glass substrate so as to be aligned with the IC chip. Therefore, there is a limit to downsizing the glass substrate. In addition, this auxiliary capacitance chip is thicker than the IC chip, and when using the COG method, there is a step in the component pressing when bonding the chip onto the substrate, and the pressing jig becomes complicated, so the bonding accuracy and strength are also improved. There was a problem.

課題を解決するための手段 上記目的を達成するために本発明の補助容量形成方法
は、ガラス基板上に同一材料で薄膜トランジスタのゲー
ト電極，補助容量の一方の電極となる第１の領域及び第
２の領域を形成する第１の工程と、前記ゲート電極及び
第1,第２の領域上にゲート絶縁膜，活性膜及び保護膜を
順に積層する第２の工程と、前記第１の領域上に位置す
るゲート絶縁膜，活性膜及び保護膜を膜厚を調整しつつ
エッチングする第３の工程と、前記第1,第２の領域に達
するICチップコンタクト用コンタクトホールを形成する
第４の工程と、金属膜を蒸着し、前記補助容量の他方の
電極，薄膜トランジスタのソース及びドレイン電極を選
択的に形成する第５の工程とを含み、前記第１の領域と
他方の電極間に位置する少なくともゲート絶縁膜によっ
て補助容量を形成するものである。Means for Solving the Problems In order to achieve the above object, a method of forming an auxiliary capacitor according to the present invention comprises a gate electrode of a thin film transistor on a glass substrate, a first region to be one electrode of an auxiliary capacitor and a second electrode. A first step of forming a region, a second step of sequentially laminating a gate insulating film, an active film and a protective film on the gate electrode and the first and second regions, and a first step on the first region. A third step of etching the positioned gate insulating film, active film and protective film while adjusting the film thickness; and a fourth step of forming a contact hole for IC chip contact reaching the first and second regions. A fifth step of depositing a metal film and selectively forming the other electrode of the auxiliary capacitance and the source and drain electrodes of the thin film transistor, at least a gate located between the first region and the other electrode. Insulating film Therefore, the auxiliary capacitance is formed.

また、本願第２の補助容量の形成方法は、上述の第１の
領域と他方の電極とからなるサンドイッチ構造の補助容
量にかえて、第1,第２の領域上に位置するゲート絶縁膜
上に、金属膜を蒸着し、結合容量を形成する二電極を選
択的に形成し、一方の電極をアースラインに、他方の電
極をICチップの基準電位を供給するラインに電気的に結
合し、これらの二電極及び電極間に位置するゲート絶縁
膜によって補助容量を形成することを特徴とするもので
ある。In addition, the second method of forming the auxiliary capacitance is different from the above-mentioned auxiliary capacitance of the sandwich structure composed of the first region and the other electrode, in that it is on the gate insulating film located on the first and second regions. , A metal film is vapor-deposited, and two electrodes for forming a coupling capacitance are selectively formed, and one electrode is electrically coupled to a ground line and the other electrode is electrically coupled to a line supplying a reference potential of the IC chip, The auxiliary capacitance is formed by these two electrodes and the gate insulating film located between the electrodes.

作用 上記補助容量の形成方法によって、ICチップ下の領域に
薄膜トランジスタの形成とともに、特別な工程を必要と
せずに、補助容量を形成することができる。その結果、
容量チップをガラス基板上に配設し、接着する従来の製
造方法に比べ、製造工程を簡略化でき、製造コストの削
減を実現できる。By the above method of forming the auxiliary capacitance, the auxiliary capacitance can be formed in the region under the IC chip without forming any special process. as a result,
The manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the conventional manufacturing method in which the capacitive chip is arranged on the glass substrate and bonded.

実施例 以下、本発明の補助容量形成方法の実施例について図面
を用いて詳しく説明する。第１図はTFTの製造工程中に
補助容量を形成する方法を説明するための断面図であ
る。Example Hereinafter, an example of an auxiliary capacitance forming method of the present invention will be described in detail with reference to the drawings. FIG. 1 is a sectional view for explaining a method of forming an auxiliary capacitance during a manufacturing process of a TFT.

まず、ガラス基板１上にTFT領域にゲート電極材料を用
いてゲート電極２を形成するとともに、COG領域に同ゲ
ート電極材料を用いて第１領域３、第２領域４を形成す
る（第１図（ａ））。第１領域３は、後工程で装着され
るICチップの出力信号をTFTのソース電極に伝達する領
域であり、第２領域４は、ICチップの駆動に用いるため
の補助容量の一方の電極を構成するとともにICチップの
電源電力を供給する配線をICチップに結合する領域であ
る。First, on the glass substrate 1, the gate electrode 2 is formed in the TFT region using the gate electrode material, and the first region 3 and the second region 4 are formed in the COG region using the same gate electrode material (see FIG. 1). (A)). The first region 3 is a region for transmitting the output signal of the IC chip to be mounted in a later step to the source electrode of the TFT, and the second region 4 is one electrode of the auxiliary capacitance used for driving the IC chip. This is a region where the wiring for supplying power to the IC chip is coupled to the IC chip while being configured.

次に、高周波グロー放電装置でTFTのゲート絶縁膜５、T
FTの活性層であるａ−Si:H膜６、保護膜７を順に形成す
る（第１図（ｂ））。COG領域では、これらの第２領域
４上に形成されたもののうち少なくとも１層が本発明の
補助容量の誘電物質となる。Next, using a high-frequency glow discharge device, the TFT gate insulating film 5, T
The a-Si: H film 6 which is the active layer of the FT and the protective film 7 are sequentially formed (FIG. 1 (b)). In the COG region, at least one layer of those formed on these second regions 4 becomes the dielectric material of the auxiliary capacitance of the present invention.

次に、保護膜７のみ一部選択的にエッチングして、TFT
のソース，ドレインコンタクトホール8,9を形成する
（第１図（ｃ））。このとき、COG領域の保護膜７をそ
の膜厚を調整しながらエッチングすると、補助容量の誘
電物質の膜厚制御することができ補助容量として機能す
る領域を同一面積で形成した場合、その容量値を制御す
ことができる。Next, only the protective film 7 is partially selectively etched to form a TFT.
Source and drain contact holes 8 and 9 are formed (FIG. 1 (c)). At this time, if the protective film 7 in the COG region is etched while adjusting its film thickness, the film thickness of the dielectric material of the auxiliary capacitor can be controlled, and if the region functioning as the auxiliary capacitor is formed in the same area, its capacitance value Can be controlled.

次にｎ型ａ−Si:H膜10を堆積する（第１図（ｄ））。Next, the n-type a-Si: H film 10 is deposited (FIG. 1 (d)).

次にCOG領域のICチップとのコンタクト部にコンタクト
ホール11,12をあける（第１図（ｅ））。Next, contact holes 11 and 12 are formed in the contact portion with the IC chip in the COG area (FIG. 1 (e)).

次にAlを含む金属膜を蒸着する（第１図（ｆ））。この
金属膜は選択的にエッチングされ、IC駆動用のバスライ
ン13、補助容量の対向電極14、TFTのソース電極への配
線15、ドレイン電極からの配線16の各領域が形成され
る。金属膜が選択的にエッチングされた状態でｎ型ａ−
Si:H膜10を同様なパターンでエッチングする。その後
に、ICチップ17をバンプ18,19を用いてガラス基板１上
に実装する。バンプ18はICを駆動させる電力を供給する
バスライン13と、ICチップ17に設置されている電力取り
込み用のパッド（図示せず）とを接続する役割をする。
バンプ19は、ICチップ17の信号出力用パッド（図示せ
ず）と、ソース電極への配線15とを接続する役割をす
る。Next, a metal film containing Al is deposited (FIG. 1 (f)). This metal film is selectively etched to form areas such as a bus line 13 for driving the IC, a counter electrode 14 for the auxiliary capacitance, a wiring 15 to the source electrode of the TFT, and a wiring 16 from the drain electrode. N-type a- with the metal film selectively etched
The Si: H film 10 is etched in a similar pattern. After that, the IC chip 17 is mounted on the glass substrate 1 using the bumps 18 and 19. The bump 18 plays a role of connecting the bus line 13 for supplying electric power for driving the IC and a pad (not shown) for taking in electric power, which is installed in the IC chip 17 to each other.
The bump 19 serves to connect a signal output pad (not shown) of the IC chip 17 and the wiring 15 to the source electrode.

本実施例において、補助容量は、ゲート電極材料第２領
域４と、補助容量の対向電極14と、これらの電極4,14間
に位置する少なくともゲート絶縁膜５によって形成され
る。なお、補助容量を形成際には、保護膜７を取り除い
た形態でも実現することができる。保護膜７を除いた補
助容量は、第１図（ｃ）の工程においてソース，ドレイ
ンのコンタクトホール8,9をあける時に補助容量形成領
域も選択的にエッチングすれば良い。保護膜７を除いた
補助容量は、単位面積あたりの電気容量が多くとれ、保
護膜７を入れた補助容量は、ダスト等によるピンホール
によって電気的に短絡する確率が低くすることができ、
かつ補助容量の耐電圧を上げることができる。なお、補
助容量の対向電極14は、ICチップ17の基準電圧を与える
パッド（図示せず）に接続されている。In this embodiment, the auxiliary capacitance is formed by the second region 4 of the gate electrode material, the counter electrode 14 of the auxiliary capacitance, and at least the gate insulating film 5 located between these electrodes 4, 14. It should be noted that when the auxiliary capacitance is formed, it can also be realized in a form in which the protective film 7 is removed. The auxiliary capacitance excluding the protective film 7 may be formed by selectively etching the auxiliary capacitance formation region when the source and drain contact holes 8 and 9 are opened in the step of FIG. The auxiliary capacity excluding the protective film 7 has a large electric capacity per unit area, and the auxiliary capacity having the protective film 7 can reduce the probability of being electrically short-circuited by a pinhole due to dust or the like.
Moreover, the withstand voltage of the auxiliary capacitor can be increased. The counter electrode 14 of the storage capacitor is connected to a pad (not shown) that gives a reference voltage to the IC chip 17.

ICチップ17と補助容量の対向電極14との距離Ｌを１μｍ
以上10μｍ以下になるようにして絶縁性物質26でおお
い、ICチップ17を固定する。なお、絶縁性物質26は、IC
チップ17とICチップ17を実装する基板との間に生じる空
間（第１図（ｆ）では距離Ｌとなる）全体に充てんされ
ているものではない。すなわち、バンプ18,19とICチッ
プ17との接着面に生じる微細空間、またバンプ18,19と
ゲート電極材料第1,第２領域との接着面およびその周囲
に生じる微少空間には、絶縁性物質26は満たされていな
い。これは、すべての空間に絶縁性物質26を満たすと、
ICチップ17とバンプ18,19、および基板側の導電物質3,4
との接触が十分にとれなくなるためである。The distance L between the IC chip 17 and the counter electrode 14 of the auxiliary capacitor is 1 μm
The IC chip 17 is fixed by covering it with the insulating material 26 so that the thickness is 10 μm or less. The insulating material 26 is the IC
It does not fill the entire space (distance L in FIG. 1 (f)) generated between the chip 17 and the substrate on which the IC chip 17 is mounted. That is, in the fine space generated on the bonding surface between the bumps 18 and 19 and the IC chip 17, and the fine space generated on the bonding surface between the bumps 18 and 19 and the first and second regions of the gate electrode material and the minute space formed around it, insulating property Material 26 is unfilled. This is because when all spaces are filled with insulating material 26,
IC chip 17, bumps 18, 19 and conductive material 3, 4 on the substrate side
This is because it becomes impossible to make sufficient contact with.

次に、本発明の第２の実施例について図面を参照しなが
ら説明する。第１の実施例では、いわゆるサンドイッチ
タイプの補助容量を示した。本実施例では、第２図に示
すように同一平面上に平行なギャップを設けた補助容量
について示す。第２図（ａ）は、本実施例の平面図であ
り、第２図（ｂ）は、同図（ａ）Ａ−Ａ′線における断
面図である。なお第１図とTFTの製造工程は同じである
ため、TFT領域は略し、COG領域のみ示してある。Next, a second embodiment of the present invention will be described with reference to the drawings. In the first embodiment, a so-called sandwich type auxiliary capacity is shown. In this embodiment, as shown in FIG. 2, an auxiliary capacitance having parallel gaps on the same plane will be described. 2A is a plan view of the present embodiment, and FIG. 2B is a sectional view taken along the line AA ′ of FIG. Since the TFT manufacturing process is the same as that of FIG. 1, the TFT region is omitted and only the COG region is shown.

第２図（ａ）において、破線で囲まれた領域31は、ICチ
ップ17が配される。第２図の構成は、第１の実施例でも
述べたように、補助容量の絶縁性薄膜に、保護膜７のな
いゲート絶縁膜５だけを用いている。他の構成要素は同
じである。第１図（ｆ）と第２図（ｂ）とを対比して説
明する。第２図において、１はガラス基板、３はゲート
電極材料第１領域、４は第２領域、５はゲート絶縁膜、
６はａ−Si:H膜、10はｎ型ａ−Si:H膜、11と12はコンタ
クトホール、13はICチップ駆動用電力供給のバスライ
ン、15はソース電極への配線である。これらの構成によ
って本実施例の補助容量は、ICチップ17の基準電位を与
えるアースライン32より延長された補助容量の対向電極
33と、バスライン13の延長線34の電極と、この間に位置
する絶縁膜５とからなっている。ゲート電極材料第２領
域４を第２図（ｂ）のように選択的にエッチングしてお
けば、これらによっても本発明の補助容量は形成され
る。In FIG. 2A, the IC chip 17 is arranged in a region 31 surrounded by a broken line. In the structure shown in FIG. 2, as described in the first embodiment, only the gate insulating film 5 without the protective film 7 is used as the insulating thin film of the auxiliary capacitance. The other components are the same. 1 (f) and 2 (b) will be described in comparison. In FIG. 2, 1 is a glass substrate, 3 is a gate electrode material first region, 4 is a second region, 5 is a gate insulating film,
6 is an a-Si: H film, 10 is an n-type a-Si: H film, 11 and 12 are contact holes, 13 is a bus line for supplying power for driving the IC chip, and 15 is a wiring to the source electrode. With these configurations, the auxiliary capacitance of the present embodiment is the counter electrode of the auxiliary capacitance extended from the earth line 32 that gives the reference potential of the IC chip 17.
33, an electrode of the extension line 34 of the bus line 13, and the insulating film 5 located between them. If the second region 4 of the gate electrode material is selectively etched as shown in FIG. 2 (b), the auxiliary capacitance of the present invention is formed also by these.

なお、第２図（ａ）においてバスライン延長線34が、ア
ースライン32の延長線である補助容量の対向電極33を囲
むように構成されているが、回路構成上の要請や、信号
の安定性を考慮して、アースラインがバスラインを囲む
ように構成してもよく、その場合、アースラインをガラ
ス基板１の配線等のない空領域に広げておいても良い。
このようにしてクシ形の補助容量を形成できた。In FIG. 2A, the bus line extension line 34 is configured to surround the counter electrode 33 of the auxiliary capacitance, which is an extension line of the ground line 32. In consideration of the characteristics, the ground line may be configured to surround the bus line, and in that case, the ground line may be spread in an empty area where there is no wiring of the glass substrate 1.
In this way, a comb-shaped auxiliary capacitance could be formed.

なお、ICチップを実装するときには、第１図（ｆ）に示
したようにICチップと基板上導電物との距離25を１μｍ
以上10μｍ以下になるように絶縁性物質26で固定した。When mounting the IC chip, the distance 25 between the IC chip and the conductive material on the substrate should be 1 μm as shown in FIG. 1 (f).
It was fixed with an insulating material 26 so that the thickness was 10 μm or less.

発明の効果 以上のように、本発明によってCOG実装されたICチップ
の下に、薄膜トランジスタを形成するための工程と異な
る特別な工程を必要とせず、ICチップ駆動用の補助容量
を形成することができ、製造工程を簡素化でき、製造コ
ストの削減を図ることができる。また、補助容量とICチ
ップは積層される形態となるために、ガラス基板の利用
効率をさらに上げることができる。As described above, the auxiliary capacitance for driving the IC chip can be formed under the COG-mounted IC chip according to the present invention without requiring a special process different from the process for forming the thin film transistor. Therefore, the manufacturing process can be simplified, and the manufacturing cost can be reduced. Moreover, since the auxiliary capacitor and the IC chip are laminated, the utilization efficiency of the glass substrate can be further improved.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の補助容量の形成方法の一実施例の工程
を説明する断面図、第２図は本発明の第２の実施例を示
した平面図と断面図である。 １……ガラス基板、２……ゲート電極、３……ゲート電
極第１領域、４……ゲート電極第２領域、５……ゲート
絶縁膜、６……ａ−Si:H膜、７……保護膜、8,9,11,12
……コンタクトホール、10……ｎ型ａ−Si:H膜、13……
バスライン、14,33……補助容量の対向電極、15……ソ
ース電極への配線、17……ICチップ、18,19……バン
プ、26……絶縁性物質、32……アースライン、34……バ
スライン延長線。FIG. 1 is a cross-sectional view illustrating a step of an embodiment of a method for forming an auxiliary capacitance of the present invention, and FIG. 2 is a plan view and a cross-sectional view showing a second embodiment of the present invention. 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate electrode first region, 4 ... Gate electrode second region, 5 ... Gate insulating film, 6 ... a-Si: H film, 7 ... Protective film, 8,9,11,12
...... Contact hole, 10 …… n-type a-Si: H film, 13 ……
Bus line, 14,33 ... Counter electrode of auxiliary capacitance, 15 ... Wiring to source electrode, 17 ... IC chip, 18,19 ... Bump, 26 ... Insulating material, 32 ... Earth line, 34 …… Bus line extension.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI technical display location H01L 29/786

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】ガラス基板上に同一材料で薄膜トランジス
タのゲート電極、補助容量の一方の電極となる第１の領
域及び第２の領域を形成する第１の工程と、前記ゲート
電極及び第1,第２の領域上にゲート絶縁膜，活性膜及び
保護膜を順に積層する第２の工程と、前記第１の領域の
上方に位置する前記ゲート絶縁膜，活性膜及び保護膜を
膜厚を調整しつつエッチングする第３の工程と、前記第
1,第２の領域に達するICチップコンタクト用コンタクト
ホールを形成する第４の工程と、金属膜を蒸着し、前記
補助容量の他方の電極，薄膜トランジスタのソース電極
及びドレイン電極を選択的に形成する第５の工程とを含
み、前記第１の領域と他方の電極間に位置する少なくと
もゲート絶縁膜によって補助容量を形成することを特徴
とする補助容量形成方法。1. A first step of forming, on a glass substrate, a gate electrode of a thin film transistor, a first region and a second region which are to be one electrode of an auxiliary capacitor, using the same material, and the gate electrode and the first and second steps. A second step of sequentially stacking a gate insulating film, an active film, and a protective film on the second region, and adjusting the film thickness of the gate insulating film, the active film, and the protective film located above the first region. And the third step of etching while
1, a fourth step of forming a contact hole for IC chip contact reaching the second region, and vapor-depositing a metal film to selectively form the other electrode of the auxiliary capacitance, the source electrode and the drain electrode of the thin film transistor A fifth step, wherein the auxiliary capacitance is formed by at least a gate insulating film located between the first region and the other electrode. 【請求項２】ガラス基板上に同一材料で薄膜トランジス
タのゲート電極、ICチップを前記薄膜トランジスタに電
気的に結合するための第1,第２の領域を形成する第１の
工程と、前記ゲート電極、第1,第２の領域上にゲート絶
縁膜，活性膜及び保護膜を順に積層する第２の工程と、
前記第1,第２の領域の上方に位置する前記ゲート絶縁
膜，活性膜及び保護膜を膜厚を調整しつつエッチングす
る第３の工程と、前記第1,第２の領域に達するICチップ
コンタクト用コンタクトホールを形成する第４の工程
と、前記コンタクトホールの間に位置しかつ前記膜厚の
調整されたゲート絶縁膜の上方に金属膜を蒸着し、結合
容量を構成する二電極を選択的に形成する第５の工程と
を含み、前記結合容量を結合するための一方の電極をア
ースラインに他方の電極をICチップの基準電位を供給す
るラインに電気的に結合し、これらの二電極及び電極間
に位置する少なくともゲート絶縁膜によって補助容量を
形成することを特徴とする補助容量形成方法。2. A gate electrode of a thin film transistor of the same material on a glass substrate, a first step of forming first and second regions for electrically coupling an IC chip to the thin film transistor, and the gate electrode, A second step of sequentially stacking a gate insulating film, an active film and a protective film on the first and second regions,
A third step of etching the gate insulating film, the active film, and the protective film located above the first and second regions while adjusting the film thickness, and an IC chip reaching the first and second regions. A fourth step of forming a contact hole for contact, and depositing a metal film between the contact holes and above the gate insulating film of which the film thickness is adjusted to select two electrodes that form a coupling capacitance. And a second step of electrically connecting the one of the electrodes for coupling the coupling capacitance to the ground line and the other electrode to a line for supplying a reference potential of the IC chip. A method of forming an auxiliary capacitance, comprising forming an auxiliary capacitance by at least a gate insulating film located between electrodes.