JP2001257269A - Method of adjusting delay time and semiconductor integrated circuit - Google Patents
Method of adjusting delay time and semiconductor integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計上の工夫により、信号の遅延時間を調整
するための方法、および、信号の遅延時間調整回路を備
える半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for adjusting a signal delay time by devising a layout design of a semiconductor integrated circuit, and a semiconductor integrated circuit having a signal delay time adjustment circuit. .
【０００２】[0002]
【従来の技術】半導体集積回路の論理設計時には、仮配
線モデルに基づいて配線による遅延時間を見積りながら
設計を行うため、実際に配置配線を行うと、仮配線時の
信号の遅延時間の見積りと実配線後の信号の実際の遅延
時間との間に差が生じ、誤動作する場合が多々ある。従
って、実配線後のレイアウトパターンにおいて、例えば
クロック信号等の各信号の遅延時間の調整を行うための
変更を施す必要がある。2. Description of the Related Art At the time of logic design of a semiconductor integrated circuit, a design is performed while estimating a delay time due to wiring based on a temporary wiring model. There is often a difference between the actual delay time of the signal after actual wiring and a malfunction. Therefore, in the layout pattern after the actual wiring, it is necessary to make a change for adjusting the delay time of each signal such as a clock signal.
【０００３】従来の半導体集積回路のレイアウト設計で
は、通常、微妙な調整の場合であれば、例えば配線の引
き回しを変更して調整したり、大幅な遅延時間の調整の
場合であれば、バッファサイズ（ドライブ能力）を変更
したり、バッファの直列段数を変更したりしている。し
かし、バッファを変更することでセルの配置や配線の経
路が変わる場合があるため、信号の遅延時間を所望の範
囲内に収束させるために、この変更の繰り返しを余儀な
くされる場合が多い。In the conventional layout design of a semiconductor integrated circuit, usually, in the case of fine adjustment, for example, by changing the wiring layout, or in the case of a large delay time adjustment, the buffer size is adjusted. (Drive capacity) or the number of serial stages in the buffer. However, changing the buffer may change the arrangement of cells and the route of wiring, so that in many cases, the change must be repeated in order to converge the signal delay time within a desired range.
【０００４】[0004]
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、信号の遅延時間を簡
単かつ正確に調整することができる遅延時間調整方法、
および、信号の遅延時間調整回路を備える半導体集積回
路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a delay time adjusting method which can solve the above-mentioned problems of the prior art and can easily and accurately adjust a signal delay time.
Another object of the present invention is to provide a semiconductor integrated circuit including a signal delay time adjusting circuit.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体集積回路のレイアウト設計におい
て、同一の駆動能力を持つ複数個の遅延素子を直列に配
置し、当該複数個の遅延素子の出力端子の上を通過する
ように出力ネットを配線し、これら複数個の遅延素子の
中の１つの遅延素子の出力端子と前記出力ネットとの間
をビアを介して接続した遅延時間調整回路を信号線上に
配置し、配置配線後のシミュレーション結果に応じて、
前記ビアを前記複数個の遅延素子の中の他の遅延素子の
出力端子と前記出力ネットとの間に接続し直し、前記遅
延時間調整回路による信号の遅延時間を調整することを
特徴とする遅延時間調整方法を提供するものである。In order to achieve the above object, the present invention provides a semiconductor integrated circuit layout design in which a plurality of delay elements having the same driving capability are arranged in series, and the plurality of delay elements are arranged in series. An output net is wired so as to pass over the output terminal of the delay element, and a delay time in which the output terminal of one of the plurality of delay elements and the output net are connected via a via The adjustment circuit is placed on the signal line, and according to the simulation result after placement and routing,
The via is connected again between an output terminal of another one of the plurality of delay elements and the output net, and a delay time of a signal is adjusted by the delay time adjustment circuit. A time adjustment method is provided.
【０００６】また、本発明は、半導体集積回路のレイア
ウト設計において、同一の駆動能力を持つ複数個の遅延
素子を直列に配置し、当該複数個の遅延素子の出力端子
の上を通過するように出力ネットを配線し、これら複数
個の遅延素子の中の１つの遅延素子の出力端子と前記出
力ネットとの間をビアを介して接続した遅延時間調整回
路を信号線上に配置し、配置配線後のシミュレーション
結果に応じて、前記遅延時間調整回路を、各々の出力端
子と前記出力ネットとの間をビアを介して各々接続した
複数種類の遅延時間調整回路の中の他の遅延時間調整回
路に配置し直し、当該遅延時間調整回路による信号の遅
延時間を調整することを特徴とする遅延時間調整方法を
提供する。Further, according to the present invention, in a layout design of a semiconductor integrated circuit, a plurality of delay elements having the same driving capability are arranged in series, and pass over output terminals of the plurality of delay elements. An output net is wired, and a delay time adjusting circuit connecting an output terminal of one of the plurality of delay elements and the output net via a via is arranged on the signal line. According to the simulation result of the above, the delay time adjustment circuit is connected to another delay time adjustment circuit in a plurality of types of delay time adjustment circuits in which each output terminal and the output net are connected via a via. There is provided a delay time adjustment method characterized by rearranging and adjusting a delay time of a signal by the delay time adjustment circuit.
【０００７】また、本発明は、直列に接続された同一の
駆動能力を持つ複数個の遅延素子と、これら複数個の遅
延素子の出力端子の上を通過するように配線された出力
ネットと、前記複数個の遅延素子の中の１つの遅延素子
の出力端子と前記出力ネットとの間を接続するビアとに
より構成された遅延時間調整回路を備えていることを特
徴とする半導体集積回路を提供する。The present invention also provides a plurality of delay elements having the same driving capability connected in series, an output net wired so as to pass over output terminals of the plurality of delay elements, A semiconductor integrated circuit, comprising: a delay time adjusting circuit configured by a via connecting between an output terminal of one of the plurality of delay elements and the output net. I do.
【０００８】[0008]
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の遅延時間調整方法および半導
体集積回路を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a delay time adjusting method and a semiconductor integrated circuit according to the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
【０００９】図１は、本発明の半導体集積回路の一実施
例の構成回路図である。同図に示す半導体集積回路は、
同一の駆動能力を持つ５個の遅延素子１２，１４，１
６，１８，２０を直列に接続した信号の遅延時間調整回
路１０を備えている。同図に示すように、本実施例で
は、初段の遅延素子１２の入力端子をＡとし、各々の遅
延素子１２，１４，１６，１８，２０の出力端子をそれ
ぞれＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５とする。FIG. 1 is a configuration circuit diagram of an embodiment of a semiconductor integrated circuit according to the present invention. The semiconductor integrated circuit shown in FIG.
Five delay elements 12, 14, 1 having the same driving capability
A delay time adjusting circuit 10 for a signal in which 6, 18, and 20 are connected in series. As shown in the drawing, in this embodiment, the input terminal of the delay element 12 in the first stage is A, and the output terminals of the delay elements 12, 14, 16, 18, 20 are Y1, Y2, Y3, Y4, respectively. Let it be Y5.
【００１０】図２に示すように、遅延時間調整回路１０
は、１つのセルとしてレイアウトが設計されている。入
力ネットは、初段の遅延素子１２の入力端子Ａに接続さ
れ、出力ネットは、接続すべき遅延素子の出力端子だけ
でなく、全ての遅延素子１２，１４，１６，１８，２０
の出力端子Ｙ１〜Ｙ５の上を通過するように配線されて
おり、図示例では、遅延素子１６の出力端子Ｙ３と出力
ネットとがビア２２を介して接続されている。As shown in FIG. 2, the delay time adjusting circuit 10
Has a layout designed as one cell. The input net is connected to the input terminal A of the first-stage delay element 12, and the output net is not only the output terminal of the delay element to be connected but also all the delay elements 12, 14, 16, 18, 20
, The output terminal Y3 of the delay element 16 and the output net are connected via a via 22 in the illustrated example.
【００１１】なお、本発明の半導体集積回路では、遅延
素子の個数や、その具体的な回路構成、ドライブ能力等
は何ら限定されない。例えば、遅延素子は、ドライブ能
力の同じバッファやインバータ等の遅延素子として使用
可能な任意のセルを複数個直列接続したものであればよ
い。また、遅延時間調整回路１０の出力端子の本数も何
ら限定されず、本発明の半導体集積回路内で使用する複
数の遅延時間調整回路１０が各々異なる本数の出力端子
を備えていても良い。In the semiconductor integrated circuit according to the present invention, the number of delay elements, its specific circuit configuration, drive capability, and the like are not limited at all. For example, the delay element may be one in which a plurality of arbitrary cells that can be used as delay elements such as a buffer and an inverter having the same drive capability are connected in series. The number of output terminals of the delay time adjustment circuit 10 is not limited at all, and the plurality of delay time adjustment circuits 10 used in the semiconductor integrated circuit of the present invention may have different numbers of output terminals.
【００１２】半導体集積回路のレイアウト設計におい
て、遅延時間調整回路１０は、本発明の遅延時間調整方
法に従って、例えばクロック信号等のように、遅延時間
の調整を必要とすると思われる信号線上にあらかじめ配
置される。そして、レイアウト設計時の配置配線終了後
のシミュレーション結果に応じて、ビア２２を複数個の
遅延素子１２，１４，１６，１８，２０の中の他の遅延
素子１２，１４，１８，２０の出力端子Ｙ１，Ｙ２，Ｙ
４，Ｙ５と出力ネットとの間に接続し直す。In the layout design of the semiconductor integrated circuit, the delay time adjusting circuit 10 is previously arranged on a signal line, such as a clock signal, which is considered to require a delay time adjustment according to the delay time adjusting method of the present invention. Is done. Then, according to the simulation result after the completion of the placement and routing at the time of the layout design, the via 22 is connected to the output of the other one of the plurality of delay elements 12, 14, 16, 18, 20. Terminals Y1, Y2, Y
4, Reconnect between Y5 and the output net.
【００１３】遅延時間調整回路１０では、全ての遅延素
子１２，１４，１６，１８，２０の出力端子Ｙ１〜Ｙ５
の上を通過するように出力ネットが配線されているた
め、前述のようにビア２２の配置位置を変更するだけ
で、遅延時間調整回路１０による信号の遅延時間を変更
することができる。例えば、ビア２２の位置を出力端子
Ｙ３から、出力端子Ｙ１またはＹ２とすれば遅延時間を
短くできるし、逆に、出力端子Ｙ４またはＹ５とすれば
遅延時間を長くすることができる。In the delay time adjusting circuit 10, the output terminals Y1 to Y5 of all the delay elements 12, 14, 16, 18, and 20 are provided.
Since the output net is wired so as to pass through the above, the signal delay time by the delay time adjustment circuit 10 can be changed only by changing the arrangement position of the via 22 as described above. For example, if the position of the via 22 is changed from the output terminal Y3 to the output terminal Y1 or Y2, the delay time can be shortened. Conversely, if the output terminal Y4 or Y5 is used, the delay time can be increased.
【００１４】遅延時間調整回路１０では、セルの配置や
配線の経路を全く変更せず、単純に遅延素子の個数の違
いに応じて遅延時間が変化するため、遅延時間の調整を
簡単かつ正確に行うことができる。なお、ビア２２の位
置を変更して遅延時間の調整を行う場合、論理回路図上
の出力ネットを接続する出力端子を接続し直すだけでよ
い。また、論理合成により作成された論理回路のネット
リスト上では、出力ネットが接続される出力端子を変更
するだけでよい。In the delay time adjusting circuit 10, the delay time is simply changed according to the difference in the number of the delay elements without changing the cell arrangement or the wiring path at all, so that the delay time can be adjusted easily and accurately. It can be carried out. When the delay time is adjusted by changing the position of the via 22, it is only necessary to reconnect the output terminals connecting the output nets on the logic circuit diagram. Further, on the netlist of the logic circuit created by the logic synthesis, it is only necessary to change the output terminal to which the output net is connected.
【００１５】例えば、論理合成により作成された論理回
路のネットリストが、ＤＬ Ｉ０（．Ｙｎ（出力ネット
名），．Ａ（入力ネット名））；で表現されるとする。
ここで、ＤＬは、遅延時間の調整装置１０のセル名、Ｉ
０はインスタンス名（固有名）、Ｙｎは出力端子名、Ａ
は入力端子名である。従って、出力ネットを出力端子Ｙ
１に接続し直す場合、ＤＬ Ｉ０（．Ｙ１（出力ネット
名），．Ａ（入力ネット名））；と出力端子名を変更す
ればよい。For example, it is assumed that a netlist of a logic circuit created by logic synthesis is represented by DL I0 (.Yn (output net name), .A (input net name)).
Here, DL is the cell name of the delay time adjustment device 10, I
0 is the instance name (unique name), Yn is the output terminal name, A
Is the input terminal name. Therefore, the output net is connected to the output terminal Y
1, the output terminal name may be changed to DL I0 (.Y1 (output net name), .A (input net name));
【００１６】また、図２に示すようにビア２２の位置を
変更するのではなく、図３に示すように、例えば出力端
子がＹ１〜Ｙ７までの７個ある場合、各々の出力端子Ｙ
１〜Ｙ７と全ての出力端子Ｙ１〜７の上を通過するよう
に配線された出力ネットとの間をビア２２を介して各々
接続した７種類のセルＤＬ１〜ＤＬ７をあらかじめ用意
しておき、これら７種類のセルＤＬ１〜ＤＬ７の中の他
のセルに配置し直すことにより、信号の遅延時間を調整
するようにしてもよい。Instead of changing the position of the via 22 as shown in FIG. 2, for example, as shown in FIG. 3, when there are seven output terminals Y1 to Y7, each output terminal Y
Seven types of cells DL1 to DL7 are prepared in advance by connecting via output vias 22 between the output nets wired so as to pass over the output terminals Y1 to Y7 and all the output terminals Y1 to Y7, respectively. The signal delay time may be adjusted by rearranging the cells in other cells among the seven types of cells DL1 to DL7.
【００１７】例えば、シミュレーション前にはセルＤＬ
１が配置されていたのに対して、これをセルＤＬ７に変
更すれば、遅延時間を長くすることができるし、逆にす
れば短くすることができる。なお、配置するセルの種類
を変更して遅延時間の調整を行う場合、論理回路図上で
は配置するセルを変更するだけでよい。また、論理合成
により作成された論理回路のネットリスト上では、使用
するセル名を配置したセルのセル名に変更するだけでよ
い。For example, before the simulation, the cell DL
While the cell 1 is arranged, if this cell is changed to the cell DL7, the delay time can be lengthened, and conversely, it can be shortened. When adjusting the delay time by changing the type of cell to be arranged, it is only necessary to change the cell to be arranged on the logic circuit diagram. Further, on the netlist of the logic circuit created by the logic synthesis, it is only necessary to change the cell name to be used to the cell name of the arranged cell.
【００１８】本発明の遅延時間調整方法および半導体集
積回路は、基本的に以上のようなものである。以上、本
発明の遅延時間調整方法および半導体集積回路について
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。The delay time adjusting method and the semiconductor integrated circuit of the present invention are basically as described above. As described above, the delay time adjusting method and the semiconductor integrated circuit of the present invention have been described in detail, but the present invention is not limited to the above-described embodiment.
Of course, various improvements and modifications may be made without departing from the spirit of the present invention.
【００１９】[0019]
【発明の効果】以上詳細に説明した様に、本発明の遅延
時間調整方法は、半導体集積回路のレイアウト設計にお
いて、同一の駆動能力を持つ複数個の遅延素子を直列に
配置し、これら複数個の遅延素子の出力端子の上を通過
するように出力ネットを配線し、複数個の遅延素子の中
の１つの遅延素子の出力端子と出力ネットとの間をビア
を介して接続した遅延時間調整回路を信号線上に配置
し、配置配線後のシミュレーション結果に応じて、ビア
を複数個の遅延素子の中の他の遅延素子の出力端子と出
力ネットとの間に接続し直す、もしくは、遅延時間調整
回路を、各々の出力端子と出力ネットとの間をビアを介
して各々接続した複数種類の遅延時間調整回路の中の他
の遅延時間調整回路に配置し直すことにより、遅延時間
調整回路による信号の遅延時間を調整するようにしたも
のである。また、本発明の半導体集積回路は、本発明の
遅延時間調整方法に従って遅延時間の調整がなされた遅
延時間調整回路を備えるものである。これにより、本発
明によれば、半導体集積回路を構成する他のセルの配置
や配線の経路を全く変更することなく、遅延時間調整回
路による信号の遅延時間の調整を簡単に行うことができ
る。また、本発明によれば、遅延時間が単純に遅延素子
の個数で決定されるため、セルの配置や配線の経路を変
更した場合のように、複雑な遅延計算のやり直しをする
ことなく、信号の遅延時間を正確に算出することができ
るという利点がある。As described above in detail, according to the delay time adjusting method of the present invention, in a layout design of a semiconductor integrated circuit, a plurality of delay elements having the same driving capability are arranged in series, and Delay time adjustment in which an output net is wired so as to pass over the output terminal of the delay element of the above, and the output terminal of one of the plurality of delay elements and the output net are connected via a via. Arrange the circuit on the signal line and reconnect vias between the output terminals of the other delay elements in the plurality of delay elements and the output net, or delay time according to the simulation result after arrangement and wiring. By disposing the adjustment circuit in another delay time adjustment circuit among a plurality of types of delay time adjustment circuits each connected via a via between each output terminal and an output net, the delay time adjustment circuit signal It is obtained so as to adjust the delay time. Further, a semiconductor integrated circuit of the present invention includes a delay time adjusting circuit whose delay time is adjusted according to the delay time adjusting method of the present invention. Thus, according to the present invention, it is possible to easily adjust the signal delay time by the delay time adjustment circuit without changing the arrangement of other cells constituting the semiconductor integrated circuit or the wiring path at all. Further, according to the present invention, since the delay time is simply determined by the number of delay elements, the signal delay can be reduced without performing complicated delay calculation again as in the case where the cell arrangement or the wiring path is changed. There is an advantage that the delay time can be calculated accurately.
【図１】 本発明の半導体集積回路の一実施例の構成回
路図である。FIG. 1 is a configuration circuit diagram of an embodiment of a semiconductor integrated circuit of the present invention.
【図２】 本発明の半導体集積回路のレイアウトの一実
施例の上平面図および横断面図である。FIG. 2 is a top plan view and a cross-sectional view of one embodiment of the layout of the semiconductor integrated circuit of the present invention.
【図３】 本発明の半導体集積回路のレイアウトの別の
実施例の上平面図および横断面図である。FIG. 3 is a top plan view and a cross-sectional view of another embodiment of the layout of the semiconductor integrated circuit of the present invention.
１０ 遅延時間調整回路 １２，１４，１６，１８，２０ 遅延素子 ２２ ビア Reference Signs List 10 delay time adjustment circuit 12, 14, 16, 18, 20 delay element 22 via
フロントページの続き Ｆターム(参考） 5F033 UU04 UU07 XX27 5F038 CA02 CD06 CD09 CD15 DF07 EZ08 EZ10 EZ20 5F064 BB07 DD03 DD13 EE17 EE26 EE27 EE47 EE54 FF09 FF48 HH09 Continued on the front page F term (reference) 5F033 UU04 UU07 XX27 5F038 CA02 CD06 CD09 CD15 DF07 EZ08 EZ10 EZ20 5F064 BB07 DD03 DD13 EE17 EE26 EE27 EE47 EE54 FF09 FF48 HH09
Claims (3)
て、 同一の駆動能力を持つ複数個の遅延素子を直列に配置
し、当該複数個の遅延素子の出力端子の上を通過するよ
うに出力ネットを配線し、これら複数個の遅延素子の中
の１つの遅延素子の出力端子と前記出力ネットとの間を
ビアを介して接続した遅延時間調整回路を信号線上に配
置し、 配置配線後のシミュレーション結果に応じて、前記ビア
を前記複数個の遅延素子の中の他の遅延素子の出力端子
と前記出力ネットとの間に接続し直し、前記遅延時間調
整回路による信号の遅延時間を調整することを特徴とす
る遅延時間調整方法。In a layout design of a semiconductor integrated circuit, a plurality of delay elements having the same driving capability are arranged in series, and an output net is wired so as to pass over output terminals of the plurality of delay elements. Then, a delay time adjusting circuit in which an output terminal of one of the plurality of delay elements and the output net are connected via a via is arranged on a signal line. Accordingly, the via is reconnected between an output terminal of another delay element of the plurality of delay elements and the output net, and a delay time of a signal by the delay time adjustment circuit is adjusted. Delay time adjustment method.
て、 同一の駆動能力を持つ複数個の遅延素子を直列に配置
し、当該複数個の遅延素子の出力端子の上を通過するよ
うに出力ネットを配線し、これら複数個の遅延素子の中
の１つの遅延素子の出力端子と前記出力ネットとの間を
ビアを介して接続した遅延時間調整回路を信号線上に配
置し、 配置配線後のシミュレーション結果に応じて、前記遅延
時間調整回路を、各々の出力端子と前記出力ネットとの
間をビアを介して各々接続した複数種類の遅延時間調整
回路の中の他の遅延時間調整回路に配置し直し、当該遅
延時間調整回路による信号の遅延時間を調整することを
特徴とする遅延時間調整方法。2. In a layout design of a semiconductor integrated circuit, a plurality of delay elements having the same driving capability are arranged in series, and an output net is wired so as to pass over output terminals of the plurality of delay elements. Then, a delay time adjusting circuit in which an output terminal of one of the plurality of delay elements and the output net are connected via a via is arranged on a signal line. Accordingly, the delay time adjustment circuit is re-arranged in another delay time adjustment circuit among a plurality of types of delay time adjustment circuits each connected via a via between each output terminal and the output net, A delay time adjusting method comprising adjusting a delay time of a signal by the delay time adjusting circuit.
数個の遅延素子と、これら複数個の遅延素子の出力端子
の上を通過するように配線された出力ネットと、前記複
数個の遅延素子の中の１つの遅延素子の出力端子と前記
出力ネットとの間を接続するビアとにより構成された遅
延時間調整回路を備えていることを特徴とする半導体集
積回路。3. A plurality of delay elements having the same driving capability connected in series, an output net wired so as to pass over output terminals of the plurality of delay elements, and A semiconductor integrated circuit, comprising: a delay time adjusting circuit including an output terminal of one of the delay elements and a via connecting between the output net and the output net.
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|---|---|---|---|---|
| JP2009200217A (en) * | 2008-02-21 | 2009-09-03 | Nec Corp | Semiconductor integrated circuit |
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