JPH0784781A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0784781A JPH0784781A JP22629193A JP22629193A JPH0784781A JP H0784781 A JPH0784781 A JP H0784781A JP 22629193 A JP22629193 A JP 22629193A JP 22629193 A JP22629193 A JP 22629193A JP H0784781 A JPH0784781 A JP H0784781A
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Abstract
(57)【要約】
【目的】可変長命令を持つマイクロプロッサに於いて、
分岐動作の直後に、分岐先の命令のミスアラインで命令
の実行開始が遅れるのを防ぐためのアライン専用のＮＯ
Ｐ命令が分岐以外の動作を遅らせるのを防ぐ。 【構成】マイクロプロセッサ１０２に入力される命令メ
モリ１０１のデータをアラインする命令アライナ１０３
の出力に、次に実行する命令の一部を別に出力し、それ
を通常の命令デコードと並行してＮＯＰ命令かどうかを
ＮＯＰ検出器１０７で検出する。ＮＯＰ命令の時はさら
に次の命令を命令デコーダ１０５に入力させるように命
令アライナ１０３と、命令メモリ１０１に接続されるア
ドレス発生器１０４を制御する。これにより、分岐先の
命令アラインの為に挿入したＮＯＰ命令を読み飛ばすこ
とを可能にする。
分岐動作の直後に、分岐先の命令のミスアラインで命令
の実行開始が遅れるのを防ぐためのアライン専用のＮＯ
Ｐ命令が分岐以外の動作を遅らせるのを防ぐ。 【構成】マイクロプロセッサ１０２に入力される命令メ
モリ１０１のデータをアラインする命令アライナ１０３
の出力に、次に実行する命令の一部を別に出力し、それ
を通常の命令デコードと並行してＮＯＰ命令かどうかを
ＮＯＰ検出器１０７で検出する。ＮＯＰ命令の時はさら
に次の命令を命令デコーダ１０５に入力させるように命
令アライナ１０３と、命令メモリ１０１に接続されるア
ドレス発生器１０４を制御する。これにより、分岐先の
命令アラインの為に挿入したＮＯＰ命令を読み飛ばすこ
とを可能にする。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に係わり、
特に可変長命令の実行時に実行不要な命令を読み飛ばす
機能を有する情報処理装置に関する。
特に可変長命令の実行時に実行不要な命令を読み飛ばす
機能を有する情報処理装置に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサにおいては、
命令を実行する際に、その命令語長が命令の種類によっ
てそれぞれ異なり（可変長命令）、かつ命令実行の最小
アドレス単位の幅が命令のフェッチ幅より小いさい場合
には、アドレスの先頭を整列する命令アライナ（以下、
単にアライナと称す）と呼ばれる特殊なハードウェアが
必要となっている。マイクロプロセッサが有するこの種
のアライナについては、日本電気会社編、１９９１年発
行のユーザーズ・マニュアル「Ｖ６０，Ｖ７０、３２／
１６ビット・マイクロプロセッサ」、アーキテクチャ
編、第４６３頁に記載されているとおり、このマイクロ
プロセッサ１６ビットのデータ・バス幅を有しているの
で、データが１６ビット以上の場合、そのデータが整列
しているか否かは性能に大きく影響し、特にメモリ・ア
クセスがパイプライン動作の待ちをつくる原因となる。
そのため性能のよいソフトウェア開発のためにはできる
かぎりデータが整列しているのがよい、としている。
命令を実行する際に、その命令語長が命令の種類によっ
てそれぞれ異なり（可変長命令）、かつ命令実行の最小
アドレス単位の幅が命令のフェッチ幅より小いさい場合
には、アドレスの先頭を整列する命令アライナ（以下、
単にアライナと称す）と呼ばれる特殊なハードウェアが
必要となっている。マイクロプロセッサが有するこの種
のアライナについては、日本電気会社編、１９９１年発
行のユーザーズ・マニュアル「Ｖ６０，Ｖ７０、３２／
１６ビット・マイクロプロセッサ」、アーキテクチャ
編、第４６３頁に記載されているとおり、このマイクロ
プロセッサ１６ビットのデータ・バス幅を有しているの
で、データが１６ビット以上の場合、そのデータが整列
しているか否かは性能に大きく影響し、特にメモリ・ア
クセスがパイプライン動作の待ちをつくる原因となる。
そのため性能のよいソフトウェア開発のためにはできる
かぎりデータが整列しているのがよい、としている。
【０００３】この刊行物では図示されてないが、このア
ライナを含むマイクロプロセッサの主要部をブロック図
で示した図２を参照すると、外部にメモリ２０１が接続
されるマイクロプロセッサ２０２は、命令実行の最小ア
ドレス単位の幅が命令のフェッチ幅よりも小さいとき
に、その命令のアドレスをその命令フェッチ幅の先頭に
そろえるデータ整列を実行して出力するアライナ２０３
と、命令メモリ２０１に実行アドレスを指定するアドレ
ス発生器２０４と、整列されたアライナ出力を解読する
命令デコーダ２０５と、命令デコーダ２０５へ供給する
次の命令を決定する制御部２０６とを備える。メモリ２
０１から１６ビットの上位データがアライナ２０３の選
択回路２１０ａに一方は直接に、他方はバッファ２０８
を介してそれぞれ供給され、選択回路２１０ａの出力は
選択回路２１０ｂおよび２１０ｄにそれぞれ供給されて
いる。
ライナを含むマイクロプロセッサの主要部をブロック図
で示した図２を参照すると、外部にメモリ２０１が接続
されるマイクロプロセッサ２０２は、命令実行の最小ア
ドレス単位の幅が命令のフェッチ幅よりも小さいとき
に、その命令のアドレスをその命令フェッチ幅の先頭に
そろえるデータ整列を実行して出力するアライナ２０３
と、命令メモリ２０１に実行アドレスを指定するアドレ
ス発生器２０４と、整列されたアライナ出力を解読する
命令デコーダ２０５と、命令デコーダ２０５へ供給する
次の命令を決定する制御部２０６とを備える。メモリ２
０１から１６ビットの上位データがアライナ２０３の選
択回路２１０ａに一方は直接に、他方はバッファ２０８
を介してそれぞれ供給され、選択回路２１０ａの出力は
選択回路２１０ｂおよび２１０ｄにそれぞれ供給されて
いる。
【０００４】同様に１６ビットの下位データもアライナ
２０３の選択回路２１０ｃに一方は直接に、他方はバッ
ファ２０９を介してそれぞれ供給され、選択回路２１０
ｃの出力は選択回路２１０ｄに供給され、かつバッファ
２０７を介して２１０ｂにも供給されている。選択回路
２１０ｂよび２１０ｄの各出力は命令デコーダ２０５に
供給され、解読された制御信号のうち所定の制御信号が
制御部２０６に供給される。その制御信号に応答して制
御出力がアライナ２０３およびアドレス発生器２０４に
それぞれ供給され、アドレス発生器２０４の出力はメモ
リ２０１に供給されるように構成されている。
２０３の選択回路２１０ｃに一方は直接に、他方はバッ
ファ２０９を介してそれぞれ供給され、選択回路２１０
ｃの出力は選択回路２１０ｄに供給され、かつバッファ
２０７を介して２１０ｂにも供給されている。選択回路
２１０ｂよび２１０ｄの各出力は命令デコーダ２０５に
供給され、解読された制御信号のうち所定の制御信号が
制御部２０６に供給される。その制御信号に応答して制
御出力がアライナ２０３およびアドレス発生器２０４に
それぞれ供給され、アドレス発生器２０４の出力はメモ
リ２０１に供給されるように構成されている。
【０００５】再び図２を参照すると、この図に示したマ
イクロプロセッサ２０２は、命令フェッチ幅は３２ビッ
トで、命令アドレスの下位２ビットは固定とする。そし
て、命令幅は１６ビット、３２ビットの２通りがあるも
のとする。命令メモリ２０１から読み出された命令は、
命令アライナ２０３に供給される。この命令のビット長
は、命令メモリの節約のために可変となっているため、
読み込んだ命令は、上位の１６ビットだけで一つの命令
となる可能性があり、このとき、下位の１６ビットは次
の命令としてバッファ２０７に蓄えられて次の上位１６
ビットの命令となる。そして、命令メモリ２０１から次
にフェッチするデータの上位１６ビットはその次に読み
込む命令の下位ビットとなる。
イクロプロセッサ２０２は、命令フェッチ幅は３２ビッ
トで、命令アドレスの下位２ビットは固定とする。そし
て、命令幅は１６ビット、３２ビットの２通りがあるも
のとする。命令メモリ２０１から読み出された命令は、
命令アライナ２０３に供給される。この命令のビット長
は、命令メモリの節約のために可変となっているため、
読み込んだ命令は、上位の１６ビットだけで一つの命令
となる可能性があり、このとき、下位の１６ビットは次
の命令としてバッファ２０７に蓄えられて次の上位１６
ビットの命令となる。そして、命令メモリ２０１から次
にフェッチするデータの上位１６ビットはその次に読み
込む命令の下位ビットとなる。
【０００６】このように、可変長命令は、１６ビットと
３２ビットの命令の両方が自由に混在することを許すた
め、１つの命令がフェッチできるアドレス幅の境界にま
たがって存在することがあり（ミスアライン）、一回の
命令フェッチでは命令の一部のみしか取り込めずに、命
令実行が始まらないことがある。特にこれが分岐命令の
飛び先である場合は、２回の命令フェッチを終えるまで
最初の命令の実行が出来ないことになる。
３２ビットの命令の両方が自由に混在することを許すた
め、１つの命令がフェッチできるアドレス幅の境界にま
たがって存在することがあり（ミスアライン）、一回の
命令フェッチでは命令の一部のみしか取り込めずに、命
令実行が始まらないことがある。特にこれが分岐命令の
飛び先である場合は、２回の命令フェッチを終えるまで
最初の命令の実行が出来ないことになる。
【０００７】ミスアラインを起こすマイクロプロセッサ
の命令の配置の例を示した図３を参照すると、００２２
番地への分岐で３２ビット長の命令ＭＯＶ３１３が最初
に実行されるが、この命令は、命令フェッチ３０２と命
令フェッチ３０３の両方にまたがっているため、両方の
命令フェッチが終了するまで実行を始められない。
の命令の配置の例を示した図３を参照すると、００２２
番地への分岐で３２ビット長の命令ＭＯＶ３１３が最初
に実行されるが、この命令は、命令フェッチ３０２と命
令フェッチ３０３の両方にまたがっているため、両方の
命令フェッチが終了するまで実行を始められない。
【０００８】分岐命令で分岐をする部分は、プログラム
の中のループの一部であることが多いため、全体の速度
向上のためには他の部分をある程度犠牲にして速度向上
を計る必要がある。そのため、分岐先の命令のアドレス
を命令フェッチ幅の先頭に合わせる。そのために、中空
となった命令メモリ２０１にノーオペレーション（ＮＯ
Ｐ）命令などの動作に直接影響の無い命令を入れる。よ
って、ミスアラインアクセスを起こす分岐の飛び先の前
にＮＯＰ命令を挿入し、ループ内の実行速度を高速化さ
せる。
の中のループの一部であることが多いため、全体の速度
向上のためには他の部分をある程度犠牲にして速度向上
を計る必要がある。そのため、分岐先の命令のアドレス
を命令フェッチ幅の先頭に合わせる。そのために、中空
となった命令メモリ２０１にノーオペレーション（ＮＯ
Ｐ）命令などの動作に直接影響の無い命令を入れる。よ
って、ミスアラインアクセスを起こす分岐の飛び先の前
にＮＯＰ命令を挿入し、ループ内の実行速度を高速化さ
せる。
【０００９】ミスアラインアクセス防止用のＮＯＰを挿
入した命令の配置の例を示した図４を参照すると、ＮＯ
Ｐ命令４１３の挿入により、命令ＭＯＶ４１４はアライ
ンされる。ＭＯＶ命令４１４への分岐の際は、命令フェ
ッチ４０３の直後に命令の実行を開始できる。
入した命令の配置の例を示した図４を参照すると、ＮＯ
Ｐ命令４１３の挿入により、命令ＭＯＶ４１４はアライ
ンされる。ＭＯＶ命令４１４への分岐の際は、命令フェ
ッチ４０３の直後に命令の実行を開始できる。
【００１０】このＮＯＰ命令を入れる操作は、全体的な
性能の向上のためにコンパイラが自動的に行なうか、プ
ログラマが意図して行なう必要があり、その定量的効果
を以下に示すと、ＮＯＰ命令を挿入したことにより、分
岐先の実行時間は、 （分岐の生起確率）×（ミスアラインの確率）×（命令
フェッチ一回分） だけ短縮される。特に分岐の生起確率はループなどの効
果で大きい。ここで、ＮＯＰ命令の挿入のペナルティー
を考えると、ＮＯＰ命令の挿入により一命令の実行時間
が加算される。これは、 （分岐先を通る確率）×（ミスアラインの確率）×（Ｎ
ＯＰ命令の実行時間） だけの時間の増加となる。
性能の向上のためにコンパイラが自動的に行なうか、プ
ログラマが意図して行なう必要があり、その定量的効果
を以下に示すと、ＮＯＰ命令を挿入したことにより、分
岐先の実行時間は、 （分岐の生起確率）×（ミスアラインの確率）×（命令
フェッチ一回分） だけ短縮される。特に分岐の生起確率はループなどの効
果で大きい。ここで、ＮＯＰ命令の挿入のペナルティー
を考えると、ＮＯＰ命令の挿入により一命令の実行時間
が加算される。これは、 （分岐先を通る確率）×（ミスアラインの確率）×（Ｎ
ＯＰ命令の実行時間） だけの時間の増加となる。
【００１１】また、ＮＯＰ命令はフェッチ幅の半分なの
で、全体の命令フェッチの回数も０．５回分増えること
になる。しかし、分岐命令など、フェッチした命令の残
りの半分を実行せず捨ててしまう様な命令が実行されれ
ば、フェッチ数の増加はなくなる。よって、そのフェッ
チが無効になる確率より、 （分岐先を通る確率）×（ミスアラインの確率）×（分
岐命令がフェッチした命令を全て使用する確率）×（一
回のフェッチ時間） だけ時間の増加となる。統計的には、 （１）分岐の生起確率：０．１／１クロック （２）分岐先の命令のミスアラインの確率：０．５ （３）命令フェッチ一回：２クロック （４）分岐先の通過の確率：０．０５／１クロック （５）分岐命令がフェッチした命令を全て使用する確
率：０．５ として、０．１ＣＰＩ−０．０２５ＣＰＩ−０．０２５
ＣＰＩ＝０．０５ＣＰＩとなる。
で、全体の命令フェッチの回数も０．５回分増えること
になる。しかし、分岐命令など、フェッチした命令の残
りの半分を実行せず捨ててしまう様な命令が実行されれ
ば、フェッチ数の増加はなくなる。よって、そのフェッ
チが無効になる確率より、 （分岐先を通る確率）×（ミスアラインの確率）×（分
岐命令がフェッチした命令を全て使用する確率）×（一
回のフェッチ時間） だけ時間の増加となる。統計的には、 （１）分岐の生起確率：０．１／１クロック （２）分岐先の命令のミスアラインの確率：０．５ （３）命令フェッチ一回：２クロック （４）分岐先の通過の確率：０．０５／１クロック （５）分岐命令がフェッチした命令を全て使用する確
率：０．５ として、０．１ＣＰＩ−０．０２５ＣＰＩ−０．０２５
ＣＰＩ＝０．０５ＣＰＩとなる。
【００１２】ここでＣＰＩ（ｃｙｃｌｅ ｐｅｒ ｉｎ
ｓｔｒｕｃｔｉｏｎ）は１命令あたりのクロック数を示
す。
ｓｔｒｕｃｔｉｏｎ）は１命令あたりのクロック数を示
す。
【００１３】
【発明が解決しようとする課題】ＮＯＰ命令を挿入する
ことにより分岐先の命令は常にアラインされることにな
り、ループなどの動作の高速化を図ることが出来る。し
かし、分岐のレベルが深くなると逐次的に分岐先にたど
りついた場合、ＮＯＰ命令の実行により実際の動作には
関係のない時間の遅れが生じるという欠点を有する。
ことにより分岐先の命令は常にアラインされることにな
り、ループなどの動作の高速化を図ることが出来る。し
かし、分岐のレベルが深くなると逐次的に分岐先にたど
りついた場合、ＮＯＰ命令の実行により実際の動作には
関係のない時間の遅れが生じるという欠点を有する。
【００１４】本発明の目的は、上述の欠点に鑑みなされ
たものであり、可変長命令をもつマイクロプロセッサに
おいて、分岐命令の直後に、分岐先のミスアライン処理
による命令の実行開始の遅れを防ぐためのミスアライン
処理専用のＮＯＰ命令が、分岐動作以外の動作を遅らせ
るのを防止することにある。
たものであり、可変長命令をもつマイクロプロセッサに
おいて、分岐命令の直後に、分岐先のミスアライン処理
による命令の実行開始の遅れを防ぐためのミスアライン
処理専用のＮＯＰ命令が、分岐動作以外の動作を遅らせ
るのを防止することにある。
【００１５】
【課題を解決するための手段】本発明の情報処理装置
は、命令の実行時にその命令が可変長命令で、かつ命令
実行の最小アドレス単位の幅が前記命令のフェッチ幅よ
りも小いさいときに、その命令のアドレスをその命令フ
ェッチ幅の先頭にそろえるデータ整列を実行して出力す
る命令アライナと前記整列された命令アライナ出力を解
読する命令デコーダと前記命令デコーダの出力信号に応
答して前記命令デコーダへ供給するための次の命令を決
定する制御部と命令メモリと前記命令メモリに実行アド
レスを指定するアドレス発生器とを備えた情報処理装置
において、前記データ整列された一方の命令アライナ出
力の他に次に実行すべき命令を出力する他方の命令アラ
イナ出力の手段と、前記他方の命令アライナ出力に応答
してＮＯＰ命令の実行を禁止する命令アドレス制御手段
とを備えることを特徴とする。
は、命令の実行時にその命令が可変長命令で、かつ命令
実行の最小アドレス単位の幅が前記命令のフェッチ幅よ
りも小いさいときに、その命令のアドレスをその命令フ
ェッチ幅の先頭にそろえるデータ整列を実行して出力す
る命令アライナと前記整列された命令アライナ出力を解
読する命令デコーダと前記命令デコーダの出力信号に応
答して前記命令デコーダへ供給するための次の命令を決
定する制御部と命令メモリと前記命令メモリに実行アド
レスを指定するアドレス発生器とを備えた情報処理装置
において、前記データ整列された一方の命令アライナ出
力の他に次に実行すべき命令を出力する他方の命令アラ
イナ出力の手段と、前記他方の命令アライナ出力に応答
してＮＯＰ命令の実行を禁止する命令アドレス制御手段
とを備えることを特徴とする。
【００１６】また、前記他方の命令アライナ出力の手段
は、前記命令アライナから前記命令デコーダに供給され
る命令のうち下位データの情報のみが分離出力されるよ
うに構成され、前記命令アドレス制御手段は、前記分離
出力された下位データの情報から前記ＮＯＰ命令か否か
を判定するＮＯＰ検出器を備え、その検出結果が前記Ｎ
ＯＰ命令ならば前記制御部が前記命令アライナを制御す
ることによって、次に、実行すべき命令が前記データ整
列を実行されることなく前記命令デコーダに供給される
ように構成されることを特徴とする。
は、前記命令アライナから前記命令デコーダに供給され
る命令のうち下位データの情報のみが分離出力されるよ
うに構成され、前記命令アドレス制御手段は、前記分離
出力された下位データの情報から前記ＮＯＰ命令か否か
を判定するＮＯＰ検出器を備え、その検出結果が前記Ｎ
ＯＰ命令ならば前記制御部が前記命令アライナを制御す
ることによって、次に、実行すべき命令が前記データ整
列を実行されることなく前記命令デコーダに供給される
ように構成されることを特徴とする。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１８】図１は本発明の第１の実施例によるマイク
ロプロセッサを用いた回路のブロック図である。図１を
参照すると、このマイクロプロセッサ１０２は、図２で
示した従来のマイクロプロセッサ２０１の回路に、アラ
イナ１０３から命令デコーダ１０５に供給される命令の
うち下位データの情報のみが分離出力され、この分離出
力された下位データの情報からＮＯＰ命令か否かを判定
するＮＯＰ検出器１０７をさらに加えた構成を備え、そ
の検出結果がＮＯＰ命令ならば制御部１０６がアライナ
１０３を制御することによって、次に実行すべき命令が
データ整列を実行されることなく命令デコーダ１０５に
供給されるように構成したことが従来例と異なる。それ
以外の構成要素は従来例と同一であり、構成要素に付し
た符号１０１〜１０６と２０１〜２０６、および１０８
〜１１２と２０８〜２１２がそれぞれ対応するので、そ
の他の構成の説明は省略する。
ロプロセッサを用いた回路のブロック図である。図１を
参照すると、このマイクロプロセッサ１０２は、図２で
示した従来のマイクロプロセッサ２０１の回路に、アラ
イナ１０３から命令デコーダ１０５に供給される命令の
うち下位データの情報のみが分離出力され、この分離出
力された下位データの情報からＮＯＰ命令か否かを判定
するＮＯＰ検出器１０７をさらに加えた構成を備え、そ
の検出結果がＮＯＰ命令ならば制御部１０６がアライナ
１０３を制御することによって、次に実行すべき命令が
データ整列を実行されることなく命令デコーダ１０５に
供給されるように構成したことが従来例と異なる。それ
以外の構成要素は従来例と同一であり、構成要素に付し
た符号１０１〜１０６と２０１〜２０６、および１０８
〜１１２と２０８〜２１２がそれぞれ対応するので、そ
の他の構成の説明は省略する。
【００１９】再び図１を参照すると、このマイクロプロ
セッサは一度に一命令のみをアドレス順に、上位アドレ
スから下位アドレスの順に実行していくものとする。
セッサは一度に一命令のみをアドレス順に、上位アドレ
スから下位アドレスの順に実行していくものとする。
【００２０】命令メモリ１０１は、アドレス発生器１０
４の発生したアドレスに従い、命令をＣＰＵ１０２に出
力する。この状態では命令は混在して存在する。次に、
命令アライナ１０３は命令をアラインして、一命令分を
命令デコーダ１０５に供給する。
４の発生したアドレスに従い、命令をＣＰＵ１０２に出
力する。この状態では命令は混在して存在する。次に、
命令アライナ１０３は命令をアラインして、一命令分を
命令デコーダ１０５に供給する。
【００２１】命令デコーダ１０５は、命令を解釈すると
同時に、命令のビット数を判定する。制御部１０６は、
アドレス発生器１０４とアライナ１０３を制御すること
により、次に命令デコーダ１０５に渡す命令を決定す
る。
同時に、命令のビット数を判定する。制御部１０６は、
アドレス発生器１０４とアライナ１０３を制御すること
により、次に命令デコーダ１０５に渡す命令を決定す
る。
【００２２】以下に、アライナ１０３によって命令がど
の様にアラインされるかを示す。 （１）アライン済みの３２ビット長の１命令がフェッチ
された場合は、次の命令フェッチを行ない、通常どおり
に実行する。 （２）フェッチされたデータの上位に、アライン済みの
１６ビット長の命令がある場合は、下位の命令の実行
は、下位の命令が３２ビット長の可能性があるなめ次の
命令フェッチ後に行なわれる。 （３）上位アドレスに前の３２ビット長の命令の半分が
残っていた場合も（ミスアライン）、同様に下位の命令
の実行は次の命令フェッチ後に行なわれる。
の様にアラインされるかを示す。 （１）アライン済みの３２ビット長の１命令がフェッチ
された場合は、次の命令フェッチを行ない、通常どおり
に実行する。 （２）フェッチされたデータの上位に、アライン済みの
１６ビット長の命令がある場合は、下位の命令の実行
は、下位の命令が３２ビット長の可能性があるなめ次の
命令フェッチ後に行なわれる。 （３）上位アドレスに前の３２ビット長の命令の半分が
残っていた場合も（ミスアライン）、同様に下位の命令
の実行は次の命令フェッチ後に行なわれる。
【００２３】以上の３つの内、２番目および３番目のケ
ース、つまり上位データのみが有効なフェッチが行なわ
れた時のことを考える。
ース、つまり上位データのみが有効なフェッチが行なわ
れた時のことを考える。
【００２４】このとき、フェッチされた下位データは、
次に来るべき命令の上位になる。この下位データは、命
令デコーダ１０５と並列にＮＯＰ検出器１０７に渡さ
れ、ＮＯＰ命令であるかどうかを検出する。ＮＯＰ命令
は１６ビット長なので、この時点で検出が可能である。
次に来るべき命令の上位になる。この下位データは、命
令デコーダ１０５と並列にＮＯＰ検出器１０７に渡さ
れ、ＮＯＰ命令であるかどうかを検出する。ＮＯＰ命令
は１６ビット長なので、この時点で検出が可能である。
【００２５】ＮＯＰを検出した場合は、制御部は次の命
令メモリ１０１からのフェッチデータを直接命令デコー
ダ１０５に渡す。この動作により、バッファ１１０ｄに
入って次に実行されるはずのＮＯＰ命令は無視すること
ができる。
令メモリ１０１からのフェッチデータを直接命令デコー
ダ１０５に渡す。この動作により、バッファ１１０ｄに
入って次に実行されるはずのＮＯＰ命令は無視すること
ができる。
【００２６】再びアラインの為のＮＯＰを挿入した命令
の配置を示した図３を参照すると、分岐先アラインの効
果は、分岐に対しては回路の変更無しに、命令の配置を
変えるたけで出すことができる。しかし、アラインのた
めに挿入したＮＯＰ命令３１３は、そのままでは逐次的
に分岐先命令に近付いて行く時には一命令の実行時間が
加算されるが、この場合は本発明により実行時間を低減
できる。
の配置を示した図３を参照すると、分岐先アラインの効
果は、分岐に対しては回路の変更無しに、命令の配置を
変えるたけで出すことができる。しかし、アラインのた
めに挿入したＮＯＰ命令３１３は、そのままでは逐次的
に分岐先命令に近付いて行く時には一命令の実行時間が
加算されるが、この場合は本発明により実行時間を低減
できる。
【００２７】
【発明の効果】以上説明したように、本発明によれば命
令を逐次的に動作させた時のＮＯＰ命令はＮＯＰ検出器
により無効となる。したがってＮＯＰ命令の読み取ばし
によるＮＯＰ命令のペナルティは、 （分岐先を通る確率）×（ミスアラインの確率）×（Ｎ
ＯＰ命令の実行時間） だけ短縮される。よって従来例より更に０．０２５ＣＰ
Ｉの実行時間短縮を達成できる。
令を逐次的に動作させた時のＮＯＰ命令はＮＯＰ検出器
により無効となる。したがってＮＯＰ命令の読み取ばし
によるＮＯＰ命令のペナルティは、 （分岐先を通る確率）×（ミスアラインの確率）×（Ｎ
ＯＰ命令の実行時間） だけ短縮される。よって従来例より更に０．０２５ＣＰ
Ｉの実行時間短縮を達成できる。
【００２８】さらに、ＮＯＰ検出器の回路規模は、単な
るＮＯＰ命令の命令コードとの一致比較であるため、１
６ビットデコードでは１０〜２０ゲートもあれば充分で
ある。しかも、他のユニットの動作と並列に動作するた
め、回路的な速度ペナルティーが極めて少ない。
るＮＯＰ命令の命令コードとの一致比較であるため、１
６ビットデコードでは１０〜２０ゲートもあれば充分で
ある。しかも、他のユニットの動作と並列に動作するた
め、回路的な速度ペナルティーが極めて少ない。
【図１】本発明の一実施例のマイクロプロセッサを用い
た回路のブロック図である。
た回路のブロック図である。
【図２】従来例のマイクロプロセッサのブロック図であ
る。
る。
【図３】従来例および本発明における命令の配置の一例
を示す図である。
を示す図である。
【図４】従来例の命令の配置の一例を示す図である。
１０１，２０１ 命令メモリ １０２，２０２ マイクロプロセッサ １０３，２０３ 命令アライナ １０４，２０４ アドレス発生器 １０５，２０５ 命令デコーダ １０６，２０６ 制御部 １０７ ＮＯＰ検出器
Claims (2)
- 【請求項１】 命令の実行時にその命令が可変長命令
で、かつ命令実行の最小アドレス単位の幅が前記命令の
フェッチ幅よりも小さいときに、その命令のアドレスを
その命令フェッチ幅の先頭にそろえるデータ整列を実行
して出力する命令アライナと前記整列された命令アライ
ナ出力を解読する命令デコーダと前記命令デコーダの出
力信号に応答して前記命令デコーダへ供給するための次
の命令を決定する制御部と命令メモリと前記命令メモリ
に実行アドレスを指定するアドレス発生器とを備えた情
報処理装置において、前記データ整列された一方の命令
アライナ出力の他に次に実行すべき命令を出力する他方
の命令アライナ出力の手段と、前記他方の命令アライナ
出力に応答してノーオペレーション命令の実行を禁止す
る命令アドレス制御手段とを備えることを特徴とする情
報処理装置。 - 【請求項２】 前記他方の命令アライナ出力の手段は、
前記命令アライナから前記命令デコーダに供給される命
令のうち下位データの情報のみが分離出力されるように
構成され、前記命令アドレス制御手段は、前記分離出力
された下位データの情報から前記ノーオペレーション命
令か否かを判定するノーオペレーション検出器を備え、
その検出結果が前記ノーオペレーション命令ならば前記
制御部が前記命令アライナを制御することによって、次
に実行すべき命令が前記データ整列を実行されることな
く前記命令デコーダに供給されるように構成されること
を特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22629193A JPH0784781A (ja) | 1993-09-13 | 1993-09-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22629193A JPH0784781A (ja) | 1993-09-13 | 1993-09-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784781A true JPH0784781A (ja) | 1995-03-31 |
Family
ID=16842916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22629193A Pending JPH0784781A (ja) | 1993-09-13 | 1993-09-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366876B1 (en) | 2000-10-31 | 2008-04-29 | Analog Devices, Inc. | Efficient emulation instruction dispatch based on instruction width |
| US7927291B2 (en) | 2002-12-30 | 2011-04-19 | Roche Diagnostics Operations, Inc. | Blood acquisition suspension system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031779A (ja) * | 1973-07-23 | 1975-03-28 | ||
| JPS592148A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | ル−プ処理方式 |
| JPS61285542A (ja) * | 1985-06-12 | 1986-12-16 | Mitsubishi Electric Corp | 命令先取り方法 |
-
1993
- 1993-09-13 JP JP22629193A patent/JPH0784781A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031779A (ja) * | 1973-07-23 | 1975-03-28 | ||
| JPS592148A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | ル−プ処理方式 |
| JPS61285542A (ja) * | 1985-06-12 | 1986-12-16 | Mitsubishi Electric Corp | 命令先取り方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366876B1 (en) | 2000-10-31 | 2008-04-29 | Analog Devices, Inc. | Efficient emulation instruction dispatch based on instruction width |
| US7927291B2 (en) | 2002-12-30 | 2011-04-19 | Roche Diagnostics Operations, Inc. | Blood acquisition suspension system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961008 |