JP2933030B2

JP2933030B2 - 情報処理装置

Info

Publication number: JP2933030B2
Application number: JP26132496A
Authority: JP
Inventors: 尚夫小柳
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-09-10
Filing date: 1996-09-10
Publication date: 1999-08-09
Anticipated expiration: 2016-09-10
Also published as: JPH1091438A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＶＬＩＷ方式を採
用した情報処理装置に関し、特に、命令パイプラインの
スケジューリングのために挿入されるＮＯＰ命令の数を
少なくすることができる情報処理装置に関する。

【０００２】

【従来の技術】情報処理装置に於ける並列処理技術の１
つとして、細粒度並列処理方式がある。この方式は、細
かな命令レベルで並列実行可能な命令を探し出し、それ
らの命令を並列に実行する方式であり、ハードウェアに
よる方式とソフトウェアによる方式とがある。

【０００３】ハードウェアによってダイナミックに命令
実行のスケジューリングを行う方式としては、スーパー
スカラ方式がある。この方式は、市販されているマイク
ロプロセッサで幅広く採用され、製品レベルでかなり実
績のある技術である。その長所は、コンパイラに対して
それほど高度な最適化技術がなくとも性能を出しやすい
点である。逆に、短所は、製品，部品，回路といったハ
ードウェアの増大を招き、そのことでＬＳＩの限られた
面積を使ってしまったり、高速なクロックを実現する為
に足かせとなるクリティカルパスの増大を招きやすいと
いう点である。

【０００４】また、ソフトウェアによって命令実行のス
ケジューリングを行う方式としてはＶＬＩＷ（Ｖｅｒｙ
ＬｏｎｇＩｎｓｔｒｕｃｔｉｏｎｓｅｔＷｏｒ
ｄ）方式がある。この方式の長所は、スーパースカラ方
式の逆で、命令のスケジューリング機能をコンパイラが
肩代わりするので、ハードウェアがシンプルになり、高
速クロックが実現しやすいという点である。逆に短所
は、コンパイラに高度な最適化技術が必要になるという
点、応用プログラムの種類によっては、いくらコンパイ
ラの最適化技術を駆使しても、性能が出ないことがある
という点である。しかし、ＶＬＩＷ方式に於ける、ハー
ドウェアがシンプルになるという長所は捨て難く、将
来、商用マイクロプロセッサに採用されるであろう。

【０００５】ところで、ＶＬＩＷ方式に於いて、コンパ
イラが命令パイプライン上で命令スケジューリングを行
う場合、先ず、短命令間のレジスタ参照関係を解析す
る。そして、短命令間にレジスタの参照関係があれば、
先行する短命令の結果を待っている後続の命令を如何な
るタイミングで発行すれば良いかを求める。短命令の発
行後、その結果が得られるまでの時間は、その短命令の
種類によって固定であるので、後続の命令の発行タイミ
ングは容易に求めることができる。そして、先行する短
命令の結果が得られるまでの間に、先行する短命令とは
関係のない短命令群を挿入することで、命令パイプライ
ン内を乱れなく命令が流れるようにスケジューリングす
る。

【０００６】

【発明が解決しようとする課題】しかし、実際には間断
なく命令を実行させるほど先行する短命令と無関係な短
命令は存在せず、コンパイラはその空いたタイミングに
ＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命令を挿入する。
このように、ＮＯＰ命令は、コンパイラでスケジューリ
ングを行う場合、大きな役割を持つ。

【０００７】しかし、プログラムの種類によっては、コ
ンパイラによって生成されるＮＯＰ命令が通常の短命令
よりも多くなってしまう場合がある。このような場合、
コンパイラのスケジューリングよって生成された膨大な
ＮＯＰ命令を主記憶装置からフェッチするために、本来
実行すべき短命令が命令実行部に十分に供給されず、Ｖ
ＬＩＷ方式の生命線である命令レベルの並列化処理が十
分に行えない場合があるという問題があった。尚、特開
平４−２７５６０３号公報には、ＮＯＰ命令自身にその
実行回数を付加することにより、ＮＯＰ命令の数を少な
くする技術が記載されているが、この技術を適用しても
ＶＬＩＷ方式の情報処理装置に於いては、ＮＯＰ命令数
をあまり減らすことはできない。

【０００８】そこで、本発明の目的は、命令パイプライ
ンのスケジューリングのために挿入されるＮＯＰ命令数
を少なくすることができるＶＬＩＷ方式の情報処理装置
を提供することにある。

【０００９】

【課題を解決するための手段】本発明は上記目的を達成
するため、ＶＬＩＷ方式を採用した情報処理装置に於い
て、デコードステージに同時に移行してきた複数の短命
令を解読し、該複数の短命令の中に、それと同時に発行
ステージへ移行させる短命令の指定と前記発行ステージ
への移行を延期させるサイクル数とを含むＮＯＰ命令が
存在する場合、該ＮＯＰ命令を示す情報と、該ＮＯＰ命
令と同時に前記発行ステージへ移行させる短命令を示す
情報と、前記発行ステージへの移行を延期させるサイク
ル数とを出力するデコーダと、前記発行ステージに有効
な命令が存在しなくなったタイミングに於いて、前記デ
コーダから出力される情報によって示されるＮＯＰ命令
と短命令とを前記発行ステージへ移行させ、前記デコー
ダから出力されるサイクル数が経過したタイミングに於
いて前記デコードステージに存在する未移行の短命令を
前記発行ステージへ移行させる組み合わせ回路とを備え
ている。

【００１０】上記した構成に於いては、デコードステー
ジに同時に移行してきた複数の短命令の中に、それと同
時に発行ステージへ移行させる短命令の指定と発行ステ
ージへの移行を延期させるサイクル数とを含むＮＯＰ命
令が存在する場合、デコーダが、ＮＯＰ命令を示す情報
と、ＮＯＰ命令と同時に前記発行ステージへ移行させる
短命令を示す情報と、発行ステージへの移行を延期させ
るサイクル数とを出力し、組み合わせ回路が、デコーダ
から出力される情報によって示されるＮＯＰ命令と短命
令とを発行ステージへ移行させ、デコーダから出力され
るサイクル数が経過したタイミングに於いてデコードス
テージに存在する未移行の短命令を発行ステージへ移行
させる。

【００１１】また、本発明は、先行する短命令が完結す
るまでの時間が分からない場合であっても、命令パイプ
ライン内に乱れが生じないようにするため、前記デコー
ダは、前記デコードステージに同時に移行してきた複数
の短命令を解読し、該複数の短命令の中に、それらの短
命令より先行する全ての短命令が完結するまでそれらの
発行を延期させることを指示するアドバンスオフの指定
を含むＮＯＰ命令が存在する場合、前記デコードステー
ジにアドバンスオフの指定を含むＮＯＰ命令が存在する
ことを示す情報を出力する構成を有し、前記組み合わせ
回路は、前記デコーダから前記デコードステージにアド
バンスオフの指定を含むＮＯＰ命令が存在することを示
す情報が出力されている場合、前記発行ステージに有効
な命令が存在しなくなったタイミングに於いて前記デコ
ードステージに存在する複数の短命令を前記発行ステー
ジに移行させた後、システムビジー信号がアクティブで
なくなるまでの間、前記発行ステージに移行させた各短
命令の発行を延期させる構成を備えている。

【００１２】上記構成に於いては、デコードステージに
同時に移行してきた複数の短命令の中に、それらの短命
令より先行する全ての短命令が完結するまでそれらの発
行を延期させることを指示するアドバンスオフの指定を
含むＮＯＰ命令が存在する場合、デコーダが、デコード
ステージにアドバンスオフの指定を含むＮＯＰ命令が存
在することを示す情報を出力し、組み合わせ回路が、デ
コードステージに移行してきた複数の短命令を発行ステ
ージに移行させ、システムビジー信号がアクティブの
間、発行ステージに存在する短命令の発行を延期させ、
システムビジー信号がアクティブでなくなると、発行ス
テージに存在する短命令を発行させる。

【００１３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００１４】図１は本発明の実施例のブロック図であ
り、命令キャッシュ１と、アドレスアレイ２と、エント
リ有効ビット３と、アドレスレジスタ（ＩＣＲＡ）４
と、ＩＣ有効ビット５と、比較器６と、アンドゲート７
と、デコードステージの命令レジスタ８と、発行ステー
ジの命令レジスタ９と、命令パイプライン制御部１０と
から構成されている。

【００１５】命令キャッシュ１の各エントリには、主記
憶装置（図示せず）に格納されている長命令の写しが格
納される。主記憶装置上の或るアドレスに存在する長命
令を命令キャッシュ１に格納する場合、上記長命令は、
上記アドレスの下位Ｎビットによって示される命令キャ
ッシュ１のエントリに格納される。例えば、アドレスの
下位Ｎビットが全て“０”の長命令を命令キャッシュ１
に格納する場合には、命令キャッシュ１の第１番目のエ
ントリに格納し、アドレスの下位Ｎビットの内の最下位
ビットのみが“１”の命令を命令キャッシュ１に格納す
る場合には、命令キャッシュ１の第２番目のエントリに
格納する。このような命令キャッシュ１を備えることに
より、分岐命令で今までの実行制御フローから全く異な
るアドレスへジャンプしても、命令キャッシュ１にその
ジャンプ先の命令が格納されているならば、毎回、主記
憶装置に対してフェッチ要求を送出する必要が無くな
る。

【００１６】アドレスアレイ２には、命令キャッシュ１
と同数のエントリが設けられており、各エントリには、
命令キャッシュ１の対応するエントリに格納されている
長命令の主記憶装置上のアドレスが格納されている。

【００１７】エントリ有効ビット３は、命令キャッシュ
１の各エントリ毎に設けられており、命令キャッシュ１
の対応するエントリに有効な長命令が格納されているか
否かを表示する。

【００１８】アドレスレジスタ４には、図示を省略した
システム制御部によって命令の読み出しアドレスが格納
される。ＩＣ有効ビット５は、命令キャッシュ１に対す
る読み出し動作が有効であるか否かを示すビットであ
る。

【００１９】比較器６は、アドレスレジスタ４に格納さ
れているアドレスと、そのアドレスの下位Ｎビットによ
って示されるアドレスアレイ２のエントリから読み出し
たアドレスとを比較し、比較結果を出力する。つまり、
比較器６の比較結果が、比較一致の場合は、命令キャッ
シュ１中に目的の長命令が存在し、比較不一致の場合
は、命令キャッシュ１中に目的の長命令が存在しないこ
とになる。

【００２０】アンドゲート７は、比較器６の比較結果と
ＩＣ有効ビット５とに基づいて、目的とする長命令が命
令キャッシュ１中に存在するか否かを示すＩＣヒット信
号を生成する。ＩＣヒット信号が、目的の長命令が命令
キャッシュ１中に存在しないことを示している場合は、
図示を省略したキャッシュ制御部が、目的とする命令を
主記憶装置から命令キャッシュ１へ転送する。

【００２１】デコードステージの命令レジスタ８には、
命令キャッシュ１から長命令が供給される。この長命令
は４つの短命令から構成され、各短命令はそれぞれ命令
レジスタ８のｄａ，ｄｂ，ｄｃ，ｄｄ部分に格納され
る。尚、本実施例では、各短命令は３２ビット構成であ
るとする。

【００２２】発行ステージの命令レジスタ９のｉｓａ，
ｉｓｂ，ｉｓｃ，ｉｓｄ部分には、命令レジスタ８のｄ
ａ，ｄｂ，ｄｃ，ｄｄ部分に格納されている命令が供給
される。

【００２３】命令パイプライン制御部１０は、Ｖビット
制御機能，命令発行制御機能，ホールド機能，ＮＯＰ命
令による命令パイプライン同期制御機能を有する。

【００２４】Ｖビット制御機能は、命令レジスタ８，９
のｄａ，ｄｂ，ｄｃ，ｄｄ，ｉｓａ，ｉｓｂ，ｉｓｃ，
ｉｓｄ部分に有効な命令が存在するか否かを示すＶビッ
トと呼ばれる制御フラグを管理する機能である。

【００２５】命令発行制御機能とは、文字通り命令の発
行を制御する機能である。ここで、発行とは、その短命
令に相当する命令実行部に対して実行指示を出力する行
為である。例えば、演算命令の場合は、命令発行時に演
算器に対して演算実行指示を出力する。

【００２６】ホールド機能とは、何らかの原因でデコー
ドステージの命令レジスタ８から発行ステージの命令レ
ジスタ９へ命令を移行できなかった場合、或いは発行ス
テージの命令レジスタ９から発行できなかった場合、そ
の命令の次サイクル（次クロック）でもそのステージの
命令レジスタにとどまらせて、実行を延期させる機能で
ある。

【００２７】最後に、ＮＯＰ命令による命令パイプライ
ン同期制御機能とは、本発明固有の機能であり、後で説
明する本発明特有のＮＯＰ命令に従って命令パイプライ
ンのコントロールを行う機能である。

【００２８】図２は本実施例に於いて使用するＮＯＰ命
令のフォーマットを示した図である。

【００２９】図２に示したＮＯＰ命令は、ＶＬＩＷ方式
の短命令の１つであり、３２ビット構成である。そし
て、その先頭の８ビットが、ＮＯＰ命令であることを示
すオペコードとなっている。また、残り２４ビットの内
の、所定の２ビット，３ビットがフィールドＡ，Ｂとな
っている。

【００３０】フィールドＡはＮＯＰ命令のタイプを示す
フィールドであり、本実施例ではフィールドＡの内容が
「００」，「０１」，「１０」，「１１」のＮＯＰ命令
をそれぞれタイプＮＯＰ１，ＮＯＰ２，ＮＯＰ３，ＮＯ
Ｐ４のＮＯＰ命令と呼ぶものとする。

【００３１】フィールドＢは、アドバンスオフ或いは延
期させるサイクル数を指示するフィールドである。本実
施例では、「０００」がアドバンスオフを指示し、「０
０１」〜「１１１」がそれぞれサイクル数１〜７を示す
ものとする。ここで、アドバンスオフの指示とは、それ
が含まれている長命令よりも先行する全ての短命令の実
行が完結するまで、上記長命令の発行延期を指示するも
のである。

【００３２】次に、上記した４つのタイプＮＯＰ１，Ｎ
ＯＰ２，ＮＯＰ３，ＮＯＰ４のＮＯＰ命令について説明
する。

【００３３】タイプＮＯＰ１のＮＯＰ命令（ＮＯＰ１命
令）は、それと同時にデコードステージに落ちてきた短
命令の内、自身よりも先行側の短命令のみを、発行ステ
ージに有効な短命令が存在しなくなったタイミングに於
いて、自身と同時に発行ステージに移行できる短命令と
し、自身が発行ステージに移行したタイミングに於いて
デコードステージに存在する短命令を移行延期対象の短
命令とする。

【００３４】タイプＮＯＰ２のＮＯＰ命令（ＮＯＰ２命
令）は、それと同時にデコードステージに落ちてきた短
命令の内、自身よりも先行側の短命令，自身の次の短命
令を、発行ステージに有効な短命令が存在しなくなった
タイミングに於いて、自身と同時に発行ステージに移行
できる短命令とし、自身が発行ステージに移行したタイ
ミングに於いてデコードステージに存在する短命令を移
行延期対象の短命令とする。

【００３５】タイプＮＯＰ３のＮＯＰ命令（ＮＯＰ３命
令）は、それと同時にデコードステージに落ちてきた短
命令の内、自身よりも先行側の短命令，自身の次の短命
令とその次の短命令を、発行ステージに有効な短命令が
存在しなくなったタイミングに於いて、自身と同時に発
行ステージに移行できる短命令とし、自身が発行ステー
ジに移行したタイミングに於いてデコードステージに存
在する短命令を移行延期対象の短命令とする。

【００３６】タイプＮＯＰ４のＮＯＰ命令（ＮＯＰ４命
令）は、通常のＮＯＰ命令と同様のものであり、同時に
デコードステージに落ちてきた他の短命令の発行ステー
ジへの移行を延期させる機能はない。

【００３７】図３は上記した４つのタイプのＮＯＰ命令
のフィールドＡの機能を説明するための図である。

【００３８】図３（１）では、デコードステージの命令
レジスタ８のｄａ，ｄｂ，ｄｃ，ｄｄ部分に、それぞれ
ＮＯＰ１命令，命令Ｘ，命令Ｙ，命令Ｚが同時に落ちて
きている。この状態をＴと定義すると、１サイクル後の
（Ｔ＋１）では、ＮＯＰ１命令のみが発行ステージの命
令レジスタ９のｉｓａ部分に移行する。

【００３９】図３（２）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれＮＯＰ２命
令，命令Ｘ，命令Ｙ，命令Ｚが同時に落ちてきており、
１サイクル後の（Ｔ＋１）に於いて、ＮＯＰ２命令，命
令Ｘがそれぞれ発行ステージの命令レジスタ９のｉｓ
ａ，ｉｓｂ部分に移行する。

【００４０】図３（３）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれＮＯＰ３命
令，命令Ｘ，命令Ｙ，命令Ｚが同時に落ちてきており、
１サイクル後の（Ｔ＋１）に於いて、ＮＯＰ３命令，命
令Ｘ，命令Ｙがそれぞれ発行ステージの命令レジスタ９
のｉｓａ，ｉｓｂ，ｉｓｃ部分に移行する。

【００４１】図３（４）に示すように、Ｔに於いて、命
令レジスタ８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ
ＮＯＰ４命令，命令Ｘ，命令Ｙ，命令Ｚが同時に落ちて
きた場合は、１サイクル後の（Ｔ＋１）に於いて、全て
の命令が発行ステージの命令レジスタ９のｉｓａ，ｉｓ
ｂ，ｉｓｃ，ｉｓｄ部分に移行する。その結果、デコー
ドステージの命令レジスタ８には、新たな後続の長命令
が落ちてくる。

【００４２】図３（５）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，Ｎ
ＯＰ１命令，命令Ｙ，命令Ｚが落ちてきており、１サイ
クル後の（Ｔ＋１）に於いて、命令Ｘ，ＮＯＰ１命令の
みが発行ステージの命令レジスタ９のｉｓａ，ｉｓｂ部
分に移行する。

【００４３】図３（６）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，Ｎ
ＯＰ２命令，命令Ｙ，命令Ｚが落ちてきており、１サイ
クル後の（Ｔ＋１）に於いて、命令Ｘ，ＮＯＰ２命令，
命令Ｙのみが発行ステージの命令レジスタ９のｉｓａ，
ｉｓｂ，ｉｓｃ部分に移行する。

【００４４】図３（７）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，Ｎ
ＯＰ３命令，命令Ｙ，命令Ｚが落ちてきており、１サイ
クル後の（Ｔ＋１）に於いて全ての命令が発行ステージ
の命令レジスタ９に移行する。その結果、後続する長命
令がデコードステージの命令レジスタ８に落ちてくる。

【００４５】図３（８）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，命
令Ｙ，ＮＯＰ１命令，命令Ｚが落ちてきており、１サイ
クル後の（Ｔ＋１）に於いて、命令Ｘ，命令Ｙ，ＮＯＰ
１命令のみが発行ステージのｉｓａ，ｉｓｂ，ｉｓｃ部
分に移行する。

【００４６】図３（９）では、Ｔに於いて命令レジスタ
８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，命
令Ｙ，ＮＯＰ２命令，命令Ｚが落ちてきており、１サイ
クル後の（Ｔ＋１）に於いて、全ての命令が発行ステー
ジの命令レジスタ９に移行する。その結果、後続する長
命令がデコードステージの命令レジスタ８に落ちてく
る。

【００４７】図３（１０）では、Ｔに於いて命令レジス
タ８のｄａ，ｄｂ，ｄｃ，ｄｄ部分にそれぞれ命令Ｘ，
命令Ｙ，命令Ｚ，ＮＯＰ１命令が落ちてきており、１サ
イクル後の（Ｔ＋１）に於いて、全ての命令が発行ステ
ージの命令レジスタ９に移行する。その結果、後続する
長命令がデコードステージの命令レジスタ８に落ちてく
る。

【００４８】図４，図５は、ＮＯＰ命令のフィールドＢ
の機能を説明するためのタイムチャートである。尚、こ
のタイムチャートでは、同一ステージの先行側（ｄａ，
ｉｓａに近い側）の短命令が、後続側（ｄｄ，ｉｓｄに
近い側）の短命令よりも先に発行ステージのレジスタ９
に移行したり、命令発行されることを前提にしている。

【００４９】先ず、図４について説明する。

【００５０】タイミングｔ１に於いて、長命令を構成す
る４つの短命令ＡＤＤ，ＮＯＰ１（フィールドＢによっ
て指定されている待ちサイクル数が１サイクル），ＳＵ
Ｂ，ＦＤＶが、それぞれデコードステージの命令レジス
タ８のｄａ，ｄｂ，ｄｃ，ｄｄ部分に落ちてくる。短命
令ＳＵＢは、レジスタＳ８に書き込まれる短命令ＡＤＤ
の実行結果を使用するものである。

【００５１】次のサイクルであるタイミングｔ２に於い
ては、短命令ＡＤＤ，ＮＯＰ１が発行ステージの命令レ
ジスタ９のｉｓａ，ｉｓｂ部分に移行され、発行され
る。

【００５２】タイミングｔ３に於いては、短命令ＳＵ
Ｂ，ＦＤＶが発行ステージの命令レジスタ９のｉｓｃ，
ｉｓｄ部分に移行され、発行される。つまり、ＮＯＰ１
命令よりも後続側の短命令ＳＵＢ，ＦＤＶは、ＮＯＰ１
命令よりも１サイクル遅れて発行ステージへ移行され、
発行される。このパイプラインのホールド制御は、ＮＯ
Ｐ待ちカウンタにタイミングｔ２に於いて待ちサイクル
数「１」をセットすることにより実現できる。ＮＯＰ待
ちカウンタは、それにセットされている値が「０」以外
の場合は、サイクル毎に、その値が−１される。尚、Ｎ
ＯＰ待ちカウンタについては後で詳細に説明する。ま
た、タイミングｔ３に於いては、短命令ＡＤＤが実行さ
れる。更に、タイミングｔ３に於いては、後続の長命令
がデコードステージの命令レジスタ８に落ちてくる。こ
の後続の長命令は、４つの短命令ＮＯＰ１（フィールド
Ｂによって指定されている待ちサイクル数が４サイク
ル），ＦＩＸ，ＦＡＤ，ＮＯＰ１から構成される。尚、
短命令ＦＩＸ，ＦＡＤは、短命令ＦＤＶがレジスタＳ２
０に書き込むその実行結果を使用するものである。

【００５３】タイミングｔ４に於いては、デコードステ
ージに存在する長命令を構成する４つの短命令の内の、
ＮＯＰ１命令のみが発行ステージの命令レジスタ９のｉ
ｓａ部分に移行され、発行される。また、タイミングｔ
４に於いては、ＮＯＰ待ちカウンタに、ＮＯＰ１命令の
フィールドＢによって指定された待ちサイクル数「４」
がセットされ、他の短命令ＦＩＸ，ＦＡＤ，ＮＯＰ１が
デコードステージでタイミングｔ４〜ｔ７の４サイクル
待たされる。更に、タイミングｔ４に於いては、短命令
ＡＤＤの実行結果の書き込みが行われると共に、その短
命令ＡＤＤの実行結果を利用する短命令ＳＵＢと、短命
令ＦＤＶとが実行される。

【００５４】タイミングｔ８に於いては、ＮＯＰ待ちカ
ウンタの値が「０」となることから、短命令ＦＩＸ，Ｆ
ＡＤ，ＮＯＰ１が発行ステージの命令レジスタ９のｉｓ
ｂ，ｉｓｃ，ｉｓｄ部分に移行され、発行される。

【００５５】タイミングｔ９に於いては、短命令ＦＤＶ
の実行結果の書き込みが行われると共に、その実行結果
を利用する短命令ＦＩＸ，ＦＡＤが実行される。

【００５６】次に図５について説明する。

【００５７】タイミングｔ１に於いて、長命令を構成す
る４つの短命令ＦＤＶ，ＦＭＰ，ＡＤＤ，ＳＵＢがデコ
ードステージの命令レジスタ８のｄａ，ｄｂ，ｄｃ，ｄ
ｄ部分に落ちてきている。

【００５８】タイミングｔ２に於いては、上記した各短
命令ＦＤＶ，ＦＭＰ，ＡＤＤ，ＳＵＢが発行ステージの
命令レジスタ９のｉｓａ，ｉｓｂ，ｉｓｃ，ｉｓｄ部分
に移行され、発行される。また、タイミングｔ２に於い
ては、後続の長命令がデコードステージの命令レジスタ
８に落ちてくる。この長命令は、４つの短命令ＮＯＰ１
（フィールドＢにアドバンスオフを指定したものとす
る），ＡＤＤ，ＳＵＢ，ＭＰＳから構成され、各短命令
ＮＯＰ１，ＡＤＤ，ＳＵＢ，ＭＰＳは、それぞれデコー
ドステージの命令レジスタ８のｄａ，ｄｂ，ｄｃ，ｄｄ
部分に格納される。

【００５９】タイミングｔ３に於いては、短命令ＦＤ
Ｖ，ＦＭＰ，ＡＤＤ，ＳＵＢが実行されることからシス
テムビジー信号がアクティブになる。また、タイミング
ｔ３に於いては、短命令ＮＯＰ１，ＡＤＤ，ＳＵＢ，Ｍ
ＰＳが発行ステージの命令レジスタ９のｉｓａ，ｉｓ
ｂ，ｉｓｃ，ｉｓｄ部分に移行される。しかし、ｉｓａ
部分には、フィールドＢにアドバンスオフが指定された
ＮＯＰ１命令が存在し、システムビジー信号がアクティ
ブであるので、それらは発行されない。

【００６０】タイミングｔ９に於いて、システムビジー
信号がアクティブでなくなると、発行を延期させられて
いた４つの短命令ＮＯＰ１，ＡＤＤ，ＳＵＢ，ＭＰＳが
発行される。

【００６１】図６は命令パイプライン制御部１０の構成
例を示すブロック図であり、デコーダ１１ａ〜１１ｄ
と、ＮＯＰ待ちカウンタ１２と、組み合わせ回路１３，
１４と、Ｖビット管理回路１５ａ〜１５ｄと、フリップ
フロップ１６ａ〜１６ｄと、セレクタ１７と、減算器１
８から構成されている。

【００６２】Ｖビット管理回路１５ａ〜１５ｄは、それ
ぞれデコードステージの命令レジスタ８のｄａ〜ｄｄ部
分に有効な短命令が格納されているか否かを示すＶビッ
トＶｄａ〜Ｖｄｄを管理する機能を有する。Ｖビット管
理回路１５ａは、命令レジスタ８のｄａ部分に有効な命
令が格納されているか否かを示すＶビットＶｄａを保持
するセット優先のフリップフロップＦＦと、インバータ
Ｉと、ゲート回路Ｇ１，Ｇ２とから構成されている。
尚、ゲート回路Ｇ２の出力は、デコードステージの命令
レジスタ８のｄａ部分に存在していた短命令が発行ステ
ージの命令レジスタ９のｉｓａ部分に移行したタイミン
グに於いて“１”となる。また、他のＶビット管理回路
１５ｂ〜１５ｃもＶビット管理回路１５ａと同様の構成
を有している。

【００６３】フリップフロップ１６ａ〜１６ｄは、それ
ぞれ発行ステージの命令レジスタ９のｉｓａ〜ｉｓｄ部
分に有効な短命令が存在するか否かを示すＶビットＶｉ
ｓａ〜Ｖｉｓｄを保持するセット優先のフリップフロッ
プである。

【００６４】デコーダ１１ａ〜１１ｄは、それぞれデコ
ードステージの命令レジスタ８のｄａ〜ｄｄ部分に対応
するものである。各デコーダ１１ａ〜１１ｄは、それぞ
れ命令レジスタ８のｄａ〜ｄｄ部分に格納されている短
命令をデコードし、デコード結果を出力する。その際、
各デコーダ１１ａ〜１１ｄは、命令レジスタ８のｄａ〜
ｄｄ部分に格納されている短命令がＮＯＰ命令であり、
且つそのフィールドＢに待ちサイクル数が設定されてい
る場合は、命令レジスタ８のｄａ〜ｄｄ部分に格納され
ているＮＯＰ命令のタイプを示すＤＥａ〜ＤＥｄ信号を
組み合わせ回路１４に対して出力し、命令レジスタ８の
ｄａ〜ｄｄ部分にサイクル待ちを指示するＮＯＰ命令が
格納されていることを示すＮＯＰａ〜ＮＯＰｄ信号を組
み合わせ回路１３に対して出力し、命令レジスタ８のｄ
ａ〜ｄｄ部分に格納されているＮＯＰ命令によって指示
されている待ちサイクル数を示すＳａ〜Ｓｄ信号をセレ
クタ１７に対して出力する。また、命令レジスタ８のｄ
ａ〜ｄｄ部分に格納されている短命令がＮＯＰ命令であ
り、且つそのフィールドＢの内容が「０００」の場合
（アドバンスオフの場合）は、命令レジスタ８のｄａ〜
ｄｄ部分にアドバンスオフの指定を含むＮＯＰ命令が格
納されていることを示すＤＥａ〜ＤＥｄ信号を出力す
る。

【００６５】組み合わせ回路１３は、デコーダ１１ａ〜
１１ｄから出力されるＮＯＰａ〜ＮＯＰｄ信号の中に、
サイクル待ちを指示するＮＯＰ命令が命令レジスタ８に
格納されていることを示すものが存在する場合は、その
信号と対応するＮＯＰ命令が発行ステージの命令レジス
タ９に移行したタイミングでセレクタ１７を制御し、Ｓ
ａ〜Ｓｄ信号によって示される待ちサイクル数の内の、
上記発行ステージに移行したＮＯＰ命令と対応する待ち
サイクル数をＮＯＰ待ちカウンタ１２にプリセットする
機能や、ＮＯＰ待ちカウンタ１２のカウント値が「０」
でない場合、ＮＯＰ待ちカウンタ１２のカウント値をサ
イクル毎に−１する減算器１８の出力がＮＯＰ待ちカウ
ンタ１２に入力されるようにセレクタ１７を制御する機
能等を有する。尚、デコードステージの命令レジスタ８
から発行ステージの命令レジスタ９に短命令が移行した
タイミングは、Ｖビット管理回路１５ａ〜１５ｄの出力
信号によって知ることができる。

【００６６】組み合わせ回路１４は、デコーダ１１ａ〜
１１ｄから出力されるＤＥａ〜ＤＥｄ信号に基づいて命
令レジスタ８にサイクル待ちを指示するＮＯＰ命令が存
在していると判断した場合、そのＮＯＰ命令，そのＮＯ
Ｐ命令と同時に発行ステージの命令レジスタ９へ移行さ
せることが指示されている短命令，そのＮＯＰ命令より
も先行側の短命令を、発行ステージの命令レジスタ９に
有効な短命令が存在していないことを条件にして命令レ
ジスタ９へ移行させ、上記ＮＯＰ命令が発行ステージの
命令レジスタ９へ移行したタイミングからＮＯＰ待ちカ
ウンタ１２のカウント値が「１」になった次のタイミン
グまで、デコードステージの命令レジスタ８に対してＤ
ＨＬＤ信号を出力し、その内容が変化しないようにする
機能を有する。尚、デコーダ１１ａ〜１１ｄから出力さ
れるＤＥａ〜ＤＥｄ信号の中に、命令レジスタ８にサイ
クル待ちを指示するＮＯＰ命令が格納されていることを
示す信号が複数存在する場合は、最も先行する命令に対
応するデコード信号（最もＤＥａ信号側のデコード信
号）から順に上記した処理を行う。また、発行ステージ
の命令レジスタ９のｉｓａ〜ｉｓｄ部分に有効な短命令
が存在するか否かは、フリップフロップ１６ａ〜１６ｄ
が保持しているＶビットＶｉｓａ〜Ｖｉｓｄに基づいて
知ることができる。

【００６７】更に、組み合わせ回路１４は、デコーダ１
１ａ〜１１ｄから出力されるＤＥａ〜ＤＥｄ信号に基づ
いて命令レジスタ８にアドバンスオフを指示するＮＯＰ
命令が存在していると判断した場合、デコードステージ
の命令レジスタ８に格納されている短命令を、発行ステ
ージの命令レジスタ９に有効な短命令が存在しないこと
を条件にして命令レジスタ９に移行させた後、システム
ビジー信号がアクティブの間、命令レジスタ９に対して
ＩＳＨＬＤ信号を出力し、その内容を保持させる。そし
て、システムビジー信号がアクティブでなくなると、Ｉ
ＳＨＬＤ信号の出力を停止すると共に、命令実行部（図
示せず）に対してＩＳＳＵＥｄａ〜ＩＳＳＵＥｄｄ信号
を出力し、命令レジスタ９に格納されている短命令の実
行を指示する。

【００６８】尚、組み合わせ回路１４は、デコードステ
ージの命令レジスタ８のｄａ〜ｄｄ部分に存在する短命
令を発行ステージの命令レジスタ９のｉｓａ〜ｉｓｄ部
分に移行させる場合は、ＤＡＨＬＤ〜ＤＤＨＬＤ信号を
“０”にしてＶビット管理回路１５ａ〜１５ｄ中のフリ
ップフロップＦＦを全てリセット状態にしてそれらによ
って保持されているＶビットＶｄａ〜Ｖｄｄを有効な短
命令が存在しないことを示すものにすると共に、フリッ
プフロップ１６ａ〜１６ｄをセット状態にしてそれらに
よって保持されているＶビットＶｉｓａ〜Ｖｉｓｄを有
効な短命令が存在することを示すものにする。また、組
み合わせ回路１４から出力されるＤＨＬＤ信号は、ＤＡ
ＨＬＤ〜ＤＤＨＬＤ信号の論理和をとったものである。
また、システムビジー信号は、命令実行部で命令が行わ
れている時にアクティブにされるものである。また、ア
ドレスレジスタ４，ＩＣ有効ビット５に対する設定動作
を行うシステム制御部（図示せず）は、ＤＨＬＤ信号が
“０”になった時、即ち、デコードステージの命令レジ
スタ８に有効な短命令が全く存在しなくなった時に、ア
ドレスレジスタ４，ＩＣ有効ビット５に対する設定動作
を行うものである。

【００６９】図７は本実施例の動作説明図であり、以下
各図を参照して本実施例の動作について説明する。尚、
図７の例では、４つの短命令ＮＯＰ１（２サイクル待
ち），ＦＡＤ（浮動小数点加算命令），ＮＯＰ２（１サ
イクル待ち），ＦＤＶ（浮動少数点除算命令）から構成
される長命令が、タイミングｔ２に於いてデコードステ
ージの命令レジスタ８に落ちてきた場合の動作を示して
いる。

【００７０】先ず、タイミングｔ１に於いて、目的の長
命令を命令キャッシュ１からデコードステージの命令レ
ジスタ８に移行させるために、アドレスレジスタ４にア
ドレスを設定すると共に、ＩＣ有効ビット５をセットす
る。そして、命令キャッシュ１に目的とする長命令が存
在する場合は、アンドゲート７からＩＣヒット信号が出
力され、目的とする上記した４つの短命令がタイミング
ｔ２に於いてデコードステージの命令レジスタのｄａ〜
ｄｄ部分に移行する。

【００７１】アンドゲート７からＩＣヒット信号が出力
されると、タイミングｔ２に於いて、各Ｖビット管理回
路１５ａ〜１５ｄ内のフリップフロップＦＦがセットさ
れ、命令レジスタ８のｄａ〜ｄｄ部分に対応するＶビッ
トＶｄａ〜Ｖｄｄが有効な短命令が存在することを示す
ものになる。

【００７２】また、タイミングｔ２に於いて、デコード
ステージの命令レジスタ８のｄａ〜ｄｄ部分に上記した
４つの短命令が移行してくると、デコーダ１１ａ〜１１
ｄは、それをデコードし、ＤＥａ〜ＤＥｄ信号，ＮＯＰ
ａ〜ＮＯＰｄ信号，Ｓａ〜Ｓｄ信号を出力する。

【００７３】この時、組み合わせ回路１４は、デコーダ
１１ａから出力されるＤＥａ信号がＮＯＰ１命令である
ことを示しているので、ＤＡＨＬＤ〜ＤＤＨＬＤ信号の
内のＤＡＨＬＤ信号のみを“０”にすると共に、フリッ
プフロップ１６ａ〜１６ｄの内のフリップフロップ１６
ａのみをセット状態する。これにより、タイミングｔ３
に於いて、デコードステージの命令レジスタ８のｄａ部
分に存在していたＮＯＰ１命令（２サイクル待ち）が発
行ステージの命令レジスタ９のｉｓａ部分に移行し、発
行される（ＩＳＳＵＥｄａ信号が出力される）。

【００７４】また、ＮＯＰ１命令（２サイクル待ち）が
発行ステージに移行したタイミング（タイミングｔ３）
に於いて、組み合わせ回路１３は、セレクタ１７を制御
し、デコーダ１１ａから出力されるＳａ信号によって示
される待ちサイクル数（この場合は「２」）をＮＯＰ待
ちカウンタ１２にプリセットする。

【００７５】タイミングｔ４に於いては、ＮＯＰ待ちカ
ウンタ１２のカウント値が「１」となる。

【００７６】タイミングｔ５に於いては、タイミングｔ
４に於いて、ＮＯＰ待ちカウンタ１２のカウント値が
「１」であったことから、組み合わせ回路１４は、未だ
“１”となっているＤＢＨＬＤ〜ＤＤＨＬＤ信号を
“０”にすると共に、未だリセット状態になっているフ
リップフロップ１６ｂ〜１６ｄをセット状態にする。こ
れにより、デコードステージの命令レジスタ８のｄｂ〜
ｄｄ部分に存在していた短命令ＦＡＤ，ＮＯＰ２（１サ
イクル待ち），ＦＤＶが発行ステージの命令レジスタ９
に移行し、発行される（ＩＳＳＵＥｄｂ〜ＩＳＳＵＥｄ
ｄ信号が出力される）。また、ＮＯＰ２命令（１サイク
ル待ち）が発行ステージに移行したタイミング（タイミ
ングｔ５）に於いて、組み合わせ回路１３は、セレクタ
１７を制御し、デコーダ１１ｃから出力されるＳｃ信号
によって示される待ちサイクル数（この場合は「１」）
をＮＯＰ待ちカウンタ１２にプリセットする。

【００７７】次に、図８を参照して「ＦＡＤＳ８←Ｓ
５，Ｓ４」，「ＦＳＢＳ９←Ｓ８，Ｓ４」，「ＦＤＶ
Ｓ１０←Ｓ９，Ｓ４」といったオペランド依存関係を
持った命令列を実行する場合について説明する。

【００７８】タイミングｔ１に於いて、（１−ａ）〜
（１−ｄ）で示す４つの短命令ＦＡＤ，ＮＯＰ１（２サ
イクル待ち），ＦＳＢ，ＮＯＰ１（２サイクル待ち）が
命令キャッシュ１からデコードステージの命令レジスタ
８のｄａ〜ｄｄ部分に移行する。

【００７９】次のタイミングｔ２に於いて、（１−
ａ），（１−ｂ）で示す短命令ＦＡＤ，ＮＯＰ１が発行
ステージの命令レジスタ９のｉｓａ，ｉｓｂ部分に移行
する。（１−ｃ），（１−ｄ）で示す短命令ＦＳＢ，Ｎ
ＯＰ１は、（１−ｂ）のＮＯＰ１命令によってそれと同
時に発行ステージへ移行することが指示されていないの
で、デコードステージに止まる。また、（１−ｂ）のＮ
ＯＰ１命令が発行ステージへ移行するタイミングｔ２に
於いて、それによって指示されている待ちサイクル数
「２」がＮＯＰ待ちカウンタ１２にプリセットされる。

【００８０】タイミングｔ３に於いては、（１−ａ）の
短命令ＦＡＤが実行され、ＮＯＰ待ちカウンタ１２のカ
ウント値が「１」にされる。

【００８１】タイミングｔ４に於いては、（１−ｃ），
（１−ｄ）示す短命令ＦＳＢ，ＮＯＰ１が発行ステージ
の命令レジスタ９のｉｓｃ，ｉｓｄ部分に移行して発行
され、（１−ｄ）に示すＮＯＰ１命令が発行ステージへ
移行することからＮＯＰ待ちカウンタ１２に待ちサイク
ル数「２」がプリセットされる。また、タイミングｔ４
に於いては、（２−ａ）〜（２−ｄ）で示す４つの短命
令ＦＤＶ，ＳＵＢ，ＦＤＶ，ＦＡＤから構成される長命
令がデコードステージの命令レジスタ８のｄａ〜ｄｄ部
分に落ちてくる。これらの４つの短命令は、ＮＯＰ待ち
カウンタ１２のカウント値が「０」になったタイミング
ｔ６に於いて、発行ステージの命令レジスタ９に移行す
る。

【００８２】図９は、特開平４−２７５６０３号公報に
開示されているＮＯＰ命令（その実行回数が付加されて
いるＮＯＰ命令）を用いて「ＦＡＤＳ８←Ｓ５，Ｓ
４」，「ＦＳＢＳ９←Ｓ８，Ｓ４」，「ＦＤＶＳ１
０←Ｓ９，Ｓ４」といったオペランド依存関係を持った
命令列を実行した場合を示している。

【００８３】タイミングｔ１に於いて、（１−ａ）〜
（１−ｄ）で示す４つの短命令ＦＡＤ，ＮＯＰ命令（２
サイクル待ち），ＮＯＰ命令（２サイクル待ち），ＮＯ
Ｐ命令（２サイクル待ち）がデコードステージの命令レ
ジスタ８のｄａ〜ｄｄ部分に落ちてくる。

【００８４】次のタイミングｔ２に於いて、（１−ａ）
〜（１−ｄ）で示す４つの短命令が発行ステージの命令
レジスタ９のｉｓａ〜ｉｓｄ部分に移行すると共に、
（２−ａ）〜（２−ｄ）に示す４つの短命令ＦＳＢ，Ｎ
ＯＰ命令（２サイクル待ち），ＮＯＰ命令（２サイクル
待ち），ＮＯＰ命令（２サイクル待ち）がデコードステ
ージのｄａ〜ｄｄ部分に落ちてくる。また、タイミング
ｔ２に於いて、ＮＯＰ待ちカウンタ１２に待ちサイクル
数「２」がプリセットされる。

【００８５】タイミングｔ３に於いては、ＮＯＰ待ちカ
ウンタ１２のカウント値が「１」であるので、デコード
ステージのｄａ〜ｄｄ部分に存在する（２−ａ）〜（２
−ｄ）で示す４つの短命令の発行ステージへの移行は延
期される。

【００８６】タイミングｔ４に於いては、（２−ａ）〜
（２−ｄ）で示す４つの短命令が発行ステージのｄａ〜
ｄｄ部分に移行すると共に、（３−ａ）〜（３−ｄ）で
示す４つの短命令ＦＤＶ，ＳＵＢ，ＦＤＶ，ＦＡＤがデ
コードステージのｄａ〜ｄｄ部分に落ちてくる。また、
タイミングｔ４に於いては、ＮＯＰ待ちカウンタ１２に
待ちサイクル数「２」がプリセットされる。

【００８７】タイミングｔ５に於いては、ＮＯＰ待ちカ
ウンタ１２のカウント値が「１」であるので、デコード
ステージのｄａ〜ｄｄ部分に存在する（３−ａ）〜（３
−ｄ）で示す４つの短命令の発行ステージへの移行は延
期される。

【００８８】タイミングｔ６に於いては、ＮＯＰ待ちカ
ウンタ１２のカウント値が「０」となるので、デコード
ステージのｄａ〜ｄｄに存在する（３−ａ）〜（３−
ｄ）で示す４つの短命令が発行ステージのｉｓａ〜ｉｓ
ｄ部分に移行し、発行される。

【００８９】図８と図９から分かるように、同じ演算処
理を行う場合、本発明では２個のＮＯＰ命令の挿入で済
むのに対し、従来技術では６個のＮＯＰ命令が必要にな
る。

【００９０】

【発明の効果】以上説明したように、本発明は、デコー
ドステージに同時に移行してきた複数の短命令の中に、
それと同時に発行ステージへ移行させる短命令の指定と
発行ステージへの移行を延期させるサイクル数とを含む
ＮＯＰ命令が存在する場合、ＮＯＰ命令及びＮＯＰ命令
によってそれと同時に発行ステージへ移行させることが
指示されている短命令を発行ステージへ移行させた後、
指定されたサイクル数が経過するまで、デコードステー
ジに存在する未移行の短命令の発行ステージへの移行を
延期させる組み合わせ回路を備えているので、命令パイ
プラインのスケジューリングのために挿入しなければな
らないＮＯＰ命令の数を従来技術に比較して少なくする
ことができる。その結果、命令フェッチのためのデータ
パスを効率良く使用することができ、且つプログラムの
実行形式ファイルの容量を少なくすることができる。

【００９１】また、本発明は、デコードステージに同時
に移行してきた複数の短命令の中に、それらの短命令よ
り先行する全ての短命令が完結するまでそれらの発行を
延期させることを指示するアドバンスオフの指定を含む
ＮＯＰ命令が存在する場合、デコードステージに移行し
てきた複数の短命令を前記発行ステージに移行させた
後、システムビジー信号がアクティブでなくなるまでの
間、前記発行ステージに移行させた各短命令の発行を延
期させる構成を有する組み合わせ回路を備えているの
で、先行する短命令が完結するまでの時間が分からない
場合であっても、命令パイプライン内に乱れが生じない
ようにすることができる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の実施例で使用するＮＯＰ命令のフォー
マットを示した図である。

【図３】ＮＯＰ命令のフィールドＡの機能を説明するた
めの図である。

【図４】ＮＯＰ命令のフィールドＢの機能を説明するた
めの図である。

【図５】ＮＯＰ命令のフィールドＢの機能を説明するた
めの図である。

【図６】命令パイプライン制御部１０の構成例を示すブ
ロック図である。

【図７】本発明の実施例の動作を説明するタイムチャー
トである。

【図８】本実施例の効果を示すためのタイムチャートで
ある。

【図９】従来技術ではＮＯＰ命令数が多くなることを示
したタイムチャートである。

【符号の説明】

１…命令キャッシュ２…アドレスアレイ３…エントリ有効ビット４…アドレスレジスタ５…ＩＣ有効ビット６…比較器７…アンドゲート８…デコードステージの命令レジスタ９…発行ステージの命令レジスタ１０…命令パイプライン制御部１１ａ〜１１ｄ…デコーダ１２…ＮＯＰ待ちカウンタ１３…組み合わせ回路１４…組み合わせ回路１５ａ〜１５ｂ…Ｖビット管理回路１６ａ〜１６ｄ…フリップフロップ１７…セレクタ１８…減算器

Claims

(57)【特許請求の範囲】

【請求項１】ＶＬＩＷ方式を採用した情報処理装置に
於いて、デコードステージに同時に移行してきた複数の短命令を
解読し、該複数の短命令の中に、それと同時に発行ステ
ージへ移行させる短命令の指定と前記発行ステージへの
移行を延期させるサイクル数とを含むＮＯＰ命令が存在
する場合、該ＮＯＰ命令を示す情報と、該ＮＯＰ命令と
同時に前記発行ステージへ移行させる短命令を示す情報
と、前記発行ステージへの移行を延期させるサイクル数
とを出力するデコーダと、前記発行ステージに有効な命令が存在しなくなったタイ
ミングに於いて、前記デコーダから出力される情報によ
って示されるＮＯＰ命令と短命令とを前記発行ステージ
へ移行させ、前記デコーダから出力されるサイクル数が
経過したタイミングに於いて前記デコードステージに存
在する未移行の短命令を前記発行ステージへ移行させる
組み合わせ回路とを備えたことを特徴とする情報処理装
置。
【請求項２】前記デコーダは、前記デコードステージに同時に移行してきた複数の短命
令を解読し、該複数の短命令の中に、それらの短命令よ
り先行する全ての短命令が完結するまでそれらの発行を
延期させることを指示するアドバンスオフの指定を含む
ＮＯＰ命令が存在する場合、前記デコードステージにア
ドバンスオフの指定を含むＮＯＰ命令が存在することを
示す情報を出力する構成を有し、前記組み合わせ回路は、前記デコーダから前記デコードステージにアドバンスオ
フの指定を含むＮＯＰ命令が存在することを示す情報が
出力されている場合、前記発行ステージに有効な命令が
存在しなくなったタイミングに於いて前記デコードステ
ージに存在する複数の短命令を前記発行ステージに移行
させた後、システムビジー信号がアクティブでなくなる
までの間、前記発行ステージに移行させた各短命令の発
行を延期させる構成を備えたことを特徴とする請求項１
記載の情報処理装置。
【請求項３】発行ステージへの移行を延期させるサイ
クル数を含むＮＯＰ命令が前記発行ステージへ移行した
タイミングに於いて前記ＮＯＰ命令に含まれているサイ
クル数がプリセットされ、その後、１サイクル経過する
毎にサイクル数を−１するＮＯＰ待ちカウンタを備え、
且つ、前記組み合わせ回路は、前記ＮＯＰ待ちカウンタのカウ
ント値に基づいて、前記デコードステージに存在する未
移行の短命令の前記発行ステージへの移行延期を制御す
る構成を備えたことを特徴とする請求項１記載の情報処
理装置。