JPH0784009A - Tester for semiconductor integrated circuit - Google Patents
Tester for semiconductor integrated circuitInfo
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- JPH0784009A JPH0784009A JP5252231A JP25223193A JPH0784009A JP H0784009 A JPH0784009 A JP H0784009A JP 5252231 A JP5252231 A JP 5252231A JP 25223193 A JP25223193 A JP 25223193A JP H0784009 A JPH0784009 A JP H0784009A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の試験
装置に関し、特に多ピンデバイスのテストを容易に行う
ことができる半導体集積回路の試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit tester, and more particularly to a semiconductor integrated circuit tester capable of easily testing a multi-pin device.
【０００２】[0002]
【従来の技術】半導体集積回路の試験装置に関し、従来
例１として、デバイスインターフェースボード（ＤＩ
Ｂ）の構成について図面を用いて説明する。デバイスイ
ンターフェースボード（ＤＩＢ）は図４に示すようにテ
スタピンＬとデバイスピンＩ１〜Ｉ３、Ｏ１〜Ｏ３を接
続する際に、間に回路等を経由せず直接双方のピン（ｐ
ｉｎ）を接続していた。接続に関してはプローバーイン
ターフェースボード（ＰＩＢ）においても同様である。
また従来例２として、従来半導体集積回路内部で実現し
ていたバウンダリスキャンパス（ＢＳＰ）を図面を用い
て説明する。バウンダリスキャンパス（ＢＳＰ）は図５
に示すように、半導体集積回路の内部論理回路Ｎの周囲
に直列接続されたレジスタを含むテスト用回路Ｔ１〜Ｔ
８を設け、これらにテストデータ入力ピンＴＤＩを通じ
てシリアルにデータ入力し、その入力データをパラレル
にデバイスへ印加してテストし、パラレルに出力された
結果を入力と同様テストデータ出力ピンを通じシリアル
に取り出し半導体集積回路の試験を実現していた。
（例：日経エレクトロニクスＮｏ．４８８、ｐ３１４〜
ｐ３２０）2. Description of the Related Art Regarding a semiconductor integrated circuit tester, as a conventional example 1, a device interface board (DI
The configuration of B) will be described with reference to the drawings. As shown in FIG. 4, the device interface board (DIB) directly connects both the tester pin L and the device pins I1 to I3 and O1 to O3 without passing a circuit between them.
in) was connected. The same applies to the connection of the prober interface board (PIB).
In addition, as Conventional Example 2, a boundary scan campus (BSP) which has been conventionally realized inside a semiconductor integrated circuit will be described with reference to the drawings. Figure 5 of Boundary's Campus (BSP)
, Test circuits T1 to T including registers serially connected around the internal logic circuit N of the semiconductor integrated circuit.
8 are provided, data is serially input to these through the test data input pin TDI, the input data is applied in parallel to the device for testing, and the result output in parallel is taken out serially through the test data output pin as in the input. The test of the semiconductor integrated circuit was realized.
(Example: Nikkei Electronics No. 488, p314-
p320)
【０００３】[0003]
【発明が解決しようとする課題】上述した従来例１のデ
バイスインターフェースボード（ＤＩＢ）（プローバー
インターフェースボード（ＰＩＢ））におけるテスタピ
ンとデバイスピンの接続では、デバイスピン数と同じま
たはそれ以上のテスタピン数を所有するテスタでしかデ
バイスインターフェースボード（ＤＩＢ）を使用でき
ず、超テスタピン数のデバイスピンを持つ半導体集積回
路のテストは不可能であることが問題となっていた。ま
た、プローバーインターフェースボード（ＰＩＢ）にお
いても同様のことが問題となっていた。また従来例２の
バウンダリスキャンパス（ＢＳＰ）は半導体集積回路内
部で実現される機能であるが、歩留まり、チップ面積拡
大、コスト高の理由によりテストする全ての半導体集積
回路にバウンダリスキャンパス（ＢＳＰ）が装備されて
はおらず、このためバウンダリスキャンパス（ＢＳＰ）
を持たない半導体集積回路のテストには従来例１と同様
の問題があった。When connecting the tester pins to the device pins in the device interface board (DIB) (prober interface board (PIB)) of the conventional example 1 described above, the number of tester pins equal to or greater than the number of device pins is used. It has been a problem that the device interface board (DIB) can be used only by the owning tester, and it is impossible to test the semiconductor integrated circuit having the device pins having the number of ultra-tester pins. The same problem has been encountered in the prober interface board (PIB). Although the boundary scan campus (BSP) of the conventional example 2 is a function realized inside the semiconductor integrated circuit, the boundary scan campus (BSP) is applied to all the semiconductor integrated circuits to be tested due to the reasons of yield, expansion of chip area, and high cost. Is not equipped and for this reason the Boundary Campus (BSP)
The test of the semiconductor integrated circuit having no error has the same problem as the conventional example 1.
【０００４】[0004]
【課題を解決するための手段】本発明は、上記課題を解
決するためのもので、半導体集積回路の試験を行うテス
タと半導体集積回路を接続するデバイスインターフェー
スボード（ＤＩＢ）およびウェハ状態での試験に使用さ
れるプローバーインターフェースボード（ＰＩＢ）にお
いて、テスタピンからデバイスへの接続にスキャンパス
を介する半導体集積回路の試験装置である。SUMMARY OF THE INVENTION The present invention is to solve the above problems, and it is a tester for testing a semiconductor integrated circuit and a device interface board (DIB) for connecting the semiconductor integrated circuit and a test in a wafer state. In the prober interface board (PIB) used in the above, it is a semiconductor integrated circuit tester for connecting a tester pin to a device via a scan path.
【０００５】[0005]
【作用】本発明において、半導体集積回路とそれを試験
するテスタとの接続を行うデバイスインターフェースボ
ード（ＤＩＢ）、およびプローバーインターフェースボ
ード（ＰＩＢ）上において、半導体集積回路の各ピンに
対応する基本スイッチとフリップフロップの１組を構成
し、シフトレジスタモードと通常モードの切り替えによ
り試験を行うバウンダリスキャンパス（ＢＳＰ）を構成
することで、半導体集積回路のピン数に関わらずバウン
ダリスキャンパス（ＢＰＳ）構成に必要なピン数だけ
で、半導体集積回路内にバウンダリスキャンパス（ＢＰ
Ｓ）を作り込むことなしに、試験を行うことができるも
のである。In the present invention, the basic switch corresponding to each pin of the semiconductor integrated circuit is provided on the device interface board (DIB) for connecting the semiconductor integrated circuit and the tester for testing the semiconductor integrated circuit and the prober interface board (PIB). By configuring a set of flip-flops and configuring a boundary scan campus (BSP) that performs a test by switching between shift register mode and normal mode, a boundary scan campus (BPS) configuration is achieved regardless of the number of pins of the semiconductor integrated circuit. Boundary scan campus (BP)
The test can be performed without incorporating S).
【０００６】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１は本発明の第１の実施例を説明するた
めのデバイスインターフェースボード（ＤＩＢ）上で形
成する回路図例で、Ａ１〜Ａ６は基本スイッチ、Ｂはモ
ード入力、Ｊはクロック、Ｋはスキャン入力、Ｅはスキ
ャン出力、Ｃはフリップフロップのクロック入力、Ｄは
フリップフロップのデータ入力、Ｑはフリップフロップ
のデータ出力、Ｆ１〜Ｆ６はフリップフロップ、Ｇはソ
ケット、Ｉ１〜Ｉ３は入力ピン、およびＯ１〜Ｏ３は出
力ピンである。半導体集積回路のパッケージピンとソケ
ットＧ上の入力ピンＩ１〜Ｉ３、出力ピンＯ１〜Ｏ３が
接続されている。ソケットＧとテスタとの接続はモード
入力Ｂ、クロックＪ、スキャン入力Ｋ、スキャン出力Ｅ
で構成される。ソケットの各ピンには基本スイッチＡ１
〜Ａ６とフリップフロップＦ１〜Ｆ６がそれぞれ１組と
なって接続されている。Embodiments of the present invention will now be described with reference to the drawings. [Embodiment 1] FIG. 1 is an example of a circuit diagram formed on a device interface board (DIB) for explaining the first embodiment of the present invention. A1 to A6 are basic switches, B is a mode input, and J is a mode input. Clock, K is scan input, E is scan output, C is flip-flop clock input, D is flip-flop data input, Q is flip-flop data output, F1 to F6 are flip-flops, G is socket, I1 to I3 Is an input pin, and O1 to O3 are output pins. The package pins of the semiconductor integrated circuit are connected to the input pins I1 to I3 and the output pins O1 to O3 on the socket G. The connection between the socket G and the tester is mode input B, clock J, scan input K, scan output E.
Composed of. Basic switch A1 on each pin of socket
To A6 and flip-flops F1 to F6 are connected as a set.
【０００７】図２は、図１で用いられている基本スイッ
チの回路図で、ａはスキャン入力端子、ｂは検査結果入
力端子、ｈはスイッチ出力、およびｐはモード入力端子
である。モード入力Ｂを１とすると、フリップフロップ
Ｆ１〜Ｆ６はシフトレジスタを構成し、スキャン入力Ｋ
を通じてフリップフロップＦ１〜Ｆ６に任意の値を設定
することが可能である。またモード入力ＢをＯとする
と、基本スイッチＡ４〜Ａ６の出力はソケットＧの出力
ピンＯ１〜Ｏ３の出力となり、フリップフロップＦ４〜
Ｆ６に半導体集積回路の検査結果が保持される。FIG. 2 is a circuit diagram of the basic switch used in FIG. 1, in which a is a scan input terminal, b is a test result input terminal, h is a switch output, and p is a mode input terminal. When the mode input B is 1, the flip-flops F1 to F6 form a shift register, and the scan input K
It is possible to set an arbitrary value to the flip-flops F1 to F6 through. When the mode input B is O, the outputs of the basic switches A4 to A6 become the outputs of the output pins O1 to O3 of the socket G, and the flip-flops F4 to F4.
The inspection result of the semiconductor integrated circuit is held in F6.
【０００８】半導体集積回路の試験は次の手順で実施さ
れる。 （１）モード入力Ｂを１としてシフトレジスタモードに
する。 （２）試験に必要な初期状態を、スキャン入力Ｋを通じ
てフリップフロップＦ１〜Ｆ３に設定する。 （３）モード入力ＢをＯとしてシフトレジスタを解除
し、フリップフロップＦ１〜Ｆ３の設定を入力ピン（ｐ
ｉｎ）Ｉ１〜Ｉ３へ入力する。 （４）出力ピン（ｐｉｎ）より出力されたデータをフリ
ップフロップＦ４〜Ｆ６に保持した状態で、モード出力
Ｂを１としてシフトレジスタモードにする。 （５）次の試験入力をスキャン入力Ｋから入力するとと
もに、試験結果をスキャン出力Ｅから観測する。 （６）全ての試験入力について完了するまで、上記
（３）の手順から繰り返す。 以上述べたように、既知あるいは任意のスキャンパス構
成でバウンダリスキャンパス（ＢＳＰ）をデバイスイン
ターフェースボード（ＤＩＢ）上で実現することによ
り、超多ピン（ｐｉｎ）半導体集積回路の試験がバウン
ダリスキャンパス（ＢＳＰ）構成に必要なピン数だけで
実現可能となる。The semiconductor integrated circuit is tested in the following procedure. (1) Mode input B is set to 1 to enter the shift register mode. (2) The initial states required for the test are set in the flip-flops F1 to F3 through the scan input K. (3) The mode input B is set to O to release the shift register, and the flip-flops F1 to F3 are set to the input pin (p
in) Input to I1 to I3. (4) The mode output B is set to 1 in the shift register mode while the data output from the output pin (pin) is held in the flip-flops F4 to F6. (5) Input the next test input from the scan input K and observe the test result from the scan output E. (6) The procedure from (3) above is repeated until all test inputs are completed. As described above, by implementing the boundary scan campus (BSP) on the device interface board (DIB) with a known or arbitrary scan path configuration, the test of the super multi-pin (pin) semiconductor integrated circuit can be performed by the boundary scan campus (BSP). It can be realized with only the number of pins required for the BSP) configuration.
【０００９】［実施例２］図３は本発明の第２の実施例
を説明するためのプローバーインターフェースボード
（ＰＩＢ）上で形成する回路図例である。ウェハー上の
半導体集積回路とプローバーインターフェースボード
（ＰＩＢ）の接続は、半導体集積回路の端子にプローバ
ーインターフェースボード（ＰＩＢ）のプローブＨを接
触することで行われる。回路的には第１の実施例と同様
の構成・試験手順を適用することにより、超多半導体集
積回路のウェハー試験がバウンダリスキャンパス（ＢＳ
Ｐ）構成に必要なピン数だけで実現可能となる。[Second Embodiment] FIG. 3 is an example of a circuit diagram formed on a prober interface board (PIB) for explaining a second embodiment of the present invention. The connection between the semiconductor integrated circuit on the wafer and the prober interface board (PIB) is performed by bringing the probe H of the prober interface board (PIB) into contact with the terminal of the semiconductor integrated circuit. Circuit-wise, by applying the same configuration and test procedure as in the first embodiment, the wafer test of the ultra-multi semiconductor integrated circuit can be performed in the boundary scan (BS).
P) It can be realized with only the number of pins required for the configuration.
【００１０】[0010]
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路とそれを試験するテスタとの接続を行う
デバイスインターフェースボード（ＤＩＢ）、およびプ
ローバーインターフェースボード（ＰＩＢ）上におい
て、半導体集積回路の各ピン（ｐｉｎ）に対応する基本
スイッチとフリップフロップの１組を構成し、シフトレ
ジスタモードと通常モードの切り替えにより試験を行う
ＢＰＳを構成することで、半導体集積回路のピン数に関
わらずＢＰＳ構成に必要なピン数だけで半導体集積回路
内にバウンダリスキャンパス（ＢＳＰ）を作り込むこと
なしに、そして、歩留まり、チップ面積拡大、コスト高
の問題なしに、半導体集積回路の試験を実現できる効果
がある。As described above, according to the present invention,
One of a basic switch and a flip-flop corresponding to each pin (pin) of the semiconductor integrated circuit on the device interface board (DIB) and the prober interface board (PIB) for connecting the semiconductor integrated circuit to the tester for testing the semiconductor integrated circuit. By configuring a group and configuring a BPS that performs a test by switching between a shift register mode and a normal mode, regardless of the number of pins of the semiconductor integrated circuit, only the number of pins required for the BPS configuration allows the boundary scan campus in the semiconductor integrated circuit. There is an effect that a semiconductor integrated circuit test can be realized without manufacturing (BSP), and without problems of yield, expansion of chip area, and high cost.
【図１】本発明の第１の実施例を説明するための、デバ
イスインターフェースボード（ＤＩＢ）上で構成するテ
スト用回路の回路図である。FIG. 1 is a circuit diagram of a test circuit configured on a device interface board (DIB) for explaining a first embodiment of the present invention.
【図２】［図１］で用いられている基本スイッチの回路
図である。FIG. 2 is a circuit diagram of a basic switch used in FIG.
【図３】本発明の第２の実施例を説明するための、プロ
ーバーインターフェースボード（ＰＩＢ）上で構成する
テスト用回路の回路図である。FIG. 3 is a circuit diagram of a test circuit configured on a prober interface board (PIB) for explaining a second embodiment of the present invention.
【図４】従来のデバイスインターフェースボード（ＤＩ
Ｂ）上の接続を説明するための接続図である。FIG. 4 Conventional device interface board (DI
FIG. 9B is a connection diagram for explaining the above connection.
【図５】従来半導体集積回路内部で実現していたバウン
ダリスキャンパス（ＢＳＰ）を説明するためのテスト回
路構成図である。FIG. 5 is a test circuit configuration diagram for explaining a boundary scan campus (BSP) which is conventionally realized inside a semiconductor integrated circuit.
Ａ１〜Ａ６．基本スイッチ Ｂ．モード入力 Ｊ．クロック Ｋ．スキャン入力 Ｅ．スキャン出力 Ｃ．フリップフロップのクロック入力 Ｄ．フリップフロップのデータ入力 Ｑ．フリップフロップのデータ出力 Ｆ１〜Ｆ６．フリップフロップ Ｇ．ソケット Ｉ１〜Ｉ４．入力ピン Ｏ１〜Ｏ４．出力ピン Ｈ．プローブ Ｌ．テスタピン（ｐｉｎ） ＴＤＩ．テストデータ入力ピン ＴＤＯ．テストデータ出力ピン Ｎ．内部論理回路 Ｐ．パッケージ Ｔ１〜Ｔ８．テスト用回路 ａ．スキャン入力端子 ｂ．検査結果入力端子 ｈ．スイッチ出力 ｐ．モード入力端子 A1 to A6. Basic switch B. Mode input J. Clock K. Scan input E. Scan output C. Flip-flop clock input D. Data input of flip-flop Q. Data output of flip-flops F1 to F6. Flip-flop G. Sockets I1 to I4. Input pins O1 to O4. Output pin H. Probe L. Testapin (pin) TDI. Test data input pin TDO. Test data output pin N. Internal logic circuit P.P. Package T1 to T8. Test circuit a. Scan input terminal b. Inspection result input terminal h. Switch output p. Mode input terminal
Claims (2)
導体集積回路を接続するデバイスインターフェースボー
ドおよびウェハ状態での試験に使用されるプローバーイ
ンターフェースボードにおいて、テスタピンからデバイ
スへの接続をスキャンパスを介して行うことを特徴とす
る半導体集積回路の試験装置。1. A tester for testing a semiconductor integrated circuit, a device interface board for connecting the semiconductor integrated circuit, and a prober interface board used for testing in a wafer state, in which a tester pin is connected to a device via a scan path. A semiconductor integrated circuit tester characterized by performing.
ーインターフェースボードの接続は、半導体集積回路の
端子にプローバーインターフェースボードのプローブを
接触することで行うことを特徴とする請求項１に記載の
半導体集積回路の試験装置。2. The semiconductor integrated circuit according to claim 1, wherein the connection between the semiconductor integrated circuit on the wafer and the prober interface board is performed by bringing a probe of the prober interface board into contact with a terminal of the semiconductor integrated circuit. Test equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252231A JPH0784009A (en) | 1993-09-14 | 1993-09-14 | Tester for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252231A JPH0784009A (en) | 1993-09-14 | 1993-09-14 | Tester for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784009A true JPH0784009A (en) | 1995-03-31 |
Family
ID=17234346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252231A Pending JPH0784009A (en) | 1993-09-14 | 1993-09-14 | Tester for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784009A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573703B1 (en) | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7230446B2 (en) | 2003-10-17 | 2007-06-12 | Nec Electronics Corporation | Semiconductor logic circuit device having pull-up/pull-down circuit for input buffer pad and wafer-probing testing method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349248A (en) * | 1989-07-17 | 1991-03-04 | Nec Corp | Lsi socket |
| JPH03257385A (en) * | 1990-03-08 | 1991-11-15 | Fujitsu Ltd | Adapter for test |
-
1993
- 1993-09-14 JP JP5252231A patent/JPH0784009A/en active Pending
Patent Citations (2)
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