JPH0779418A - 画像信号変換装置 - Google Patents
画像信号変換装置Info
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Abstract
アップコンバートを実現する。 【構成】 入力端子41から入力されたSD信号d0,
d1,d2は、ブロック化回路42に供給されブロック
単位のデータをSD画像中から取り出し、ADRC回路
43と予測演算回路45に供給する。ADRC回路43
では、ブロック単位のデータを再量子化し、クラスコー
ド発生回路44に信号を供給する。供給された信号から
クラスコードを発生し、予測係数メモリ5からそのクラ
スの予測係数が読み出され、予測演算回路45では、ブ
ロック化回路45から供給されたブロック単位のデータ
と予測係数から予測式に従った演算を行ない推定HDデ
ータを出力端子46から出力する。
Description
う場合、入力された標準解像度(以下、SDと称する)
信号から高解像度(以下、HDと称する)信号へ、アッ
プコンバートする信号変換装置に関する。
なう信号変換装置の一例のブロック図を示す。入力端子
60から入力されたSD信号は、水平補間フィルタ61
により水平方向の画素数が2倍とされ、垂直補間フィル
タ62により垂直方向のライン数が2倍とされ、出力端
子63からHD信号として出力される。即ち、画像のア
ップコンバージョンがフィルタを用いて行われている。
す。入力端子64から供給された信号に乗算器により、
フィルタ係数αn ,αn-1 ,‥‥α0 を掛け、単位遅延
量Tのレジスタにより、順次遅延すると共に加算し、補
間出力が出力端子65から出力される。水平補間フィル
タ61では、この単位遅延量Tがサンプル周期に選ばれ
ており、垂直補間フィルタ62では、これがライン周期
に選ばれている。
変換装置において、SD信号からHD信号へフィルタを
用いてアップコンバートする場合、出力される信号は単
に補間された信号に過ぎず、解像度は入力されたSD信
号と何ら変わらない。とくに、インタレースされた画像
については同一フィールド内でのライン間隔が離れてい
るので精度の高い変換は困難である。
装置では、信号変換を行なう画像が動き画像の場合、フ
ィールド内処理を施し、また、信号変換を行なう画像が
静止画像の場合、フィールド間処理を施していた。すな
わち、信号変換を行なう画像が動きまたは、静止の画像
によって夫々処理の方法を切り替えていた。よって、動
き検出回路が別に必要となり、また、動き検出が正確で
ないと、画質の劣化が起こりやすい。
のではなく、時間方向情報を利用する空間処理による変
換を行なうため、既知の複数フィールドのHD信号から
学習を行なうことによって、動きが存在する時でも、精
度の高い変換を可能とする画像信号変換装置を提供する
ことにある。
高解像度の画像信号に変換する画像信号変換装置におい
て、標準解像度の入力画像信号のレベルの三次元分布の
形状に応じてクラス分割を行なう手段と、クラス分割さ
れたクラス毎に予め学習により獲得された予測係数値を
格納した記憶手段と、記憶手段と結合され、予測係数値
を含む予測式に基づいた演算から最適な推定値を出力
し、推定値を含むことによって、入力画像信号よりも高
い解像度の画像信号を出力する手段を備えてなる画像信
号変換装置。
対応するHD信号を決定するので、実際の画像の性質に
基づいたアップコンバートができる。また、SD信号の
三次元のレベル分布に応じて適応的にクラスを選択する
ため、画像の局所的性質に追従したアップコンバートが
可能となる。従って、フィルタによる補間と比較して、
より解像度の高い画質のHD信号が得られる。また、動
き画像に関して、良好な信号変換が可能である。
明する。図1はこの発明の一実施例の学習時の構成を示
すブロック図である。1は入力端子で、標準的なHD信
号の静止画像を多数枚入力され、垂直間引きフィルタ2
と学習部4へ供給する。HD画像が入力端子1から供給
された垂直間引きフィルタ2は、HD画像を垂直方向に
1/2に間引きし、垂直間引きフィルタ2と接続されて
いる水平間引きフィルタ3で水平方向に1/2に間引き
を行ない、SD信号と同等の画素の静止画像を学習部4
に供給する。予測係数メモリ5は、学習部4で作成され
たクラスコードと係数w1〜wnを記憶する。
は通常の周波数制限フィルタを含む1/2間引き回路を
使用できるが、図2に示すように、垂直間引きには1/
8,4/8,3/8といったような非対称係数をフィー
ルド毎に逆順で用いてSD信号のインタレース構造を保
存しなければならない。すなわち、単にHD画像の2ラ
インを合成してSD画像の1ラインを形成すると、nフ
ィールドのラインと(n+1)フィールドのラインとの
間隔が不均一となり、インタレース構造でなくなるから
である。
理の構成とした時のその動作を示すフローチャートを示
す。ステップ11から学習部の制御が開始され、ステッ
プ12の対応データブロック化では、HD信号とSD信
号が供給され、後述するような配列関係にあるHD画素
およびSD画素を取り出す処理を行なう。ステップ13
のデータ終了では、入力された全データ例えば1フレー
ムのデータの処理が終了していれば、ステップ16の予
測係数決定へ、終了していなければ、ステップ14のク
ラス決定へ制御が移る。
の信号パターンからクラスを決める。この制御では、ビ
ット数削減のため後述のような適応型ダイナッミクレン
ジ符号化(以下、ADRCと称する)を用いることがで
きる。ステップ15の正規方程式加算では、後述する式
7、式8および式9の方程式を作成する。
処理が終了後、制御がステップ16に移り、ステップ1
6の予測係数決定では、後述する式9を行列解法を用い
て解いて、予測係数を決める。ステップ17の予測係数
ストアで、予測係数をメモリにストアし、ステップ18
で学習部の制御が終了する。
個のSD画素を使用する。補間を対象としての1個のH
D画素の位置に応じて12個のSD画素のパターンは、
4種類存在しうる。この4種類をモード1〜モード4と
称することにする。各モードにおける画素の配列を図
4、図5、図6および図7に夫々示す。丸印が補間対象
のHD画素、四角印がHD画像を上述のように間引きす
ることで生成されたSD画素を夫々表す。
いて、12個のSD画素からHD画素への変換式の学習
とその予測式を用いた信号変換について述べる。なお、
図中のHD画素は、この発明の予測式に基づいたSD画
素12個からの演算により獲得できたものとする。ま
た、ハードを簡単化するため、図5、および図7につい
ては(n−1)フィールドおよび(n+1)フィールド
の一部のSD画素を1/2平均してnフィールドにSD
画素を獲得している(点線四角印)。図4、図5、図6
および図7は学習および予測時のSD画素およびHD画
素の空間的対応関係を表し、必要な複数のSD画素と補
間の対象となる1個のHD画素のみを示す。
ールドの6個のSD画素と、(n−1)フィールドおよ
び(n+1)フィールドの夫々3個のSD画素、合計1
2個のSD画素からHD画素を生成する。このモード1
は、図2の垂直間引きの図を用いると、1/8の係数が
乗じられるラインのHD画素を補間するものである。
ィールドと(n+1)フィールドの同一位置のラインに
含まれるSD画素同士を平均化してnフィールド中に必
要とする3個のSD画素を補間する。そして、その補間
したSD画素を含むnフィールドの6個のSD画素と、
(n−1)フィールドおよび(n+1)フィールドで平
均に使用したSD画素を除いた夫々3個のSD画素、合
計12個のSD画素からHD画素を獲得する。これは、
図2の垂直間引きの図を用いると、4/8の係数が乗じ
られるラインのHD画素を補間するものである。
の6個のSD画素と、(n−1)フィールドの4個のS
D画素と、(n+1)フィールドの2個のSD画素、合
計12個のSD画素からHD画素を生成する。これは、
図2の垂直間引きの図を用いると、1/8の係数が乗じ
られるラインのHD画素の水平方向にHD画素を補間す
るものである。
ィールドと(n+1)フィールドのSD画素を平均化し
てnフィールド中に必要とする4個(2ラインで夫々2
個)のSD画素を補間する。そして、その補間したSD
画素を含むnフィールドの8個のSD画素と、(n−
1)フィールドおよび(n+1)フィールドで平均化に
使用したSD画素を除いた夫々2個のSD画素、合計1
2個のSD画素からHD画素を獲得する。これは、図2
の垂直間引きの図を用いると、4/8の係数が乗じられ
るラインのHD画素の水平方向にHD画素を補間するも
のである。
垂直方向にHD画素を獲得する。また、モード2および
モード4では、モード1およびモード3のHD画素に対
して、図中のSD画素のサンプリング間隔の1/2の位
置にHD画素ライン上にHD画素を生成している。すな
わち、HD画素ライン上で、SD画素の2倍のHD画素
を生成すための処理である。
〜モード4の各モードの夫々の予測係数が決定される。
次にクラス分割について説明すると、クラス分割でもっ
とも簡便な方法は、ブロック内の学習データのビット系
列をそのままクラス番号とする方法である。しかし、こ
の方法では膨大な容量のメモリが必要となる。
るクラス分割にADRCを使用している。本来ADRC
は、VTR向け高能率符号化用に開発された適応的再量
子化法であり、信号レベルの局所的なパターンを短い語
長で効率的に表現できる。SD画素ブロックを用いる場
合、SD画素のレベルを夫々、x1〜xnとする。ま
た、x1〜xnのデータに対してpビットADRCを行
った結果の再量子化データを夫々、q1〜qnとし、そ
のダイナッミクレンジをDR、最大値をMAX、最小値
をMINとする。このとき、このブロックのクラスは、
式1で定義される。
DRCを説明する。ADRC符号化回路43の一例を図
8に示す。図8において、入力端子21からのブロック
の順序に変換されたデータに関して、検出回路22がブ
ロック毎に最大値MAX、最小値MINを検出する。減
算回路23に対してMAXおよびMINが供給され、そ
の出力にダイナミックレンジDRが発生する。入力デー
タおよびMINが減算回路24に供給され、減算回路2
4から最小値が除去されることで、正規化された画素デ
ータが発生する。
供給され、正規化された画素データがダイナミックレン
ジDRで割算され、割算回路25の出力データが比較回
路26に供給される。比較回路26では、中央画素以外
の8個の画素の割算出力が0.5 を基準として、より大き
いか、より小さいかが判断される。この結果に応じて、
`0' または`1' のデータDTが発生する。この比較出力
DTが出力端子27に取り出される。
するための係数を求める処理をより詳細に説明する。一
般的にSD画素レベルをx1〜xnとし、HD画素レベ
ルをyとしたとき、クラス毎に係数w1〜wnによるn
タップの線形推定式 y´=w1x1+w2x2+‥‥+wnxn (2) を設定する。学習前はwiが未定係数である。
DデータおよびSDデータに対して行なう。データ数が
mの場合、式2に従って、 yj ´=w1xj 1+w2xj 2+‥‥+wnxj n (3) (但し、j=1,2,‥‥m)
らないので、誤差ベクトルEの要素を ej =yj −(w1xj 1+w2xj 2+‥‥+wnxj n) (4) (但し、j=1,2,‥‥m) と定義して、次の式5を最小にする係数を求める。
こで式4のwiによる偏微分係数を求める。
いから、
呼ばれている。この方程式を掃き出し法等の一般的な行
列解法を用いて、wiについて解けば予測係数wiが求
まり、クラスコードをアドレスとして、この予測係数w
iをメモリに格納しておく。
D信号を用いて予測係数wiを獲得することができ、こ
れをメモリに格納しておく。次に、SD信号をHD信号
へ変換、即ち、アップコンバートする場合、任意の入力
SD画像に対して出力HD画像を生成することができ
る。このための構成を図9のブロック図に示す。
SD画像が信号d0として供給され、d0はフィールド
メモリ32とアップコンバート回路34a〜34dに夫
々供給される。d0を供給されたフィールドメモリ32
からnフィールドのSD画像が信号d1として出力さ
れ、この信号d1がフィールドメモリ33とアップコン
バート回路34a〜34dに夫々供給される。d1を供
給されたフィールドメモリ33から(n−1)フィール
ドのSD画像が信号d2として出力され、アップコンバ
ート回路34a〜34dに夫々供給される。
給されたSD画像の信号d0,d1,d2はHD画像へ
アップコンバートされて出力される。これらアップコン
バート回路34a〜34dは、上述したモード1〜モー
ド4の各モードの信号変換を受け持っている。セレクタ
35は入力端子37からのセレクト信号で制御される。
HD画素の位置に対応するモード1〜モード4のどのH
D画像かを調べ正確にアップコンバートされている識別
信号であり、このモードの識別と対応して選択されたア
ップコンバート回路の出力を出力端子36から出力す
る。
4dは、記憶されている予測係数を除くと互いに同一の
構成であり、その一例を図10に示す。入力端子41か
ら入力されたSD画像の信号d0,d1,d2、すなわ
ち、(n−1)フィールド、nフィールド、(n+1)
フィールドをブロック化回路42に夫々供給する。ブロ
ック化回路42は変換を行なう単位のブロックのデータ
を画像中から取り出し、ラスター走査の順序を図2に示
したようなブロックの順序のデータへ変換する。このブ
ロック化回路42の出力データはADRC回路43と予
測演算回路45に供給される。ADRC回路43では、
供給されたブロック単位のデータを例えば1ビットAD
RC符号化が行なわれ、式1に従って、クラスが決定さ
れる。
たクラスに対応するクラスコードを発生し、このクラス
コードが予測係数メモリ5に対してアドレスとして供給
される。メモリ5からそのクラスの予測係数が読み出さ
れ、予測演算回路45では、ブロック化回路42から供
給されたブロック単位のデータと決定された予測係数w
1〜wnから予測式 y´=w1x1+w2x2+‥‥+wnxn (10) に従った演算により推定HDデータy´を出力端子46
から出力する。
の処理のフローチャートである。ステップ51からアッ
プコンバートの制御が開始され、ステップ52のデータ
ブロック化では、SD信号が供給され、SD画素を処理
ブロック単位に取り出す処理を行なう。ステップ53の
データ終了では、入力された全データの処理が終了して
いれば、ステップ57の終了へ、終了していなければ、
ステップ54のクラス決定へ制御が移る。
の信号パターンからクラスを決定する。この制御では、
学習時と同様にビット数削減のため1ビットADRCを
用いることが好ましい。ステップ55の予測係数リスト
アでは、クラスコードに対応する予測係数をメモリから
リストアする。ステップ56の予測演算では、式10の
予測式演算を行ない、HD画素の予測データを出力す
る。この一連の制御が全データに対し繰り返され、全デ
ータが終了すればステップ53のデータ終了からステッ
プ57の終了に制御が移り、アップコンバートの処理が
終了する。
43を設けることとしたが、ADRC回路43の代わり
に例えば、DCT(Discrete Cosine Transform )、V
Q(ベクトル量子化)、あるいはDPCM(予測符号
化)回路を設ける等のように、データ圧縮を行なえるこ
とができる手段であれば何を設けるかは適宜選択可能で
ある。
次元(時空間)分布に応じてクラス分割を行ない、クラ
ス毎に予め学習により獲得された予測式に基づいた信号
変換を行なうことにより、時間方向の情報も有効に利用
できるようになり、動き画像に対してより精度の高い変
換画像信号を出力することができる。
ら、とくにインタレース信号の変換時に効果がある。
係数を獲得するための構成の一例のブロック図である。
素の説明に用いる略線図の一例である。
係数を獲得するための構成の一例のフローチャートであ
る。
素の説明に用いる略線図の一例である。
素の説明に用いる略線図の一例である。
素の説明に用いる略線図の一例である。
素の説明に用いる略線図の一例である。
る。
いるブロック図の一例である。
のブロック図である。
る。
ートする説明に用いるブロック図である。
タの一例のブロック図である。
Claims (3)
- 【請求項1】 標準解像度の画像信号を高解像度の画像
信号に変換する画像信号変換装置において、 上記標準解像度の入力画像信号のレベルの三次元分布の
形状に応じてクラス分割を行なう手段と、 上記クラス分割されたクラス毎に予め学習により獲得さ
れた予測係数値を格納した記憶手段と、 上記記憶手段と結合され、上記予測係数値を含む予測式
に基づいた演算から最適な推定値を出力し、上記推定値
を含むことによって、上記入力画像信号よりも高い解像
度の画像信号を出力する手段を備えてなる画像信号変換
装置。 - 【請求項2】 請求項1記載の画像信号変換装置におい
て、 上記クラス分割として、メモリ容量の節約のために適応
型ダイナミックレンジ符号化を用いるようにした画像信
号変換装置。 - 【請求項3】 請求項1記載の画像信号変換装置におい
て、 高解像度信号の近接する複数の画素に上記標準解像度の
画像信号および高解像度の画像信号がインタレース走査
の信号であることを特徴とする画像信号変換装置。
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