JPH0778490A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0778490A JPH0778490A JP24882593A JP24882593A JPH0778490A JP H0778490 A JPH0778490 A JP H0778490A JP 24882593 A JP24882593 A JP 24882593A JP 24882593 A JP24882593 A JP 24882593A JP H0778490 A JPH0778490 A JP H0778490A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
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Abstract
(57)【要約】
【目的】 差動増幅器の動作の高速化を実現する。
【構成】 プルアップ用トランジスタＱ4 のゲートには
差動増幅器１の出力節点ＳO が接続されているので、前
回の差動増幅器１の出力電圧ＶSOが高レベルであった場
合、プルアップ用トランジスタＱ3 ，Ｑ4 はいずれも導
通状態となり、基準電圧ＶR は高レベルの電圧ＶRHで平
衡する。前回の差動増幅器１の出力電圧ＶSOが低レベル
であった場合、プルアップ用トランジスタＱ3 は導通状
態となり、プルアップ用トランジスタＱ4 は非導通状態
となるので、基準電圧ＶR は低レベルの電圧ＶRLで平衡
する。
差動増幅器１の出力節点ＳO が接続されているので、前
回の差動増幅器１の出力電圧ＶSOが高レベルであった場
合、プルアップ用トランジスタＱ3 ，Ｑ4 はいずれも導
通状態となり、基準電圧ＶR は高レベルの電圧ＶRHで平
衡する。前回の差動増幅器１の出力電圧ＶSOが低レベル
であった場合、プルアップ用トランジスタＱ3 は導通状
態となり、プルアップ用トランジスタＱ4 は非導通状態
となるので、基準電圧ＶR は低レベルの電圧ＶRLで平衡
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＦＥＴ（電界効果型トランジスタ）を主な構成要素とす
る半導体装置における読出し動作の高速化及び安定化に
関する。
ＦＥＴ（電界効果型トランジスタ）を主な構成要素とす
る半導体装置における読出し動作の高速化及び安定化に
関する。
【０００２】
【従来の技術】従来、この種の半導体装置においては、
記憶素子がマトリクス状に複数個配置されており、記憶
素子各々のゲートがワード線に、ドレインがデジット線
に、ソースが接地に夫々接続されている。
記憶素子がマトリクス状に複数個配置されており、記憶
素子各々のゲートがワード線に、ドレインがデジット線
に、ソースが接地に夫々接続されている。
【０００３】上記の半導体装置ではアドレス情報を入力
することで、当該アドレス情報で有効となった１本のワ
ード線及び１本のデジット線によって記憶素子の中の１
個が選択される。
することで、当該アドレス情報で有効となった１本のワ
ード線及び１本のデジット線によって記憶素子の中の１
個が選択される。
【０００４】尚、記憶素子にはデータ書込み時に、高レ
ベルまたは低レベルの閾値電圧が選択的に割当てられて
いる。すなわち、読出し時の選択ワード線の電圧をＶG
、低レベルの閾値電圧をＶTL、高レベルの閾値電圧を
ＶTHとすると、これらは、 ＶTL＝２Ｖ＜ＶG ＝５Ｖ＜ＶTH＝７Ｖ に設定される。
ベルまたは低レベルの閾値電圧が選択的に割当てられて
いる。すなわち、読出し時の選択ワード線の電圧をＶG
、低レベルの閾値電圧をＶTL、高レベルの閾値電圧を
ＶTHとすると、これらは、 ＶTL＝２Ｖ＜ＶG ＝５Ｖ＜ＶTH＝７Ｖ に設定される。
【０００５】上記の記憶素子の読出し回路としては、図
８に示すように、記憶素子Ｍ1 のプルアップ用トランジ
スタＱ1 と、基準電圧を生成するためのプルアップ用ト
ランジスタＱ6 及びプルダウン用トランジスタＱ5 と、
入力端子Ｓ1 ，Ｓ2 に印加される電圧の差分を増幅して
出力する差動増幅器１とから構成されるものがある。こ
の回路において、記憶素子Ｍ1 は選択ワード線Ｗ1 及び
選択デジット線Ｄ1 によって選択されるようになってい
る。
８に示すように、記憶素子Ｍ1 のプルアップ用トランジ
スタＱ1 と、基準電圧を生成するためのプルアップ用ト
ランジスタＱ6 及びプルダウン用トランジスタＱ5 と、
入力端子Ｓ1 ，Ｓ2 に印加される電圧の差分を増幅して
出力する差動増幅器１とから構成されるものがある。こ
の回路において、記憶素子Ｍ1 は選択ワード線Ｗ1 及び
選択デジット線Ｄ1 によって選択されるようになってい
る。
【０００６】ここで、記憶素子Ｍ1 の閾値電圧ＶM がＶ
G ＜ＶM であれば、記憶素子Ｍ1 は非導通状態となり、
選択デジット線Ｄ1 は導通状態であるプルアップ用トラ
ンジスタＱ1 によって高レベル電圧ＶH で平衡する。こ
の状態にある記憶素子Ｍ1 をオフビット（ＯＦＦ ｂｉ
ｔ）という。
G ＜ＶM であれば、記憶素子Ｍ1 は非導通状態となり、
選択デジット線Ｄ1 は導通状態であるプルアップ用トラ
ンジスタＱ1 によって高レベル電圧ＶH で平衡する。こ
の状態にある記憶素子Ｍ1 をオフビット（ＯＦＦ ｂｉ
ｔ）という。
【０００７】一方、記憶素子Ｍ1 の閾値電圧ＶM がＶM
＜ＶG であれば、記憶素子Ｍ1 は導通状態となり、選択
デジット線Ｄ1 は上記の高レベル電圧ＶH に比べて低い
電圧の低レベル電圧ＶL で平衡する。この状態にある記
憶素子Ｍ1 をオンビット（ＯＮ ｂｉｔ）という。
＜ＶG であれば、記憶素子Ｍ1 は導通状態となり、選択
デジット線Ｄ1 は上記の高レベル電圧ＶH に比べて低い
電圧の低レベル電圧ＶL で平衡する。この状態にある記
憶素子Ｍ1 をオンビット（ＯＮ ｂｉｔ）という。
【０００８】つまり、選択された記憶素子Ｍ1 がオフビ
ットである場合と、オンビットである場合とで選択デジ
ット線Ｄ1 の電圧が異なる。ただし、高レベル電圧ＶH
と低レベル電圧ＶL との差は１Ｖ程度と小さいので、こ
れを高速にＣＭＯＳレベルの振幅、例えば５Ｖの振幅に
増幅するためには差動増幅器１を用いるのが一般的であ
る。
ットである場合と、オンビットである場合とで選択デジ
ット線Ｄ1 の電圧が異なる。ただし、高レベル電圧ＶH
と低レベル電圧ＶL との差は１Ｖ程度と小さいので、こ
れを高速にＣＭＯＳレベルの振幅、例えば５Ｖの振幅に
増幅するためには差動増幅器１を用いるのが一般的であ
る。
【０００９】差動増幅器１の一方の入力端子Ｓ1 には選
択デジット線Ｄ1 が接続されており、他方の入力端子Ｓ
2 に印加される電圧は基準電圧ＶR として用いられる。
ここで、基準電圧ＶR は予め高レベル電圧ＶH と低レベ
ル電圧ＶL との中間電圧に設定されており、ＶL ＜ＶR
＜ＶH と表現することができる。
択デジット線Ｄ1 が接続されており、他方の入力端子Ｓ
2 に印加される電圧は基準電圧ＶR として用いられる。
ここで、基準電圧ＶR は予め高レベル電圧ＶH と低レベ
ル電圧ＶL との中間電圧に設定されており、ＶL ＜ＶR
＜ＶH と表現することができる。
【００１０】今、選択デジット線Ｄ1 の電圧ＶS1がＶS1
＜ＶR であれば、差動増幅器１の出力電圧ＶSOは接地レ
ベル（０Ｖ）となる。また、選択デジット線Ｄ1 の電圧
ＶS1がＶR ＜ＶS1であれば、差動増幅器１の出力電圧Ｖ
SOはＶccレベル（５Ｖ）となる。
＜ＶR であれば、差動増幅器１の出力電圧ＶSOは接地レ
ベル（０Ｖ）となる。また、選択デジット線Ｄ1 の電圧
ＶS1がＶR ＜ＶS1であれば、差動増幅器１の出力電圧Ｖ
SOはＶccレベル（５Ｖ）となる。
【００１１】上記の高レベル電圧ＶH と低レベル電圧Ｖ
L と基準電圧ＶR との設定方法を、図９に示すプルアッ
プ用トランジスタＱ1 及び記憶素子Ｍ1 の電流−電圧特
性と図１０に示す出力節点ＳO の電圧−時間特性とを用
いて具体的に説明する。
L と基準電圧ＶR との設定方法を、図９に示すプルアッ
プ用トランジスタＱ1 及び記憶素子Ｍ1 の電流−電圧特
性と図１０に示す出力節点ＳO の電圧−時間特性とを用
いて具体的に説明する。
【００１２】まず、プルアップ用トランジスタＱ1 をＮ
型エンハンスメントトランジスタとし、そのゲートとド
レインとを電源Ｖccに共通に接続すると、プルアップ用
トランジスタＱ1 の電流−電圧特性はＩ1 で示すものと
なる（図９参照）。
型エンハンスメントトランジスタとし、そのゲートとド
レインとを電源Ｖccに共通に接続すると、プルアップ用
トランジスタＱ1 の電流−電圧特性はＩ1 で示すものと
なる（図９参照）。
【００１３】一方、記憶素子Ｍ1 をＮ型エンハンスメン
トトランジスタとし、そのゲートに選択ワード線Ｗ1 の
電圧ＶG が印加されたとすると、オンビットの場合の記
憶素子Ｍ1 の電流−電圧特性はＩM1で示すものとなる
（図９参照）。
トトランジスタとし、そのゲートに選択ワード線Ｗ1 の
電圧ＶG が印加されたとすると、オンビットの場合の記
憶素子Ｍ1 の電流−電圧特性はＩM1で示すものとなる
（図９参照）。
【００１４】記憶素子Ｍ1 がオフビットである場合に
は、記憶素子Ｍ1 に電流が流れない。よって、これらプ
ルアップ用トランジスタＱ1 の電流−電圧特性Ｉ1 及び
記憶素子Ｍ1 の電流−電圧特性ＩM1から高レベル電圧Ｖ
H 及び低レベル電圧ＶL の具体的な数値が算出される。
は、記憶素子Ｍ1 に電流が流れない。よって、これらプ
ルアップ用トランジスタＱ1 の電流−電圧特性Ｉ1 及び
記憶素子Ｍ1 の電流−電圧特性ＩM1から高レベル電圧Ｖ
H 及び低レベル電圧ＶL の具体的な数値が算出される。
【００１５】つまり、プルアップ用トランジスタＱ1 の
電流−電圧特性Ｉ1 と記憶素子Ｍ1の電流−電圧特性ＩM
1との交点から低レベル電圧ＶL が算出される。また、
電流が流れないときのプルアップ用トランジスタＱ1 の
電流−電圧特性Ｉ1 から高レベル電圧ＶH が算出される
（図９参照）。
電流−電圧特性Ｉ1 と記憶素子Ｍ1の電流−電圧特性ＩM
1との交点から低レベル電圧ＶL が算出される。また、
電流が流れないときのプルアップ用トランジスタＱ1 の
電流−電圧特性Ｉ1 から高レベル電圧ＶH が算出される
（図９参照）。
【００１６】ここで、高レベル電圧ＶH は、 ＶH ＝Ｖcc−ＶTN で表される。この場合、ＶTNはＮ型トランジスタの閾値
である。
である。
【００１７】次に、基準電圧ＶR は、図１０に示すよう
に、差動増幅器１の反転速度が高レベル出力時と低レベ
ル出力時とで略均等になるように設定するのが好ましい
とすれば、 ＶR ＝（ＶH ＋ＶL ）／２ とすればよい。図９及び図１０においては、この式から
算出される基準電圧ＶRをＶRMで示している。上記の技
術については、特開平３−１４２７９０号公報に詳述さ
れている。
に、差動増幅器１の反転速度が高レベル出力時と低レベ
ル出力時とで略均等になるように設定するのが好ましい
とすれば、 ＶR ＝（ＶH ＋ＶL ）／２ とすればよい。図９及び図１０においては、この式から
算出される基準電圧ＶRをＶRMで示している。上記の技
術については、特開平３−１４２７９０号公報に詳述さ
れている。
【００１８】尚、基準電圧ＶR の発生方法（回路的手
段）は任意であるが、ここでは一例としてプルアップ用
トランジスタＱ6 及びプルダウン用トランジスタＱ5 を
同時に導通させる方法を示している。
段）は任意であるが、ここでは一例としてプルアップ用
トランジスタＱ6 及びプルダウン用トランジスタＱ5 を
同時に導通させる方法を示している。
【００１９】
【発明が解決しようとする課題】上述した従来の半導体
装置では、低レベル出力時の差動増幅器の反転速度が記
憶素子が選択デジット線を放電するのに必要な時間、つ
まり記憶素子の電流能力に大きく支配されている。
装置では、低レベル出力時の差動増幅器の反転速度が記
憶素子が選択デジット線を放電するのに必要な時間、つ
まり記憶素子の電流能力に大きく支配されている。
【００２０】しかしながら、大容量の半導体装置、例え
ば１６Ｍｂｉｔの記憶情報を有するＲＯＭ（リードオン
リメモリ）においては装置の高集積化も重要視するの
で、記憶素子のチャネル幅が極めて微細である。
ば１６Ｍｂｉｔの記憶情報を有するＲＯＭ（リードオン
リメモリ）においては装置の高集積化も重要視するの
で、記憶素子のチャネル幅が極めて微細である。
【００２１】その結果、記憶素子の電流能力は他のトラ
ンジスタの電流能力がｍＡオーダであるのに対し、わず
かに１０μＡ程度でしかない。したがって、選択デジッ
ト線の放電速度、つまり差動増幅器の低レベル出力時の
反転速度が著しく低速となってしまう。
ンジスタの電流能力がｍＡオーダであるのに対し、わず
かに１０μＡ程度でしかない。したがって、選択デジッ
ト線の放電速度、つまり差動増幅器の低レベル出力時の
反転速度が著しく低速となってしまう。
【００２２】また、高レベル出力時の差動増幅器の反転
速度はプルアップ用トランジスタが選択デジット線を充
電するのに必要な時間、つまりプルアップ用トランジス
タの電流能力に大きく支配されている。
速度はプルアップ用トランジスタが選択デジット線を充
電するのに必要な時間、つまりプルアップ用トランジス
タの電流能力に大きく支配されている。
【００２３】しかしながら、プルアップ用トランジスタ
の電流能力を大きく設計すると、オフビット選択時とオ
ンビット選択時とで生じる選択デジット線の電圧差が小
さくなり、差動増幅器の動作の安定性に欠けてしまう。
の電流能力を大きく設計すると、オフビット選択時とオ
ンビット選択時とで生じる選択デジット線の電圧差が小
さくなり、差動増幅器の動作の安定性に欠けてしまう。
【００２４】また、記憶素子に対してプルアップ用トラ
ンジスタの電流能力が大きすぎると、選択デジット線が
過充電されてしまい、次に低レベル出力ができなくなる
という問題がある。
ンジスタの電流能力が大きすぎると、選択デジット線が
過充電されてしまい、次に低レベル出力ができなくなる
という問題がある。
【００２５】したがって、プルアップ用トランジスタの
電流能力も記憶素子と同様に、μＡオーダの微小な値に
設定せざるを得ず、選択デジット線の充電速度、つまり
差動増幅器の高レベル出力時の反転速度が著しく低速と
なってしまう。
電流能力も記憶素子と同様に、μＡオーダの微小な値に
設定せざるを得ず、選択デジット線の充電速度、つまり
差動増幅器の高レベル出力時の反転速度が著しく低速と
なってしまう。
【００２６】上述した如く、従来の半導体装置では選択
デジット線の充電速度及び放電速度、つまり差動増幅器
の反転速度が著しく低速となるので、高速が要求される
半導体装置には適さないという問題がある。
デジット線の充電速度及び放電速度、つまり差動増幅器
の反転速度が著しく低速となるので、高速が要求される
半導体装置には適さないという問題がある。
【００２７】そこで、本発明の目的は上記問題点を解消
し、差動増幅器の動作の高速化を実現することができる
半導体装置を提供することにある。
し、差動増幅器の動作の高速化を実現することができる
半導体装置を提供することにある。
【００２８】また、本発明の他の目的は、差動増幅器の
動作の高速化及び安定化を実現することができる半導体
装置を提供することにある。
動作の高速化及び安定化を実現することができる半導体
装置を提供することにある。
【００２９】
【課題を解決するための手段】本発明による半導体装置
は、入力電圧と予め設定された所定電圧との差分を増幅
して出力する差動増幅器を含む半導体装置であって、前
記差動増幅器の出力に応じて前記所定電圧を可変する可
変手段を備えている。
は、入力電圧と予め設定された所定電圧との差分を増幅
して出力する差動増幅器を含む半導体装置であって、前
記差動増幅器の出力に応じて前記所定電圧を可変する可
変手段を備えている。
【００３０】本発明による他の半導体装置は、上記構成
以外に、前記差動増幅器の出力を所定時間遅延して前記
可変手段に出力する遅延手段を備えている。
以外に、前記差動増幅器の出力を所定時間遅延して前記
可変手段に出力する遅延手段を備えている。
【００３１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３２】図１は本発明の一実施例の構成を示す回路
図である。図において、本発明の一実施例による読出し
回路はプルアップ用トランジスタＱ6 の代りにプルアッ
プ用トランジスタＱ3 ，Ｑ4 を設けた以外は図８に示す
従来例と同様の構成となっており、同一構成要素には同
一符号を付してある。また、それら同一構成要素の動作
も従来例の動作と同様である。
図である。図において、本発明の一実施例による読出し
回路はプルアップ用トランジスタＱ6 の代りにプルアッ
プ用トランジスタＱ3 ，Ｑ4 を設けた以外は図８に示す
従来例と同様の構成となっており、同一構成要素には同
一符号を付してある。また、それら同一構成要素の動作
も従来例の動作と同様である。
【００３３】プルアップ用トランジスタＱ4 のゲートに
は差動増幅器１の出力節点ＳO が接続されているので、
前回の差動増幅器１の出力電圧ＶSOが高レベルであった
場合、プルアップ用トランジスタＱ3 ，Ｑ4 はいずれも
導通状態となる。
は差動増幅器１の出力節点ＳO が接続されているので、
前回の差動増幅器１の出力電圧ＶSOが高レベルであった
場合、プルアップ用トランジスタＱ3 ，Ｑ4 はいずれも
導通状態となる。
【００３４】また、前回の差動増幅器１の出力電圧ＶSO
が低レベルであった場合、プルアップ用トランジスタＱ
3 は導通状態となり、プルアップ用トランジスタＱ4 は
非導通状態となる。
が低レベルであった場合、プルアップ用トランジスタＱ
3 は導通状態となり、プルアップ用トランジスタＱ4 は
非導通状態となる。
【００３５】図２は本発明の一実施例の電流−電圧特性
を示す図である。図において、Ｉ3+4 は差動増幅器１か
ら前回出力されたデータが高レベルであった場合の電流
−電圧特性である。
を示す図である。図において、Ｉ3+4 は差動増幅器１か
ら前回出力されたデータが高レベルであった場合の電流
−電圧特性である。
【００３６】差動増幅器１から前回出力されたデータが
高レベルであった場合、プルアップ用トランジスタＱ3
，Ｑ4 がいずれも導通状態となるので、Ｉ3+4 なる電
流−電圧特性が得られる。
高レベルであった場合、プルアップ用トランジスタＱ3
，Ｑ4 がいずれも導通状態となるので、Ｉ3+4 なる電
流−電圧特性が得られる。
【００３７】また、Ｉ3 は差動増幅器１から前回出力さ
れたデータが低レベルであった場合の電流−電圧特性で
ある。差動増幅器１から前回出力されたデータが低レベ
ルであった場合、プルアップ用トランジスタＱ3 が導通
状態となり、プルアップ用トランジスタＱ4 が非導通状
態となるので、Ｉ3 なる電流−電圧特性が得られる。
れたデータが低レベルであった場合の電流−電圧特性で
ある。差動増幅器１から前回出力されたデータが低レベ
ルであった場合、プルアップ用トランジスタＱ3 が導通
状態となり、プルアップ用トランジスタＱ4 が非導通状
態となるので、Ｉ3 なる電流−電圧特性が得られる。
【００３８】Ｉ5 はプルダウン用トランジスタＱ5 の電
流−電圧特性である。プルダウン用トランジスタＱ5 は
常時導通状態として用いられるので、Ｉ5 なる電流−電
圧特性が得られる。
流−電圧特性である。プルダウン用トランジスタＱ5 は
常時導通状態として用いられるので、Ｉ5 なる電流−電
圧特性が得られる。
【００３９】差動増幅器１から前回出力されたデータが
高レベルであった場合、差動増幅器１の入力端子Ｓ2 に
は基準電圧ＶR として、Ｉ3+4 とＩ5 とが交差するとき
の電圧ＶRHが印加される。すなわち、基準電圧ＶR はＩ
3+4 とＩ5 とが交差するときの電圧ＶRHで平衡する。
高レベルであった場合、差動増幅器１の入力端子Ｓ2 に
は基準電圧ＶR として、Ｉ3+4 とＩ5 とが交差するとき
の電圧ＶRHが印加される。すなわち、基準電圧ＶR はＩ
3+4 とＩ5 とが交差するときの電圧ＶRHで平衡する。
【００４０】一方、差動増幅器１から前回出力されたデ
ータが低レベルであった場合、差動増幅器１の入力端子
Ｓ2 には基準電圧ＶR として、Ｉ3 とＩ5 とが交差する
ときの電圧ＶRLが印加される。すなわち、基準電圧ＶR
はＩ3 とＩ5 とが交差するときの電圧ＶRLで平衡する。
ータが低レベルであった場合、差動増幅器１の入力端子
Ｓ2 には基準電圧ＶR として、Ｉ3 とＩ5 とが交差する
ときの電圧ＶRLが印加される。すなわち、基準電圧ＶR
はＩ3 とＩ5 とが交差するときの電圧ＶRLで平衡する。
【００４１】言い換えると、基準電圧ＶR は差動増幅器
１から前回出力されたデータの論理に応じて電圧ＶRHま
たは電圧ＶRLに設定される。この場合、これらの電圧Ｖ
RH，ＶRLは、 ＶL ＜ＶRL＜ＶRM＜ＶRH＜ＶH と表現することができる。ここで、ＶH は選択デジット
線Ｄ1 の高レベル電圧、ＶL は選択デジット線Ｄ1 の低
レベル電圧、ＶRMは（ＶH ＋ＶL ）／２である。
１から前回出力されたデータの論理に応じて電圧ＶRHま
たは電圧ＶRLに設定される。この場合、これらの電圧Ｖ
RH，ＶRLは、 ＶL ＜ＶRL＜ＶRM＜ＶRH＜ＶH と表現することができる。ここで、ＶH は選択デジット
線Ｄ1 の高レベル電圧、ＶL は選択デジット線Ｄ1 の低
レベル電圧、ＶRMは（ＶH ＋ＶL ）／２である。
【００４２】図３は本発明の一実施例の電圧−時間特性
を示す図である。これら図１〜図３を用いて本発明の一
実施例による差動増幅器１の動作の高速化について以下
説明する。
を示す図である。これら図１〜図３を用いて本発明の一
実施例による差動増幅器１の動作の高速化について以下
説明する。
【００４３】本発明の一実施例では前回出力されたデー
タが高レベルのときに差動増幅器１の入力端子Ｓ2 の電
圧ＶS2が電圧ＶRHとなり、前回出力されたデータが低レ
ベルのときに差動増幅器１の入力端子Ｓ2 の電圧ＶS2が
電圧ＶRLとなる。
タが高レベルのときに差動増幅器１の入力端子Ｓ2 の電
圧ＶS2が電圧ＶRHとなり、前回出力されたデータが低レ
ベルのときに差動増幅器１の入力端子Ｓ2 の電圧ＶS2が
電圧ＶRLとなる。
【００４４】すなわち、差動増幅器１の前回出力された
論理値に応じて入力端子Ｓ2 の電圧ＶS2が可変されるの
で、選択デジット線Ｄ1 が高レベル電圧ＶH から低レベ
ル電圧ＶL に変化する時、あるいは低レベル電圧ＶL か
ら高レベル電圧ＶH に変化する時に入力端子Ｓ1 の電圧
ＶS1が電圧ＶRHまたは電圧ＶRLを越えるまでの時間が短
くなる。
論理値に応じて入力端子Ｓ2 の電圧ＶS2が可変されるの
で、選択デジット線Ｄ1 が高レベル電圧ＶH から低レベ
ル電圧ＶL に変化する時、あるいは低レベル電圧ＶL か
ら高レベル電圧ＶH に変化する時に入力端子Ｓ1 の電圧
ＶS1が電圧ＶRHまたは電圧ＶRLを越えるまでの時間が短
くなる。
【００４５】よって、低レベル出力時の差動増幅器１の
反転速度あるいは高レベル出力時の差動増幅器１の反転
速度が速くなる。例えば、従来の差動増幅器１の反転速
度が４０ｎｓであった場合には、その反転速度が本発明
の一実施例によって３２ｎｓ程度となり、２０％以上の
高速化を図ることができる。尚、同一データが続いた場
合には差動増幅器１で反転が起こることはないので、そ
のときの動作の説明は省略する。
反転速度あるいは高レベル出力時の差動増幅器１の反転
速度が速くなる。例えば、従来の差動増幅器１の反転速
度が４０ｎｓであった場合には、その反転速度が本発明
の一実施例によって３２ｎｓ程度となり、２０％以上の
高速化を図ることができる。尚、同一データが続いた場
合には差動増幅器１で反転が起こることはないので、そ
のときの動作の説明は省略する。
【００４６】図４は本発明の他の実施例の構成を示す回
路図である。図において、本発明の他の実施例は差動増
幅器１の出力データをアドレス遷移検出回路（ＡＴＤ）
２による制御タイミングでラッチ回路３に保持した後に
プルアップ用トランジスタＱ4 のゲートに出力するよう
にした以外は図１に示す本発明の一実施例の構成と同様
の構成となっており、同一構成要素には同一符号を付し
てある。また、それら同一構成要素の動作は本発明の一
実施例の動作と同様である。
路図である。図において、本発明の他の実施例は差動増
幅器１の出力データをアドレス遷移検出回路（ＡＴＤ）
２による制御タイミングでラッチ回路３に保持した後に
プルアップ用トランジスタＱ4 のゲートに出力するよう
にした以外は図１に示す本発明の一実施例の構成と同様
の構成となっており、同一構成要素には同一符号を付し
てある。また、それら同一構成要素の動作は本発明の一
実施例の動作と同様である。
【００４７】アドレス遷移検出回路２は記憶素子Ｍ1 へ
のアドレス情報が遷移したか否か、つまりアドレス情報
において高レベルから低レベルへの変化または低レベル
から高レベルへの変化があったか否かを検出する。
のアドレス情報が遷移したか否か、つまりアドレス情報
において高レベルから低レベルへの変化または低レベル
から高レベルへの変化があったか否かを検出する。
【００４８】アドレス遷移検出回路２は記憶素子Ｍ1 の
アドレス情報が遷移したことを検出すると、所望の期間
パルス状の信号、つまりラッチ回路３の活性化及び非活
性化を制御する制御信号を発生してラッチ回路３に出力
する。
アドレス情報が遷移したことを検出すると、所望の期間
パルス状の信号、つまりラッチ回路３の活性化及び非活
性化を制御する制御信号を発生してラッチ回路３に出力
する。
【００４９】ラッチ回路３はアドレス遷移検出回路２か
らの制御信号に応答して差動増幅器１からの入力情報、
つまり差動増幅器１の出力電圧ＶSOのレベルを取込み、
そのレベルを所定時間保持してからプルアップ用トラン
ジスタＱ4 のゲートに出力する。
らの制御信号に応答して差動増幅器１からの入力情報、
つまり差動増幅器１の出力電圧ＶSOのレベルを取込み、
そのレベルを所定時間保持してからプルアップ用トラン
ジスタＱ4 のゲートに出力する。
【００５０】図５は本発明の他の実施例の電圧−時間特
性を示す図である。これら図４及び図５を用いて本発明
の他の実施例による差動増幅器１の動作の高速化及び安
定化について以下説明する。
性を示す図である。これら図４及び図５を用いて本発明
の他の実施例による差動増幅器１の動作の高速化及び安
定化について以下説明する。
【００５１】本発明の他の実施例においてはアドレス遷
移検出回路２及びラッチ回路３を併用することで、プル
アップ用トランジスタＱ4 の導通または非導通のタイミ
ングを、つまり基準電圧（差動増幅器１の入力端子Ｓ2
の電圧ＶS2）を可変するタイミングを制御することがで
きる。
移検出回路２及びラッチ回路３を併用することで、プル
アップ用トランジスタＱ4 の導通または非導通のタイミ
ングを、つまり基準電圧（差動増幅器１の入力端子Ｓ2
の電圧ＶS2）を可変するタイミングを制御することがで
きる。
【００５２】本発明の一実施例では差動増幅器１の入力
端子Ｓ2 の電圧ＶS2のレベルが差動増幅器１の出力電圧
ＶSOの反転期間中に変化していたが、本発明の他の実施
例では差動増幅器１の出力電圧ＶSOの反転終了後に入力
端子Ｓ2 の電圧ＶS2を変化させることが可能となる。
端子Ｓ2 の電圧ＶS2のレベルが差動増幅器１の出力電圧
ＶSOの反転期間中に変化していたが、本発明の他の実施
例では差動増幅器１の出力電圧ＶSOの反転終了後に入力
端子Ｓ2 の電圧ＶS2を変化させることが可能となる。
【００５３】すなわち、本発明の一実施例では差動増幅
器１の出力電圧ＶSOのレベルが確定していない時点で入
力端子Ｓ2 の電圧ＶS2が変化するので、入力端子Ｓ2 の
電圧ＶS2の変化に伴って差動増幅器１が誤動作する可能
性がある。
器１の出力電圧ＶSOのレベルが確定していない時点で入
力端子Ｓ2 の電圧ＶS2が変化するので、入力端子Ｓ2 の
電圧ＶS2の変化に伴って差動増幅器１が誤動作する可能
性がある。
【００５４】これに対して、本発明の他の実施例では差
動増幅器１の出力電圧ＶSOの反転終了後に入力端子Ｓ2
の電圧ＶS2が変化するので、入力端子Ｓ2 の電圧ＶS2の
変化に伴う差動増幅器１の誤動作を防止することができ
る。
動増幅器１の出力電圧ＶSOの反転終了後に入力端子Ｓ2
の電圧ＶS2が変化するので、入力端子Ｓ2 の電圧ＶS2の
変化に伴う差動増幅器１の誤動作を防止することができ
る。
【００５５】よって、本発明の他の実施例では差動増幅
器１の反転速度を速くして差動増幅器１の高速化を図る
とともに、入力端子Ｓ2 の電圧ＶS2の変化に伴う差動増
幅器１の誤動作を防止することで差動増幅器１の安定化
を図ることができる。
器１の反転速度を速くして差動増幅器１の高速化を図る
とともに、入力端子Ｓ2 の電圧ＶS2の変化に伴う差動増
幅器１の誤動作を防止することで差動増幅器１の安定化
を図ることができる。
【００５６】尚、本発明の他の実施例ではアドレス遷移
検出回路２を用いずに、ラッチ回路３をディレイに置き
換えて入力端子Ｓ2 の電圧ＶS2の変化タイミングを制御
する方法を用いることも可能である。
検出回路２を用いずに、ラッチ回路３をディレイに置き
換えて入力端子Ｓ2 の電圧ＶS2の変化タイミングを制御
する方法を用いることも可能である。
【００５７】図６は本発明の別の実施例の構成を示す回
路図である。図において、本発明の別の実施例は記憶素
子Ｍ1 をプルダウン用トランジスタＱ2 と置き換えた以
外は図１に示す本発明の一実施例の構成と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、それら同一構成要素の動作は本発明の一実施例の
動作と同様である。
路図である。図において、本発明の別の実施例は記憶素
子Ｍ1 をプルダウン用トランジスタＱ2 と置き換えた以
外は図１に示す本発明の一実施例の構成と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、それら同一構成要素の動作は本発明の一実施例の
動作と同様である。
【００５８】プルダウン用トランジスタＱ2 はゲートに
入力される入力信号のレベルに応じて導通状態または非
導通状態となる。このプルダウン用トランジスタＱ2 の
導通状態または非導通状態による差動増幅器１の入力端
子Ｓ1 の電圧ＶS1の変化に応じて、差動増幅器１の入力
端子Ｓ2 の電圧ＶS2も変化する。
入力される入力信号のレベルに応じて導通状態または非
導通状態となる。このプルダウン用トランジスタＱ2 の
導通状態または非導通状態による差動増幅器１の入力端
子Ｓ1 の電圧ＶS1の変化に応じて、差動増幅器１の入力
端子Ｓ2 の電圧ＶS2も変化する。
【００５９】したがって、本発明の別の実施例において
も、差動増幅器１から前回出力された出力データの論理
に応じて入力端子Ｓ2 の電圧ＶS2が可変されるので、差
動増幅器１の反転速度を速くして差動増幅器１の高速化
を図ることができる。
も、差動増幅器１から前回出力された出力データの論理
に応じて入力端子Ｓ2 の電圧ＶS2が可変されるので、差
動増幅器１の反転速度を速くして差動増幅器１の高速化
を図ることができる。
【００６０】図７は本発明のさらに別の実施例の構成を
示す回路図である。図において、本発明のさらに別の実
施例はプルダウン用トランジスタＱ1 ，Ｑ3 ，Ｑ4 をプ
ルダウン用トランジスタＱ11，Ｑ12，Ｑ13，Ｑ14と反転
増幅器４とに置き換えた以外は図６に示す本発明の別の
実施例の構成と同様の構成となっており、同一構成要素
には同一符号を付してある。また、それら同一構成要素
の動作は本発明の別の実施例の動作と同様である。
示す回路図である。図において、本発明のさらに別の実
施例はプルダウン用トランジスタＱ1 ，Ｑ3 ，Ｑ4 をプ
ルダウン用トランジスタＱ11，Ｑ12，Ｑ13，Ｑ14と反転
増幅器４とに置き換えた以外は図６に示す本発明の別の
実施例の構成と同様の構成となっており、同一構成要素
には同一符号を付してある。また、それら同一構成要素
の動作は本発明の別の実施例の動作と同様である。
【００６１】本発明の別の実施例ではプルアップ用トラ
ンジスタＱ1 ，Ｑ3 ，Ｑ4 としてＮ型トランジスタを用
いているが、本発明のさらに別の実施例ではプルアップ
用トランジスタＱ1 ，Ｑ3 ，Ｑ4 の代りにＰ型トランジ
スタであるプルアップ用トランジスタＱ11，Ｑ12，Ｑ1
3，Ｑ14を用いている。
ンジスタＱ1 ，Ｑ3 ，Ｑ4 としてＮ型トランジスタを用
いているが、本発明のさらに別の実施例ではプルアップ
用トランジスタＱ1 ，Ｑ3 ，Ｑ4 の代りにＰ型トランジ
スタであるプルアップ用トランジスタＱ11，Ｑ12，Ｑ1
3，Ｑ14を用いている。
【００６２】上述した如く、本発明の一実施例、本発明
の他の実施例、本発明の別の実施例、本発明のさらに別
の実施例ではプルアップ用トランジスタＱ3 ，Ｑ4 ，Ｑ
12，Ｑ13，Ｑ14の導通及び非導通の切替えを制御して差
動増幅器１の高速化を図っている。
の他の実施例、本発明の別の実施例、本発明のさらに別
の実施例ではプルアップ用トランジスタＱ3 ，Ｑ4 ，Ｑ
12，Ｑ13，Ｑ14の導通及び非導通の切替えを制御して差
動増幅器１の高速化を図っている。
【００６３】これに対して、プルダウン用トランジスタ
の導通及び非導通の切替えを制御して差動増幅器１の高
速化を図ることも可能であり、またプルアップまたはプ
ルダウンの手段としてトランジスタではなく、抵抗素子
を用いることも可能である。
の導通及び非導通の切替えを制御して差動増幅器１の高
速化を図ることも可能であり、またプルアップまたはプ
ルダウンの手段としてトランジスタではなく、抵抗素子
を用いることも可能である。
【００６４】さらに、本発明の一実施例、本発明の他の
実施例、本発明の別の実施例、本発明のさらに別の実施
例では差動増幅器１の動作の高速化のために基準電圧Ｖ
R を入力端子Ｓ1 の電圧ＶS1に近付けるという手法を説
明した。しかしながら、差動増幅器１の安定化のみを追
及し、基準電圧ＶR を入力端子Ｓ1 の電圧ＶS1から遠ざ
けるという利用方法もある。
実施例、本発明の別の実施例、本発明のさらに別の実施
例では差動増幅器１の動作の高速化のために基準電圧Ｖ
R を入力端子Ｓ1 の電圧ＶS1に近付けるという手法を説
明した。しかしながら、差動増幅器１の安定化のみを追
及し、基準電圧ＶR を入力端子Ｓ1 の電圧ＶS1から遠ざ
けるという利用方法もある。
【００６５】このように、差動増幅器１の出力電圧ＶSO
に応じて入力端子Ｓ2 の基準電圧ＶR を可変することに
よって、差動増幅器１の動作を高速化することができ
る。
に応じて入力端子Ｓ2 の基準電圧ＶR を可変することに
よって、差動増幅器１の動作を高速化することができ
る。
【００６６】また、アドレス遷移検出回路２及びラッチ
回路３を用いて、プルアップ用トランジスタＱ4 のゲー
トへの差動増幅器１の出力電圧ＶSOの印加を所定時間遅
延することによって、差動増幅器１の動作の高速化及び
安定化することができる。
回路３を用いて、プルアップ用トランジスタＱ4 のゲー
トへの差動増幅器１の出力電圧ＶSOの印加を所定時間遅
延することによって、差動増幅器１の動作の高速化及び
安定化することができる。
【００６７】
【発明の効果】以上説明したように本発明の半導体装置
によれば、入力電圧と予め設定された所定電圧との差分
を増幅して出力する差動増幅器の出力に応じて所定電圧
を可変することによって、差動増幅器の動作の高速化を
実現することができるという効果がある。
によれば、入力電圧と予め設定された所定電圧との差分
を増幅して出力する差動増幅器の出力に応じて所定電圧
を可変することによって、差動増幅器の動作の高速化を
実現することができるという効果がある。
【００６８】また、本発明の他の半導体装置によれば、
差動増幅器の出力を所定時間遅延し、この遅延した差動
増幅器の出力に応じて所定電圧を可変することによっ
て、差動増幅器の動作の高速化及び安定化を実現するこ
とができるという効果がある。
差動増幅器の出力を所定時間遅延し、この遅延した差動
増幅器の出力に応じて所定電圧を可変することによっ
て、差動増幅器の動作の高速化及び安定化を実現するこ
とができるという効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】本発明の一実施例の電流−電圧特性を示す図で
ある。
ある。
【図３】本発明の一実施例による電圧−時間特性を示す
図である。
図である。
【図４】本発明の他の実施例の構成を示す回路図であ
る。
る。
【図５】本発明の他の実施例による電圧−時間特性を示
す図である。
す図である。
【図６】本発明の別の実施例の構成を示す回路図であ
る。
る。
【図７】本発明のさらに別の実施例の構成を示す回路図
である。
である。
【図８】従来例の構成を示す回路図である。
【図９】図８のプルアップ用トランジスタ及び記憶素子
の電流−電圧特性を示す図である。
の電流−電圧特性を示す図である。
【図１０】図８の差動増幅器の出力節点における電圧−
時間特性を示す図である。
時間特性を示す図である。
１ 差動増幅器 ２ アドレス遷移検出回路 ３ ラッチ回路 ４ 反転増幅器 Ｍ1 記憶素子 Ｑ1 ，Ｑ3 ，Ｑ4 ，Ｑ11，Ｑ12，Ｑ13，Ｑ14 プルアッ
プ用トランジスタ Ｑ5 プルダウン用トランジスタ
プ用トランジスタ Ｑ5 プルダウン用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５３ Ｅ
Claims (4)
- 【請求項１】 入力電圧と予め設定された所定電圧との
差分を増幅して出力する差動増幅器を含む半導体装置で
あって、前記差動増幅器の出力に応じて前記所定電圧を
可変する可変手段を有することを特徴とする半導体装
置。 - 【請求項２】 前記入力電圧は、記憶素子からの出力電
圧となるよう構成したことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記差動増幅器の出力を所定時間遅延し
て前記可変手段に出力する遅延手段を含むことを特徴と
する請求項１または請求項２記載の半導体装置。 - 【請求項４】 前記遅延手段は、前記記憶素子へのアド
レス情報の変化に応答して前記差動増幅器の出力を所定
時間遅延するよう構成したことを特徴とする請求項３記
載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882593A JPH0778490A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
| US08/302,270 US5565802A (en) | 1993-09-08 | 1994-09-08 | Semiconductor device with differential amplifier operable at high speed |
| KR1019940022570A KR0140141B1 (ko) | 1993-09-08 | 1994-09-08 | 고속 동작의 차동 증폭기를 갖춘 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882593A JPH0778490A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778490A true JPH0778490A (ja) | 1995-03-20 |
Family
ID=17183987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24882593A Pending JPH0778490A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5565802A (ja) |
| JP (1) | JPH0778490A (ja) |
| KR (1) | KR0140141B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828230B2 (en) * | 1997-09-12 | 2004-12-07 | Micron Technology, Inc. | Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same |
| US6300822B1 (en) * | 1998-06-25 | 2001-10-09 | Hewlett-Packard Company | On chip CMOS VLSI reference voltage with feedback for hysteresis noise margin |
| JP2000312143A (ja) * | 1999-02-26 | 2000-11-07 | Yazaki Corp | スイッチング・デバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180891A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体メモリ |
| JPS59231795A (ja) * | 1983-06-13 | 1984-12-26 | Mitsubishi Electric Corp | メモリ装置 |
| JPH03283713A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 出力回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3569739A (en) * | 1967-12-18 | 1971-03-09 | Bendix Corp | Variable level detector network having constant percentage hysteresis |
| JPS5726922A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Voltage comparator |
| JPS59188226A (ja) * | 1983-04-11 | 1984-10-25 | Hitachi Ltd | コンパレ−タ回路 |
| JPS6065614A (ja) * | 1983-09-20 | 1985-04-15 | Fuji Electric Corp Res & Dev Ltd | ヒステリシスを有する電圧比較回路 |
| US4581545A (en) * | 1983-10-04 | 1986-04-08 | At&T Technologies | Schmitt trigger circuit |
| JPS6125319A (ja) * | 1984-07-13 | 1986-02-04 | Matsushita Electric Ind Co Ltd | 比較装置 |
| JPH01173913A (ja) * | 1987-12-26 | 1989-07-10 | Toshiba Corp | ヒステリシス付き電圧比較回路 |
| JPH03142790A (ja) * | 1989-10-27 | 1991-06-18 | Fujitsu Ltd | 差動増幅器およびそれを備える不揮発性記憶装置 |
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
-
1993
- 1993-09-08 JP JP24882593A patent/JPH0778490A/ja active Pending
-
1994
- 1994-09-08 US US08/302,270 patent/US5565802A/en not_active Expired - Fee Related
- 1994-09-08 KR KR1019940022570A patent/KR0140141B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180891A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体メモリ |
| JPS59231795A (ja) * | 1983-06-13 | 1984-12-26 | Mitsubishi Electric Corp | メモリ装置 |
| JPH03283713A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0140141B1 (ko) | 1998-07-15 |
| US5565802A (en) | 1996-10-15 |
| KR950009708A (ko) | 1995-04-24 |
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