JPS59188226A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
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- JPS59188226A JPS59188226A JP58062149A JP6214983A JPS59188226A JP S59188226 A JPS59188226 A JP S59188226A JP 58062149 A JP58062149 A JP 58062149A JP 6214983 A JP6214983 A JP 6214983A JP S59188226 A JPS59188226 A JP S59188226A
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- level
- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はヒステリシス特性を持ったコンパレータ回路に
関するものであり、特に、集積回路(IC)に適したコ
ンパレータ回路に関するものである。
関するものであり、特に、集積回路(IC)に適したコ
ンパレータ回路に関するものである。
第1図にヒステリシス特性をもったコンノくレータ回路
の一般的な従来例を示す。第2図には前記第1図で示し
たコンパレータ回路の入力。
の一般的な従来例を示す。第2図には前記第1図で示し
たコンパレータ回路の入力。
出力特性を示す。
以下、第1図および第2図を用いて従来のコンパレータ
回路の構成、動作および特性について述べる。
回路の構成、動作および特性について述べる。
第1図において、第3トランジスタ3と第4トランジス
タ4とで差動対トランジスタが構成されている。
タ4とで差動対トランジスタが構成されている。
入力端子1に入力する入力信号レベルが前記第4トラン
ジスタ4のベースに印加されている基準電圧源11の電
圧値(Vrgf)に達するまでは前記第6トランジスタ
3は導通、トランジスタ4は非導通状態である。
ジスタ4のベースに印加されている基準電圧源11の電
圧値(Vrgf)に達するまでは前記第6トランジスタ
3は導通、トランジスタ4は非導通状態である。
そのために、第8トランジスタ8は非梼通であり、出力
トランジスタ9は導通状態であるから、出力端子14の
出力はローレベル(Vz、)となっている。
トランジスタ9は導通状態であるから、出力端子14の
出力はローレベル(Vz、)となっている。
そして、前記入力信号のレベルが高くなり、第1のスレ
シホールドレベル(VTHl)以上え達すると該差動対
トランジスタを構成する第3゜第4トランジスタ3,4
の状態が反転する。これによって該出力トランジスタ9
は非導通となるため、出力端子14の出力はハイレベル
(■ヨ)となる。
シホールドレベル(VTHl)以上え達すると該差動対
トランジスタを構成する第3゜第4トランジスタ3,4
の状態が反転する。これによって該出力トランジスタ9
は非導通となるため、出力端子14の出力はハイレベル
(■ヨ)となる。
さらに入力信号のレベルを高くし続けても、出力ハイレ
ベル(VH)に保持される。上記で述べた入力、出力特
性は第2図の(a)に示すような特性となる。
ベル(VH)に保持される。上記で述べた入力、出力特
性は第2図の(a)に示すような特性となる。
ここで前記93 、第4 hランジスタロ、4の反転す
るレベル−すなわち該第1のスレシホールドレベル(V
THl)は下記の式で示される。
るレベル−すなわち該第1のスレシホールドレベル(V
THl)は下記の式で示される。
1
■TH1=Vr6f十−(■r、f−■L)・・・(1
)2 鳳=Vco−融、L ・・・(2)前
記(2)式において、■ccは電源13の電圧値を示し
、RLは該出力トランジスタ9の負荷抵抗12の抵抗値
、Lは前記負荷抵抗12に流れる電流値を示す。VLは
通常oVに設計する。前記(2)式において、たとえば
、vCC” ”” + L ” 0.1yILAとする
と、融二5叶憚となる。
)2 鳳=Vco−融、L ・・・(2)前
記(2)式において、■ccは電源13の電圧値を示し
、RLは該出力トランジスタ9の負荷抵抗12の抵抗値
、Lは前記負荷抵抗12に流れる電流値を示す。VLは
通常oVに設計する。前記(2)式において、たとえば
、vCC” ”” + L ” 0.1yILAとする
と、融二5叶憚となる。
つぎに、上記で述べた出力がハイレベル(VH)に保持
された状態から、入力レベルを下けてゆく場合について
述べる。
された状態から、入力レベルを下けてゆく場合について
述べる。
入力レベルが前述した基準電圧■refより低くなって
も出力はハイレベル(■イに保持され、前記入力信号が
下記の式で表わせる第2のスレシホールドレベル(■T
H2)、に達するまで保持され続ける。
も出力はハイレベル(■イに保持され、前記入力信号が
下記の式で表わせる第2のスレシホールドレベル(■T
H2)、に達するまで保持され続ける。
1
■TH2−■ref (VH−■ref) ”
・(3)2 、 R1+R2 ■H=)tl + 2 + 、 vCC=(41前記入
力信号がこの値より低いレベルになった時、出力は反転
しハイレベル(VH)からローレベルのように(Vz、
)となる。すなわち、第2図中の(b)で示した入力、
出力特性のようになる。
・(3)2 、 R1+R2 ■H=)tl + 2 + 、 vCC=(41前記入
力信号がこの値より低いレベルになった時、出力は反転
しハイレベル(VH)からローレベルのように(Vz、
)となる。すなわち、第2図中の(b)で示した入力、
出力特性のようになる。
ハイレベル(VH)は通常、電源電圧CVCC’)とほ
ぼ等しくされている。(4)式より明らかなように、 R1+R2))R,の関係を満足する抵抗値とする必要
がある。
ぼ等しくされている。(4)式より明らかなように、 R1+R2))R,の関係を満足する抵抗値とする必要
がある。
いま、上述したような回路を集積回路(IC)で構成す
る場合を考える。集積回路(IC)で構成する場合は、
当然消費電力が小さく、抵抗値も小さいことが重要な必
要条件である。
る場合を考える。集積回路(IC)で構成する場合は、
当然消費電力が小さく、抵抗値も小さいことが重要な必
要条件である。
そこで前記+11 、 +21式において、例えば該電
流tを0 、1 mAとした場合には、該負荷抵抗RL
の値は50順となり、しかも前記+3+ 、 [4)式
において求められる条件−すなわち、 R1+ R2>融 を満足させるためには、R+ +
R2) 5ooKΩとなる。このような高抵抗を必要と
する回路はICKは不向きである。
流tを0 、1 mAとした場合には、該負荷抵抗RL
の値は50順となり、しかも前記+3+ 、 [4)式
において求められる条件−すなわち、 R1+ R2>融 を満足させるためには、R+ +
R2) 5ooKΩとなる。このような高抵抗を必要と
する回路はICKは不向きである。
また、前記i11〜(4)式から分かるように第1゜第
2ノスレシホールトレヘル(vTHl)、(■TH2)
出力のハイ、ローレベル(VH)、(VL)の値は抵抗
R1,R2、RLの抵抗値に依存しているため、それぞ
れの値を独立に設定することができないという不都合が
あった。
2ノスレシホールトレヘル(vTHl)、(■TH2)
出力のハイ、ローレベル(VH)、(VL)の値は抵抗
R1,R2、RLの抵抗値に依存しているため、それぞ
れの値を独立に設定することができないという不都合が
あった。
本発明の目的は、前記従来例で述べた欠点を改善し、第
1.第2のスレシホールドレベル(■TH1)、(■T
H2)1回路出力のハイ、ローレベル(VH) 、 (
VL ’)のそれぞれの値を独立に設定でき、しかも必
要な抵抗値および消費電力を小さくし、IC化に適した
コンパレータ回路を提供することにある。
1.第2のスレシホールドレベル(■TH1)、(■T
H2)1回路出力のハイ、ローレベル(VH) 、 (
VL ’)のそれぞれの値を独立に設定でき、しかも必
要な抵抗値および消費電力を小さくし、IC化に適した
コンパレータ回路を提供することにある。
前記の目的を達成するために、本発明は前述した第1.
第2のスレシホールドレベル(■TH1)(■TH2)
を決定する回路、および出力のハイ、ローレベル(VH
)、(VL)を決定する回路をそれぞれ独立回路とし、
しかもそれらのイ1aを互いに独立した抵抗で設定する
ようにした点に特徴がある。
第2のスレシホールドレベル(■TH1)(■TH2)
を決定する回路、および出力のハイ、ローレベル(VH
)、(VL)を決定する回路をそれぞれ独立回路とし、
しかもそれらのイ1aを互いに独立した抵抗で設定する
ようにした点に特徴がある。
以下、図面を参照して、本発明の実施例について説明す
る。第3図は本発明の一実施例の回略図、第4図は前記
第3図の回路特性を示す図である。ここで、第1図と同
一部分を示すものについては同一の符号で示す。
る。第3図は本発明の一実施例の回略図、第4図は前記
第3図の回路特性を示す図である。ここで、第1図と同
一部分を示すものについては同一の符号で示す。
第3図において反転(→、非反転((1)の2つの入力
端子を有する増幅回路15の一方の端子−すなわち、図
示(−F)端子は信号の入力端子1と接続されている。
端子を有する増幅回路15の一方の端子−すなわち、図
示(−F)端子は信号の入力端子1と接続されている。
また、他方の端子−すなわち図示(→端子には定電流源
16がスイッチ回路17を介して接続され。
16がスイッチ回路17を介して接続され。
さらに第19抵抗19を介して前述した基準筆圧;源1
1が接続されている。
1が接続されている。
上記増幅回路15の前述した出力端子14には、前述し
た9荷抵抗12の一方の端子が接続され、前記負荷抵抗
120仙方の端子は、前述した電源13に接続されてい
る。また、上記出力端子14は。
た9荷抵抗12の一方の端子が接続され、前記負荷抵抗
120仙方の端子は、前述した電源13に接続されてい
る。また、上記出力端子14は。
上記スイッチ回路170制御端子に接続されている。
以上、第3図の構成について説明した。以下、動作につ
いて詳細に述べる。
いて詳細に述べる。
入力端子1に入力した信号がローレベルの時は、出力端
子14の出力もローレベル(VL)である。したがって
、その時、該スイッチ回路17の制御端子はローレベル
である。 ゛ここで、該スイッチ回路17はそ
の制作1信号がローレベルの時導通状昨になるように設
計されている。よって、該定電流源16の定電流t1が
該第19抵抗19を介して該基準電圧源11に流れ込む
。
子14の出力もローレベル(VL)である。したがって
、その時、該スイッチ回路17の制御端子はローレベル
である。 ゛ここで、該スイッチ回路17はそ
の制作1信号がローレベルの時導通状昨になるように設
計されている。よって、該定電流源16の定電流t1が
該第19抵抗19を介して該基準電圧源11に流れ込む
。
したがって、上記増幅回路15の反転レベル、つまり第
1のスレシホールドレベル(VTHl)ハ下記の値とな
る。
1のスレシホールドレベル(VTHl)ハ下記の値とな
る。
VTHl = Vrel + R3,L+
・・(5)ここでR5は前記第19抵抗19の抵抗値を
示す。
・・(5)ここでR5は前記第19抵抗19の抵抗値を
示す。
この状態から入力信号のレベルを次第に上げてゆくと、
その値が上述の(5)式で示した第1のスレシホールド
レベル(VTHl)以上に達した時上記増幅回路15の
出力は反転し、出力ψHN子14の出力はハイレベル(
■H)に7’、C7)。
その値が上述の(5)式で示した第1のスレシホールド
レベル(VTHl)以上に達した時上記増幅回路15の
出力は反転し、出力ψHN子14の出力はハイレベル(
■H)に7’、C7)。
同時に、該スイッチ回路17は切断されるため今まで該
基準電圧源11に流れ込んでいた定電流t1もしゃ断さ
れる。このため上記増幅回路150″!スレ・シ、ホー
ルド電圧、つまり第2のスレシボールドレベル(VTH
2)は V7’H2= Vrel =−+
61となる。その後、ひき続き入力信号のレベルを上げ
ていっても出力はハイレベル(%)に保持”される。
基準電圧源11に流れ込んでいた定電流t1もしゃ断さ
れる。このため上記増幅回路150″!スレ・シ、ホー
ルド電圧、つまり第2のスレシボールドレベル(VTH
2)は V7’H2= Vrel =−+
61となる。その後、ひき続き入力信号のレベルを上げ
ていっても出力はハイレベル(%)に保持”される。
上述した入力、出力特性は、本発明の動作を示した第4
図中(C)で示すようになる。
図中(C)で示すようになる。
つぎに前述したのとは逆に、入力信号のレベルを、ハイ
レベルより次第に下げてゆく。
レベルより次第に下げてゆく。
入力信号レベルが上記第2のスレシホールドレベル(■
TH2=Vref)に達するまでは、出力端子14の出
力はハイレベル(V#)に保持される。
TH2=Vref)に達するまでは、出力端子14の出
力はハイレベル(V#)に保持される。
そして、前記入力信号が第2のスレシホールドレベル(
VTH2)以下に達した時、上記出力レイ1ルは反転し
て、ローレベル(Vz、)にナル。
VTH2)以下に達した時、上記出力レイ1ルは反転し
て、ローレベル(Vz、)にナル。
この時の入力、出力特性を第4図中(d)に示す。
以上、第3図に基づいて、本発明の一実施例。
のコンハレータ回路の動作について述べたが、この回路
の第1.第2のスレシホールドレベル(VTHl)、(
■TH2)および出力の・・イ、ローレベル(■H)、
(vL)の値はそれぞれ独立に設定できる。
の第1.第2のスレシホールドレベル(VTHl)、(
■TH2)および出力の・・イ、ローレベル(■H)、
(vL)の値はそれぞれ独立に設定できる。
たとエバ、篇1のスレシホールドレベル(VTHl)は
、前記(5)式よりR3、i、の値によって決まるため
、前記R3およびLlのどちらか一方の値を変えること
で、容易に前記第1のスレシホールドレベル(VTHl
)の値を設定することができる。
、前記(5)式よりR3、i、の値によって決まるため
、前記R3およびLlのどちらか一方の値を変えること
で、容易に前記第1のスレシホールドレベル(VTHl
)の値を設定することができる。
しかも、これらの値を変えても、他の設定レベルには何
ら影響がない。
ら影響がない。
つぎに第5図を参照して、本発明の仙の実施\
例について説明する。図において、第1,5図と同一の
符号は同一または同等部分をあられしている。
符号は同一または同等部分をあられしている。
前記第3図に示す実施例との違いは、出力段とスイッチ
回路17の制御信号を発生せしめる回路とを分離したこ
とにある。
回路17の制御信号を発生せしめる回路とを分離したこ
とにある。
上記増幅回路15の反転出力は、第20,2i )ラン
ジスタ20.21のベース電極と接続され、該第21ト
ランジスタ21のコレクタ電極には前述した角荷抵抗1
2が接続されており、かつ、このコレクタ電極には前述
した出力端子14が接続されている。
ジスタ20.21のベース電極と接続され、該第21ト
ランジスタ21のコレクタ電極には前述した角荷抵抗1
2が接続されており、かつ、このコレクタ電極には前述
した出力端子14が接続されている。
一方、該第20トランジスタ20のコレクタ電極は、イ
ンピーダンス手段22を介して前述した電源16に接続
されており、さらに上記第20トランジスタ20のコレ
クタ電極は、該スイッチ回路17の制御端子に接続され
ている。第5図に示すコンパレータ回路の動作および入
力、出力特性は前述した第6図および第4図に示す特性
とほぼ同様である。
ンピーダンス手段22を介して前述した電源16に接続
されており、さらに上記第20トランジスタ20のコレ
クタ電極は、該スイッチ回路17の制御端子に接続され
ている。第5図に示すコンパレータ回路の動作および入
力、出力特性は前述した第6図および第4図に示す特性
とほぼ同様である。
第6図は前記第5図で示した実施例の具体的な回路の一
例を示す図である。図において、前記第1.3.5図と
同一の符号は、同一または同等部分をあられしている。
例を示す図である。図において、前記第1.3.5図と
同一の符号は、同一または同等部分をあられしている。
以下、まず構成について説明する。前述した差動対トラ
ンジスタを構成する第3.第4トランジスタ3,4の共
通エミッタには、前述した定電流源5の一端が接続され
ている。前記定電流源5の他端は電源13に接続されて
いる。
ンジスタを構成する第3.第4トランジスタ3,4の共
通エミッタには、前述した定電流源5の一端が接続され
ている。前記定電流源5の他端は電源13に接続されて
いる。
また、該第3トランジスタ3のベース端子ニは、入力端
子1が接続され、そのコレクタにはダイオード接続した
第6トランジスタ6が接続されている。前記第6トラン
ジスタ6のエミッタはエミッタ抵抗23を介して接地さ
れている。
子1が接続され、そのコレクタにはダイオード接続した
第6トランジスタ6が接続されている。前記第6トラン
ジスタ6のエミッタはエミッタ抵抗23を介して接地さ
れている。
そして該第4トランジスタ4のベース端子[は、第19
抵抗19を介して、基準電圧源11が接続されている。
抵抗19を介して、基準電圧源11が接続されている。
前記第4トランジスタ4のコレクタは接地されている。
該第6トランジスタ6のベース、コレクタ接続点には第
28.50 )ランジスタ28.50のベースが接続さ
れている。該第28トランジスタ28のエミッタは、エ
ミッタ抵抗29を介して接地されており、前記第28ト
ランジスタ28のコレクタは、ダイオード接続された第
27トランジスタ27のベース、コレクタ接続点に接続
されている。
28.50 )ランジスタ28.50のベースが接続さ
れている。該第28トランジスタ28のエミッタは、エ
ミッタ抵抗29を介して接地されており、前記第28ト
ランジスタ28のコレクタは、ダイオード接続された第
27トランジスタ27のベース、コレクタ接続点に接続
されている。
また、前記第27トランジスタ27のエミッタは第26
抵抗26を介して電源16に接続されていも該f427
)ランジスタ27のベース、コレクタ接続点には、第
25トランジスタ250ペースが接続され、前記第25
トランジスタ25のエミッタは、抵抗24を介して前記
電源16に接続されている。さらに前記第25トランジ
スタ25のコレクタは、該第4トランジスタ40ベース
と接続されている。
抵抗26を介して電源16に接続されていも該f427
)ランジスタ27のベース、コレクタ接続点には、第
25トランジスタ250ペースが接続され、前記第25
トランジスタ25のエミッタは、抵抗24を介して前記
電源16に接続されている。さらに前記第25トランジ
スタ25のコレクタは、該第4トランジスタ40ベース
と接続されている。
8亥第30トランジスタ30のエミッタは、エミッタ抵
抗31を介して接地され、そのコレクタは負荷抵抗12
を介して電源13に接続されている。
抗31を介して接地され、そのコレクタは負荷抵抗12
を介して電源13に接続されている。
また、該トランジスタ30のコレクタは出力端子14に
接続されている。
接続されている。
以上、回路の構成について説明したがつぎに動作につい
て説明する。
て説明する。
入力端子1に入力した信号レベルがローレベルの時は、
該肌3トランジスタ6が導通状態であるので該第6トラ
ンジスタ乙に定電流源5で定まる電流が流れる。
該肌3トランジスタ6が導通状態であるので該第6トラ
ンジスタ乙に定電流源5で定まる電流が流れる。
この時、周知のように該第6トランジスタ6と該第28
.30 )ランジスタ28および30はカレントミラー
回路を構成している。したがって、該第6トランジスタ
6のエミッタ抵抗23と、前記第28jO)ランジスタ
28および30のそれぞれのエミッタ抵抗29および3
1との抵抗比で決まる電流が、該第28.30 )ラン
ジスタ2B、ろOに流れる。
.30 )ランジスタ28および30はカレントミラー
回路を構成している。したがって、該第6トランジスタ
6のエミッタ抵抗23と、前記第28jO)ランジスタ
28および30のそれぞれのエミッタ抵抗29および3
1との抵抗比で決まる電流が、該第28.30 )ラン
ジスタ2B、ろOに流れる。
そして、該第28トランジスタ28のコレクタには同様
に、該第27.25 )ランジスタ27.25および該
第26.24抵抗26 、24で構成されたカレントミ
ラー回路が接続されている。該第25トランジスタ25
には、該第26.24抵抗26.24の抵抗比で決まる
電流Llが流れろ。
に、該第27.25 )ランジスタ27.25および該
第26.24抵抗26 、24で構成されたカレントミ
ラー回路が接続されている。該第25トランジスタ25
には、該第26.24抵抗26.24の抵抗比で決まる
電流Llが流れろ。
よって該第4トランジスタ4のペース電圧。
つf’1m1のスレシホールドレベル(■TH1)ハ下
記の値となる。
記の値となる。
■rH1” Vr、f+ R5、i、 ・・・
(5)ここで、亀は該第19抵抗19の抵抗値を示す。
(5)ここで、亀は該第19抵抗19の抵抗値を示す。
また、前述した入力信号がローレベルである時、該第3
0トランジスタろ0も導通状態であるため、そのコレク
タ電圧(すなわち出力のローレベル(VL) )は VL”VCC−RL 、’2・161 となる。ここで、t、は負荷抵抗12を流れる電流であ
る。
0トランジスタろ0も導通状態であるため、そのコレク
タ電圧(すなわち出力のローレベル(VL) )は VL”VCC−RL 、’2・161 となる。ここで、t、は負荷抵抗12を流れる電流であ
る。
例えば、v、、 = sv 、 i、 = o、1mA
、rtL=soKnと仮定すればvL= oVとなる。
、rtL=soKnと仮定すればvL= oVとなる。
次に入力信号のレベルを上げてゆく。その値が上述の(
5)式で示した第1のスレシホールド電圧(■TH1)
以上に達した時、該差動対トランジスタを構成する第6
.第4トランジスタ3,4は反転し、該第6トランジス
タ3は非導通、該第4トランジスタ4は導通となる。
5)式で示した第1のスレシホールド電圧(■TH1)
以上に達した時、該差動対トランジスタを構成する第6
.第4トランジスタ3,4は反転し、該第6トランジス
タ3は非導通、該第4トランジスタ4は導通となる。
そのために、該第28.30 )ランジスタ28および
30も非導通となり、それぞれのコレクタ電流が流れな
いため、出力は反転してハイレベル(■H)VCなる。
30も非導通となり、それぞれのコレクタ電流が流れな
いため、出力は反転してハイレベル(■H)VCなる。
また、該第25トランジスタ25のコレクタ電流も流れ
ないため、該第4トランジスタ40ペース端子電圧は該
基準電圧源11の電圧IPEVr、fとなる。よって第
2のスレシホールドレベル(VTH2)ハvTH2”
■ref ・= f71と
なる。
ないため、該第4トランジスタ40ペース端子電圧は該
基準電圧源11の電圧IPEVr、fとなる。よって第
2のスレシホールドレベル(VTH2)ハvTH2”
■ref ・= f71と
なる。
その後続けて入力信号のレベルを上げていっても、出力
はノ・イレベル(■いに保持される。
はノ・イレベル(■いに保持される。
上述した入力、出力特性は、前記第4図中(C)で示す
ようになる。
ようになる。
つぎに、入力信号のレベルを下げてゆ(。入力信号のレ
ベルが該第2のスレシホールドレベル(VTH2)以下
に達すると前述した該差動対トランジスタを構成する第
3.第4)ランジスタ3.4は反転し、出力端子14の
出力信号はノ・イレベル(■H)からローレベルに反転
する。
ベルが該第2のスレシホールドレベル(VTH2)以下
に達すると前述した該差動対トランジスタを構成する第
3.第4)ランジスタ3.4は反転し、出力端子14の
出力信号はノ・イレベル(■H)からローレベルに反転
する。
以上の入力、出力特性を第4図中(d、)に示す。
以上2本発明のコンパレータ回路の動作について説明し
たが、これから明らかなように、不発明回路におけるf
ii、第2のスレシホールドレベル(■TH1)、(V
TH2)および出力の・・イ。
たが、これから明らかなように、不発明回路におけるf
ii、第2のスレシホールドレベル(■TH1)、(V
TH2)および出力の・・イ。
ローレベルV、、Vゎの値は、それぞれ互いに独立して
設定することができる。
設定することができる。
たとえば、第1のスレシホールドレベル(VTHl)は
、前記(5)式より、R3,i、の値により決まる。
、前記(5)式より、R3,i、の値により決まる。
ゆえに、前記R3およびLlのどちらか一方の値を変え
ることで、容易に前記第1のスレシホールドレベル(■
TH1)の値を設定でき、しかも、これらの値を変えた
としても、他の設定レベルには何ら影響を与えない。
ることで、容易に前記第1のスレシホールドレベル(■
TH1)の値を設定でき、しかも、これらの値を変えた
としても、他の設定レベルには何ら影響を与えない。
マタ、出力のローレベル(Vz、)は、前記(b)式よ
りRz、 、Ltの値により決まる。よって前記RLの
値または1.の値を変えることで設定値を任意に可変で
き、しかも、第1.第2のスレシホールドレベル(■T
H1)、(■TH2)の値には影響を与えない。
りRz、 、Ltの値により決まる。よって前記RLの
値または1.の値を変えることで設定値を任意に可変で
き、しかも、第1.第2のスレシホールドレベル(■T
H1)、(■TH2)の値には影響を与えない。
また、従来回路ではR1−1−R2>Cの関係式カーあ
り、そのためFLb = 5oKnと設定した場合に(
まR1+ R2) 5ooKnという抵抗値が必要とな
りIC回路には不向きであった。
り、そのためFLb = 5oKnと設定した場合に(
まR1+ R2) 5ooKnという抵抗値が必要とな
りIC回路には不向きであった。
しかし、本発明のコンパレ−タ回路ではFL5. r(
zが互いに関連がないので、独立した抵抗値に設定する
ことができる。また、抵抗値を小さくすることができる
ためIC回路に適した回路である。
zが互いに関連がないので、独立した抵抗値に設定する
ことができる。また、抵抗値を小さくすることができる
ためIC回路に適した回路である。
なお、前記の場合においては、差動対トランジスタとし
て、 PNP型バイポーラトランジスタを用いたが、こ
れはNPN型バイポーラトランジスタまたはPチャネル
、Nチャネル絶縁型電界効果トランジスタ等の増幅機能
をもった素子であっても良いことは当然である。
て、 PNP型バイポーラトランジスタを用いたが、こ
れはNPN型バイポーラトランジスタまたはPチャネル
、Nチャネル絶縁型電界効果トランジスタ等の増幅機能
をもった素子であっても良いことは当然である。
本発明は前記のように、第1.第2のスレシホールドレ
ベル■TH1,VTH2を決定する回路および出力レベ
/l/V□、VLを決定する回路をそれぞれ独立回路と
し、しかも、それらの値を互いに独立した抵抗で設定す
るようにしたので、抵抗値を小さく、かつ、消費電力を
少なくすることができるという利点がある。
ベル■TH1,VTH2を決定する回路および出力レベ
/l/V□、VLを決定する回路をそれぞれ独立回路と
し、しかも、それらの値を互いに独立した抵抗で設定す
るようにしたので、抵抗値を小さく、かつ、消費電力を
少なくすることができるという利点がある。
第1ゝ図は従来のコンパレータ回路図、第2図は前記紀
1図に示す回路の入力、出力特性を示す図、第3図は本
発明の一実施例の回路図、第4図は前記紀3図の実施例
のコンパレータ回路における入力、出力特性を示す図、
第5図は本発明の他の実施例の回路図、第6図は前記他
の実施例の具体的な回路の−1911を示す図である。 1・・入力信号 11・基準電圧源 14・・・出力端子 15・・増幅回路 16・・・市電流源 17・・・スイッチ回路 19・・・抵抗 第 7図 第2図 第3図 第4図 第5図 第 乙 医ユ
1図に示す回路の入力、出力特性を示す図、第3図は本
発明の一実施例の回路図、第4図は前記紀3図の実施例
のコンパレータ回路における入力、出力特性を示す図、
第5図は本発明の他の実施例の回路図、第6図は前記他
の実施例の具体的な回路の−1911を示す図である。 1・・入力信号 11・基準電圧源 14・・・出力端子 15・・増幅回路 16・・・市電流源 17・・・スイッチ回路 19・・・抵抗 第 7図 第2図 第3図 第4図 第5図 第 乙 医ユ
Claims (1)
- (1)抵抗を介して基準電圧源に接続された第1の入力
端子、入力信号が供給される第2の入力端子、および負
荷抵抗を介して電源に接続された出力端子を有する差動
増幅回路と、一方の端子が前記電瀞に接続され、他方の
端子がスイッチング手段を介して、前記差動増幅回路の
第1の入力端子に接続された定電流源と、前記差動増幅
回路の出力レベルに応じて、前記スイッチング手段を開
閉制御する手段とを具備したことを特徴とするコンパレ
ータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58062149A JPS59188226A (ja) | 1983-04-11 | 1983-04-11 | コンパレ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58062149A JPS59188226A (ja) | 1983-04-11 | 1983-04-11 | コンパレ−タ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59188226A true JPS59188226A (ja) | 1984-10-25 |
Family
ID=13191752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58062149A Pending JPS59188226A (ja) | 1983-04-11 | 1983-04-11 | コンパレ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59188226A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5140187A (en) * | 1989-08-26 | 1992-08-18 | Motorola, Inc. | Regenerative comparators |
US5420530A (en) * | 1986-09-18 | 1995-05-30 | Canon Kabushiki Kaisha | Voltage comparator with hysteresis |
US5565802A (en) * | 1993-09-08 | 1996-10-15 | Nec Corporation | Semiconductor device with differential amplifier operable at high speed |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726922A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Voltage comparator |
-
1983
- 1983-04-11 JP JP58062149A patent/JPS59188226A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726922A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Voltage comparator |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5420530A (en) * | 1986-09-18 | 1995-05-30 | Canon Kabushiki Kaisha | Voltage comparator with hysteresis |
US5140187A (en) * | 1989-08-26 | 1992-08-18 | Motorola, Inc. | Regenerative comparators |
US5565802A (en) * | 1993-09-08 | 1996-10-15 | Nec Corporation | Semiconductor device with differential amplifier operable at high speed |
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