JPH0778476A - Semiconductor device - Google Patents

Abstract

PURPOSE:To operate a device while reducing an access time delay in the state of reading a specific bit by varying the driving ability of a tran-sistor in an output driving circuit with a data bit output control signal. CONSTITUTION:By a data bit control circuit 30, a control signal 90 of an H signal at the time of driving all bits, an L signal at the time of driving only an upper or an low-order bit is outputted to an output buffer circuit 80. The circuit 80 is provided with individual output buffer circuits corresponding to respective bits of the upper, the low-order respective 8 bits, total 16 bits, and the driving ability of the transistor is controlled by the signal 90 from the circuit 30. At the time of driving all bits, the driving ability of the transistor of the circuit 80 is controlled lower, and is controlled higher at the time of driving only the upper or the low-order bit. Thus, respective driving ability are enhanced to a limit where no malfunction of an internal circuit exists independently of the time of driving only the upper or the lower bit and the time of driving all bits, and a signal delay time in the circuit 80 is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特にデータビット出力制御信号によりビット
毎の出力を制御したメモリＩＣ等の半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a memory IC in which output for each bit is controlled by a data bit output control signal.

【０００２】[0002]

【従来の技術】従来の出力駆動回路を図３に示す。2. Description of the Related Art A conventional output drive circuit is shown in FIG.

【０００３】従来複数の出力駆動回路を有する場合、出
力トランジスタの駆動能力は出力駆動回路で発生する電
源電圧変化等のノイズによる内部回路の誤動作を防ぐた
めに、あらかじめ、外部出力駆動トランジスタが全て動
作した状態（最大ノイズ発生状態）において、電源ノイ
ズ量を越えないように設定されている。このトランジス
タ駆動能力の設定方法によれば、駆動されるトランジス
タ数が多いほど個々の出力トランジスタの駆動能力は小
さく設定する必要があり、出力駆動回路での駆動時間の
遅れが増加することになる。データビット出力制御信号
を具備した半導体装置においても、同様に全ての外部出
力駆動トランジスタが動作した状態で、半導体装置全体
の動作に支障がないように、外部出力駆動トランジスタ
の能力が設定されており、特定ビットのみ出力する場合
においても同一の駆動能力のトランジスタを使用してい
る。Conventionally, in the case of having a plurality of output drive circuits, all the external output drive transistors have been operated in advance in order to prevent malfunction of the internal circuit due to noise such as power supply voltage change generated in the output drive circuit. In the state (maximum noise generation state), it is set so as not to exceed the power supply noise amount. According to this transistor drive capability setting method, the drive capability of each output transistor needs to be set smaller as the number of transistors to be driven increases, resulting in an increase in drive time delay in the output drive circuit. Even in a semiconductor device equipped with a data bit output control signal, the capability of the external output drive transistor is set so that the operation of the entire semiconductor device is not hindered when all the external output drive transistors are operating. , Even when only specific bits are output, transistors having the same drive capability are used.

【０００４】[0004]

【発明が解決しようとする課題】前記従来の半導体集積
装置においては、出力駆動回路の数が増加するほど、個
々の出力駆動回路のトランジスタの駆動能力を小さく設
定しなければならない。しかし、データビット出力制御
信号によって特定ビットの出力駆動回路のみを動作させ
る場合では、全ビット駆動させる場合よりノイズによる
影響が少ない為、トランジスタの駆動能力を全ビット駆
動させる場合程小さくする必要は無いにもかかわらず、
出力駆動回路のトランジスタの駆動能力を小さく設定し
た状態で使用される。このため出力駆動回路での駆動時
間が必要以上に遅れるという課題を有していた。本発明
の目的はかかる課題を解決し、データビット出力制御信
号によって特定ビットの出力駆動回路のみを動作させる
場合において、必要以上に出力回路での駆動時間の遅れ
を増加させない半導体装置を提供することである。In the conventional semiconductor integrated device, as the number of output drive circuits increases, the drive capability of the transistors of each output drive circuit must be set smaller. However, in the case of operating only the output drive circuit of a specific bit by the data bit output control signal, the influence of noise is less than that in the case of driving all bits, so that it is not necessary to reduce the drive capability of the transistor as much as in driving all bits. in spite of,
It is used with the drive capability of the transistors in the output drive circuit set to a small level. Therefore, there is a problem in that the drive time in the output drive circuit is delayed more than necessary. An object of the present invention is to solve the above problems and to provide a semiconductor device which does not increase the delay of the drive time in the output circuit more than necessary when operating only the output drive circuit of the specific bit by the data bit output control signal. Is.

【０００５】[0005]

【課題を解決するための手段】本発明の半導体装置は、
データビット出力制御信号によりビット毎の出力を制御
された半導体装置において、前記データビット出力制御
信号により出力駆動トランジスタのトランジスタ駆動能
力を制御することを特徴とする。The semiconductor device of the present invention comprises:
In the semiconductor device in which the output for each bit is controlled by the data bit output control signal, the transistor drive capability of the output drive transistor is controlled by the data bit output control signal.

【０００６】また、前記データビット出力制御信号によ
り制御され動作する前記出力駆動トランジスタの駆動能
力の総和は、全データビット動作時の出力駆動トランジ
スタの駆動能力の総和とほぼ同一あるいは少なくなるよ
うに制御することを特徴とする。Further, the total drive capacity of the output drive transistors controlled and operated by the data bit output control signal is controlled to be substantially the same as or smaller than the total drive capacity of the output drive transistors during all data bit operations. It is characterized by doing.

【０００７】[0007]

【作用】上記手段によれば、出力駆動回路のトランジス
タの駆動能力を、データビット出力制御信号により可変
可能にすることにより、特定ビットの読みだし状態では
アクセスタイムの遅れを少なくして動作することが可能
となる。According to the above means, the drive capability of the transistor of the output drive circuit is made variable by the data bit output control signal, so that the operation can be performed with a small access time delay in the read state of the specific bit. Is possible.

【０００８】[0008]

【実施例】以下に本発明について実施例に基いて説明す
る。図１は、本発明の第１の実施例を示す本半導体装置
の概略ブロック図である。EXAMPLES The present invention will be described below based on examples. FIG. 1 is a schematic block diagram of the present semiconductor device showing a first embodiment of the present invention.

【０００９】３０はデータビットコントロール回路であ
り、上位ビット、下位ビット、全ビットの稼働切り換え
信号を作るための回路である。１０は上位ビット制御信
号の入力端子であり、”Ｈ”信号を入力するとデータビ
ットコントロール信号３５により機能ブロック回路５０
の上位ビットの機能が稼働する。２０は下位ビット制御
信号の入力端子であり、同様に”Ｈ”信号を入力する
と、データビットコントロール信号３５により機能ブロ
ック回路５０の下位ビットの機能が稼働する。Reference numeral 30 denotes a data bit control circuit, which is a circuit for generating operation switching signals for upper bits, lower bits and all bits. Reference numeral 10 is an input terminal for a high-order bit control signal. When the "H" signal is input, the data bit control signal 35 causes the functional block circuit 50 to operate.
The function of the upper bits of is activated. Reference numeral 20 denotes an input terminal for the lower bit control signal. Similarly, when the "H" signal is input, the data bit control signal 35 activates the lower bit function of the functional block circuit 50.

【００１０】４０は入力端子であり、本半導体装置が機
能するために必要な外部信号が入力される端子である。
メモリＩＣ等での具体的な信号としては、アドレス信
号、チップイネーブル信号等の外部信号が入力される端
子である。An input terminal 40 is a terminal to which an external signal necessary for the functioning of the semiconductor device is input.
Specific signals in the memory IC or the like are terminals to which external signals such as address signals and chip enable signals are input.

【００１１】６０は入力バッファ回路であり、入力は４
０の入力端子であり、出力６５は機能ブロック回路５０
に接続されている。入力バッファ回路６０は入力端子４
０より入力された信号を受けて、機能ブロック回路５０
が効率的に動作するために、電圧の振幅、立ち上がり時
間、立ち下がり時間等を波形整形した信号を伝搬するた
めの入力インターフェイス回路である。Reference numeral 60 denotes an input buffer circuit, which has 4 inputs.
0 is an input terminal and an output 65 is a functional block circuit 50.
It is connected to the. The input buffer circuit 60 has an input terminal 4
The functional block circuit 50 receives the signal input from 0.
Is an input interface circuit for propagating a signal whose waveform is shaped in terms of voltage amplitude, rise time, fall time, etc. in order to operate efficiently.

【００１２】５０は機能ブロック回路であり、半導体装
置が機能を実現するための主たる回路から構成されてお
り、データビット信号３５により、各ビットの動作をコ
ントロールしている。Reference numeral 50 denotes a functional block circuit, which is composed of a main circuit for realizing the function of the semiconductor device, and controls the operation of each bit by the data bit signal 35.

【００１３】具体的な例として上位８ビット、下位８ビ
ット、計１６ビットの出力を有しデータビット制御信号
により上位ビット、下位ビットを個別に制御動作し出力
可能なメモリＩＣの場合で説明すると、機能ブロック回
路５０はアドレスデコーダ回路、メモリ本体、センスア
ンプ及び各種タイミング制御回路等により構成される。
データビット信号３５は機能ブロック回路５０の内部で
上位ビット、下位ビットに対応するセンスアンプ等の選
択動作制御を行う。As a concrete example, a case of a memory IC having outputs of upper 8 bits, lower 8 bits and a total of 16 bits and capable of individually controlling and outputting upper bits and lower bits by a data bit control signal will be described. The functional block circuit 50 is composed of an address decoder circuit, a memory body, a sense amplifier, various timing control circuits, and the like.
The data bit signal 35 controls the selection operation of the sense amplifier or the like corresponding to the upper bit and the lower bit inside the functional block circuit 50.

【００１４】８０は出力バッファ回路であり、５０の機
能ブロック回路から出力された結果を入力とし、７０の
出力端子を通して外部装置と接続可能にするための出力
インターフェイス回路である。Reference numeral 80 denotes an output buffer circuit, which is an output interface circuit for receiving the result output from the functional block circuit 50 and connecting it to an external device through an output terminal 70.

【００１５】前述のメモリＩＣの例に対応して説明する
と、出力バッファ回路８０の内部は、上位８ビット、下
位８ビット、計１６ビットの各ビットに対応する個別の
出力バッファ回路を有している。Explaining in correspondence with the example of the memory IC described above, the output buffer circuit 80 has individual output buffer circuits corresponding to the upper 8 bits, the lower 8 bits, and a total of 16 bits. There is.

【００１６】データビットコントロール回路３０は、全
ビット駆動の場合は”Ｈ”、上位ビットまたは下位ビッ
トのみ駆動する場合は”Ｌ”信号の制御信号９０を出力
する。出力バッファ回路８０内部の各ビットに対応する
個別の出力バッファ回路は、上記データビットコントロ
ール回路からの制御信号９０により、出力バッファ回路
のトランジスタの駆動能力を制御される。The data bit control circuit 30 outputs a control signal 90 which is an "H" signal when driving all bits and an "L" signal when driving only an upper bit or a lower bit. In the individual output buffer circuit corresponding to each bit inside the output buffer circuit 80, the drive capability of the transistor of the output buffer circuit is controlled by the control signal 90 from the data bit control circuit.

【００１７】全ビット駆動の場合は出力バッファ回路の
トランジスタの駆動能力は低く、また上位ビットまたは
下位ビットのみ駆動する場合は、出力バッファ回路のト
ランジスタの駆動能力は高く制御される。このため上位
ビットまたは下位ビットのみ駆動する場合において、全
ビット駆動する場合とは独立して内部回路の誤動作が発
生しない限界まで個々の駆動能力を高くすることが可能
であり、出力バッファ回路での信号遅れ時間を少なくす
ることが可能である。In the case of driving all bits, the driving capability of the transistors of the output buffer circuit is low, and in the case of driving only the upper bit or the lower bit, the driving capability of the transistors of the output buffer circuit is controlled high. Therefore, when driving only the high-order bits or low-order bits, it is possible to increase the individual drive capability up to the limit where malfunction of the internal circuit does not occur, independently of driving all bits. It is possible to reduce the signal delay time.

【００１８】図２は、本発明の実施例を示す出力バッフ
ァ回路図であり、図１の出力バッファ回路８０の内部の
各ビット出力に対応する個別の出力回路の一実施例回路
を示している。FIG. 2 is an output buffer circuit diagram showing an embodiment of the present invention, and shows an embodiment circuit of an individual output circuit corresponding to each bit output inside the output buffer circuit 80 of FIG. .

【００１９】Ｑ１〜Ｑ１０はＭＯＳトランジスタであ
り、Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９はＰチャネルＭＯＳ
トランジスタであり、Ｑ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１０
はＮチャネルＭＯＳトランジスタであり、Ｎ１はインバ
ータである。Ｗ１，Ｗ２，Ｗ９，Ｗ１０はＱ１，Ｑ２，
Ｑ９，Ｑ１０それぞれのトランジスタサイズである。９
０のデータビット出力制御信号が”Ｈ”の場合、Ｑ３及
びＱ４、Ｑ５及びＱ６で構成されたそれぞれのスイッチ
は”ＯＦＦ”状態となり、Ｑ１とＱ９、Ｑ２とＱ１０の
ゲート間は切断された状態となり、この場合の出力バッ
ファ回路の駆動能力はＰｃｈ側Ｗ１，Ｎｃｈ側Ｗ２とな
る。この時、Ｑ９及びＱ１０のゲートはＱ７，Ｑ８によ
ってそれぞれプルアップ、プルダウンされる。９０のデ
ータビット出力制御信号が”Ｌ”の場合、Ｑ３及びＱ
４、Ｑ５及びＱ６で構成されたそれぞれのスイッチは”
ＯＮ”状態となり、Ｑ１とＱ９、Ｑ２とＱ１０のゲート
間は接続された状態となり、この場合の出力バッファ回
路の駆動能力はＰｃｈ側Ｗ１＋Ｗ９，Ｎｃｈ側Ｗ２＋Ｗ
１０となり出力バッファ回路の駆動能力を大きくするこ
とができる。この時、Ｑ７，Ｑ８は”ＯＦＦ”状態とな
る。Q1 to Q10 are MOS transistors, and Q1, Q3, Q5, Q7 and Q9 are P channel MOSs.
Transistors, Q2, Q4, Q6, Q8, Q10
Is an N-channel MOS transistor, and N1 is an inverter. W1, W2, W9, W10 are Q1, Q2
The transistor sizes are Q9 and Q10, respectively. 9
When the data bit output control signal of 0 is "H", the switches composed of Q3 and Q4, Q5 and Q6 are in "OFF" state, and the gates of Q1 and Q9 and Q2 and Q10 are disconnected. Thus, the drive capability of the output buffer circuit in this case is Pch side W1 and Nch side W2. At this time, the gates of Q9 and Q10 are pulled up and pulled down by Q7 and Q8, respectively. When the data bit output control signal of 90 is "L", Q3 and Q
Each switch composed of 4, Q5 and Q6 is "
In the "ON" state, the gates of Q1 and Q9 and Q2 and Q10 are connected, and the driving capability of the output buffer circuit in this case is Pch side W1 + W9, Nch side W2 + W.
Therefore, the driving capability of the output buffer circuit can be increased. At this time, Q7 and Q8 are in the "OFF" state.

【００２０】また、本発明はデータビット制御信号によ
り外部出力駆動トランジスタの駆動能力を変更する方法
であるが、特定ビットの出力駆動回路のみを動作させる
場合においても、全ビットの出力駆動回路を動作させる
場合においても、実質的に動作する全外部出力駆動トラ
ンジスタ駆動能力の総和がほぼ一定となるように制御す
ることにより、ノイズによる内部回路の誤動作を防止し
つつ出力回路の遅れを必要以上に発生させないことが可
能である。Further, although the present invention is a method of changing the drive capability of the external output drive transistor by the data bit control signal, even when only the output drive circuit of a specific bit is operated, the output drive circuit of all bits is operated. In this case, by controlling so that the sum of the driving capabilities of all external output drive transistors that operate substantially is kept constant, the internal circuit malfunction is prevented and the output circuit delay is generated more than necessary. It is possible not to let it.

【００２１】具体的な例として前述の上位ビット、下位
ビット、全ビットの切り替えをおこなう場合では上位ビ
ットあるいは下位ビットのみを出力する場合は、全ビッ
ト出力する場合のトランジスタ駆動能力に比較してほぼ
２倍にすることが可能である。つまり図２のトランジス
タＱ１、Ｑ２、Ｑ９、Ｑ１０のそれぞれのトランジスタ
サイズＷ１、Ｗ２、Ｗ９、Ｗ１０はＷ１＋Ｗ９＝２×Ｗ
１、Ｗ２＋Ｗ１０＝２×Ｗ２とすることが可能である。
式を整理するとＷ１＝Ｗ９、Ｗ２＝Ｗ１０となる。As a concrete example, in the case of switching the upper bit, the lower bit, and all the bits described above, when only the upper bit or the lower bit is output, it is almost the same as the transistor driving capability in the case of outputting all the bits. It can be doubled. That is, the transistor sizes W1, W2, W9, and W10 of the transistors Q1, Q2, Q9, and Q10 in FIG. 2 are W1 + W9 = 2 × W.
1 and W2 + W10 = 2 × W2.
When the formulas are arranged, W1 = W9 and W2 = W10.

【００２２】但し、本発明の主旨は同一動作タイミング
での最大ノイズ発生状態でのノイズ量が限界を越えない
ように、出力駆動トランジスタの駆動能力を制御するも
のであり、半導体装置全体からみて他の出力駆動回路、
内部動作によるノイズ発生、特性上での必要性等を考慮
してトランジスタ駆動能力を決定すればよい。このため
前述の関係式はＷ１＋Ｗ９≦２×Ｗ１、Ｗ２＋Ｗ１０≦
２×Ｗ２とすることが好ましいといえる。またこの実施
例ではデータビット出力が上位ビット、下位ビットの２
分割の例であるが、他の部分ビット出力形態でも本発明
は応用可能である。However, the gist of the present invention is to control the drive capability of the output drive transistor so that the noise amount in the maximum noise generation state at the same operation timing does not exceed the limit, and it is different from the whole semiconductor device. Output drive circuit of
The transistor driving capability may be determined in consideration of noise generation due to internal operation, necessity of characteristics, and the like. Therefore, the above relational expression is W1 + W9 ≦ 2 × W1, W2 + W10 ≦
It can be said that 2 × W2 is preferable. Further, in this embodiment, the data bit output is the upper bit and the lower bit of 2
This is an example of division, but the present invention can be applied to other partial bit output forms.

【００２３】さらに本発明の方法は、特に外部付加容量
が大きい外部駆動出力回路について、電源ノイズ等にた
いする効果が大きいが、半導体装置内の内部駆動回路で
もデータビット制御信号により、実質的に動作する駆動
回路数が制御される箇所（センスアンプ、内部バスライ
ン駆動出力等）においても、同様にデータビット制御信
号によりトランジスタの駆動能力を制御するように応用
可能である。Further, the method of the present invention has a great effect on the power source noise and the like especially in the external drive output circuit having a large external added capacitance, but the internal drive circuit in the semiconductor device substantially operates by the data bit control signal. Even in a place where the number of drive circuits is controlled (sense amplifier, internal bus line drive output, etc.), the drive capability of the transistor can be similarly controlled by the data bit control signal.

【００２４】[0024]

【発明の効果】以上のように本発明によれば、同一半導
体集積装置をもって、特定ビット駆動の場合には、全ビ
ット駆動の場合より駆動能力の高い出力バッファ回路を
有した半導体集積装置を提供することができ、出力バッ
ファ回路での駆動時間の遅れを少なくすることが可能で
ある。As described above, according to the present invention, there is provided a semiconductor integrated device having the same semiconductor integrated device and having an output buffer circuit having a higher driving capability in the case of driving a specific bit than in the case of driving all bits. Therefore, it is possible to reduce the delay of the driving time in the output buffer circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係わる半導体装置を示す概略ブロック
図。FIG. 1 is a schematic block diagram showing a semiconductor device according to the present invention.

【図２】本発明の半導体装置における出力バッファ回路
の実施例を示す回路図。FIG. 2 is a circuit diagram showing an embodiment of an output buffer circuit in the semiconductor device of the present invention.

【図３】従来の半導体装置を示すブロック図。FIG. 3 is a block diagram showing a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１０ ・・・上位ビット制御信号 ２０ ・・・下位ビット制御信号 ３０ ・・・データビットコントロール回路 ３５ ・・・データビットコントロール信号 ４０ ・・・入力端子 ５０ ・・・機能ブロック回路 ５５ ・・・出力バッファ入力 ５５−Ｐ ・・・出力バッファＰｃｈ側トランジスタ入
力 ５５−Ｎ ・・・出力バッファＮｃｈ側トランジスタ入
力 ６０ ・・・入力バッファ回路 ６５ ・・・入力バッファ出力 ７０ ・・・出力端子 ８０ ・・・出力バッファ回路 ９０ ・・・データビット出力制御信号 Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９・・・ＰチャネルＭＯＳ
トランジスタ Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０・・・ＮチャネルＭＯ
Ｓトランジスタ Ｎ１ ・・・ＭＯＳトランジスタで構成したインバータ10 ・ ・ ・ Higher bit control signal 20 ・ ・ ・ Lower bit control signal 30 ・ ・ ・ Data bit control circuit 35 ・ ・ ・ Data bit control signal 40 ・ ・ ・ Input terminal 50 ・ ・ ・ Function block circuit 55 ・ ・ ・ Output Buffer input 55-P ... Output buffer Pch side transistor input 55-N ... Output buffer Nch side transistor input 60 ... Input buffer circuit 65 ... Input buffer output 70 ... Output terminal 80 ... Output buffer circuit 90 ... Data bit output control signal Q1, Q3, Q5, Q7, Q9 ... P-channel MOS
Transistors Q2, Q4, Q6, Q8, Q10 ... N-channel MO
S transistor N1 ... Inverter composed of MOS transistors

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0175 8321−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification number Office reference number FI Technical indication location H03K 17/687 19/0175 8321-5J H03K 19/00 101 F

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】データビット出力制御信号によりビットご
との出力を制御する半導体装置において、前記データビ
ット出力制御信号により出力駆動トランジスタのトラン
ジスタ駆動能力を制御することを特徴とする半導体装
置。1. A semiconductor device for controlling an output for each bit by a data bit output control signal, wherein the transistor driving capability of an output drive transistor is controlled by the data bit output control signal. 【請求項２】請求項１記載の半導体装置において、前記
データビット出力制御信号により制御され動作する前記
出力駆動トランジスタの駆動能力の総和は、全データビ
ット動作時の出力駆動トランジスタの駆動能力の総和と
ほぼ同一あるいは少なくなるように制御することを特徴
とする半導体装置。2. The semiconductor device according to claim 1, wherein the sum of the driving capabilities of the output driving transistors controlled and operated by the data bit output control signal is the sum of the driving capabilities of the output driving transistors during all data bit operations. A semiconductor device characterized by being controlled so as to be almost the same as or less than the above.