JPH0776934B2 - Microcomputer-based abnormality detection device - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータを制御装置として用いる
制御システム等に利用されるマイクロコンピュータ系の
異常検出装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer type abnormality detection device used in a control system or the like using a microcomputer as a control device.

従来の技術 第３図は、この種の従来装置が組込まれた制御システム
の概略ブロック図、第４図は、第３図に示す異常検出装
置の入出力関係をより細かく示すブロック図、第５図
は、同装置のブロック図である。2. Description of the Related Art FIG. 3 is a schematic block diagram of a control system in which this type of conventional device is incorporated, and FIG. 4 is a block diagram showing the input / output relationship of the abnormality detection device shown in FIG. 3 in more detail. The figure is a block diagram of the device.

まず、第３図において、１はメイン制御部、２はサブ制
御部であり、これらは共にマイクロコンピュータ（以
下、マイコンという。）を主体に構成されているもので
ある。３は異常検出装置であり、この異常検出装置３は
メイン制御部１より入力されるメイン監視信号によりメ
イン制御部１におけるマイコンの動作を監視し、これに
異常が生じたときには切換信号を出力して切換えスイッ
チSWをサブ側へ切換えるようになっている。これにより
当該制御システムはメイン制御部１に異常が生じたとき
にはサブ制御部２へ制御を移行するようになっているも
のである。First, in FIG. 3, 1 is a main control unit, 2 is a sub-control unit, both of which are mainly composed of a microcomputer (hereinafter referred to as a microcomputer). Reference numeral 3 denotes an abnormality detecting device. The abnormality detecting device 3 monitors the operation of the microcomputer in the main control unit 1 by a main monitoring signal input from the main control unit 1 and outputs a switching signal when an abnormality occurs in this. The selector switch SW is switched to the sub side. As a result, the control system shifts control to the sub control unit 2 when an abnormality occurs in the main control unit 1.

なお、４はその制御に使用するデータを得るための各種
センサ等からなる入力系、５は被制御機器等からなる出
力系である。Reference numeral 4 is an input system including various sensors for obtaining data used for the control, and reference numeral 5 is an output system including controlled devices.

第４図において、6aはメイン制御部１のマイコン、７は
クロック発生部、8aはクロック発生部７と共に上記異常
検出装置３を構成する異常検出部である。In FIG. 4, 6a is a microcomputer of the main control unit 1, 7 is a clock generating unit, and 8a is an abnormality detecting unit that constitutes the abnormality detecting device 3 together with the clock generating unit 7.

マイコン6aは所定範囲内の周期で上記メイン監視信号
（図中のWDTRST）を出力する。The microcomputer 6a outputs the main monitoring signal (WDTRST in the figure) at a cycle within a predetermined range.

クロック発生部７は一定周期のクロック信号（図中のC
K）を発生するものである。The clock generation unit 7 uses a clock signal with a constant period (C
K) is generated.

異常検出部8aにはマイコン6aからのメイン監視信号とク
ロック発生部７からのクロック信号とが入力されてい
る。この異常検出部8aは、クロック信号を使ってメイン
監視信号の入力周期を計測することによりマイコン6aの
異常を検出し、切換え信号（図中のBU）を発生する。な
お、図中のRESETは電源立上げ時等におけるハード・リ
セット信号である。The main monitor signal from the microcomputer 6a and the clock signal from the clock generator 7 are input to the abnormality detector 8a. The abnormality detection unit 8a detects an abnormality in the microcomputer 6a by measuring the input cycle of the main monitoring signal using the clock signal, and generates a switching signal (BU in the figure). RESET in the figure is a hard reset signal when the power is turned on.

第５図に示すように、異常検出部8aは、ウォッチドッグ
タイマーと呼ばれるカウンタ20とＤフリップフロップ21
とオアゲート22aとから大略構成されている。As shown in FIG. 5, the abnormality detector 8a includes a counter 20 called a watchdog timer and a D flip-flop 21.
And an OR gate 22a.

カウンタ20はクロック発生部７からのクロック信号をカ
ウントすることにより計時動作するもので、カウントア
ップしたときにはキャリーを出力する。このカウンタ20
によるカウント開始からキャリー出力までの時間は上記
メイン監視信号の入力周期の最大許容量とされるもので
あって、即ち、キャリーはマイコン6aの異常検出信号と
されるものである。The counter 20 counts the clock signal from the clock generator 7 to perform a timekeeping operation, and outputs a carry when it counts up. This counter 20
The time from the start of counting by the above to the carry output is the maximum allowable amount of the input cycle of the main monitoring signal, that is, the carry is the abnormality detection signal of the microcomputer 6a.

フリップフロップ21のＤ入力端子にはそのキャリーが入
力されるようになっており、同クロック入力端子にはク
ロック発生部７からのクロック信号が入力される。この
フリップフロップ21はＤ入力端子にキャリーが入るとＱ
出力端子がハイになる。これが、上記切換信号に相当す
る。The carry is input to the D input terminal of the flip-flop 21, and the clock signal from the clock generator 7 is input to the clock input terminal. This flip-flop 21 has a Q when a carry enters the D input terminal.
The output terminal goes high. This corresponds to the switching signal.

オアゲート22aにはメイン監視信号とハード・リセット
信号とが入力され、その出力はカウンタ20のＲ入力端子
に入力されるようになっている。これによりカウンタ20
は両信号の何れかによりリセットされるようになってい
る。ハード・リセット信号はフリップフロップ21のＲ入
力端子にも入力され、これがリセットされるようになっ
ている。A main monitoring signal and a hard reset signal are input to the OR gate 22a, and the output thereof is input to the R input terminal of the counter 20. This allows counter 20
Is reset by either of the two signals. The hard reset signal is also input to the R input terminal of the flip-flop 21 to reset it.

次に、動作を説明する。Next, the operation will be described.

マイコン6aが正常動作状態にあるときには、このマイコ
ン6aから所定範囲内の周期でメイン監視信号が出力され
るため、カウンタ20はその周期で初期化が繰返されるた
め、キャリーを出力するに至らない。When the microcomputer 6a is in a normal operating state, the main monitoring signal is output from the microcomputer 6a in a cycle within a predetermined range, and the counter 20 is repeatedly initialized in that cycle, so that it does not output a carry.

よって、フリップフロップ21のＱ出力端子もローのまま
で、メイン制御部１による制御が続行される。Therefore, the Q output terminal of the flip-flop 21 also remains low, and the control by the main controller 1 is continued.

そして、マイコン6aに異常が生じ、メイン監視信号が上
記所定範囲内の周期で出力されないようになると、カウ
ンタ20がカウントアップしてキャリーが出力されること
となる。Then, when an abnormality occurs in the microcomputer 6a and the main monitor signal is not output in the cycle within the predetermined range, the counter 20 counts up and the carry is output.

したがって、フリップフロップ21のＱ出力端子がハイに
なり、制御がメイン制御部１からサブ制御部２へ移行さ
れることとなる。Therefore, the Q output terminal of the flip-flop 21 becomes high, and control is transferred from the main control unit 1 to the sub control unit 2.

このように、従来の異常検出装置でもメイン監視信号の
出力周期が所定範囲内に入らなくなったことを検出する
ことによりマイコン6aの異常を検出することができる。As described above, even the conventional abnormality detecting device can detect the abnormality of the microcomputer 6a by detecting that the output cycle of the main monitoring signal does not fall within the predetermined range.

発明が解決しようとする課題 しかしながら、上記従来の異常検出装置では、メイン監
視信号がマイコン系とは関係のないある程度の長さを持
つ信号線を通じて出力されていたため、この信号線に異
常が生じた場合、マイコン系が正常であるにもかかわら
ず異常として検出されたり、マイコン系に異常が発生し
ているにもかかわらず、これが検出されなかったりする
可能性が有り、検出動作の信頼性に欠けるという問題が
あった。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the above-described conventional abnormality detection device, since the main monitoring signal was output through the signal line having a certain length unrelated to the microcomputer system, an abnormality occurred in this signal line. In this case, the microcomputer system may be detected as abnormal even though it is normal, or it may not be detected even though the microcomputer system is abnormal, and the detection operation is not reliable. There was a problem.

また、同様の利用により、マイコン系に属する各種バス
ラインでの異常が検出し難く、性能上、充分なものでは
なかった。Further, with the same use, it is difficult to detect an abnormality in various bus lines belonging to the microcomputer system, and the performance is not sufficient.

本発明は、このような従来の問題を解決するもので、検
出動作の信頼性向上と検出能力の向上とを図ったマイコ
ン系の異常検出装置を提供することを目的とする。The present invention solves such a conventional problem, and an object of the present invention is to provide a microcomputer type abnormality detection device which improves the reliability of the detection operation and the detection ability.

課題を解決するための手段 本発明は、上記目的を達成するために、マイコン系に、
各種バスラインを通じて所定範囲内の周期でアドレスデ
ータ、書込み指令データ、書込み用データなどの監視用
データを出力する監視用データ発生手段を設け、上記ア
ドレスデータ及び書込み指令データをアドレスデコーダ
に入力して書込み指令信号を発生させ、計時内容が上記
所定範囲内の周期から外れるとマイコン系の異常検出信
号を発生するタイマーの計時内容を上記書込み指令信号
により初期化するようにして、その書込み指令信号の出
力周期を監視するようにすると共に、各回の書込み用デ
ータには相互に特定関係を持たせ、上記書込み指令信号
を受けると、この書込み用データを一のレジスタに取込
むと同時に、この一のレジスタに入っていたデータを他
のレジスタへシフトするシフトレジスタを設け、その一
のレジスタ及び他のレジスタのデータを判定回路に与
え、この判定回路に両データ間において特定関係が成立
しているかどうかを監視させるようにしたものである。Means for Solving the Problems In order to achieve the above object, the present invention provides a microcomputer system,
Providing monitoring data generating means for outputting monitoring data such as address data, write command data, and write data at a cycle within a predetermined range through various bus lines, and inputting the address data and write command data to the address decoder. Generate a write command signal, and generate a microcomputer system error detection signal when the timekeeping content deviates from the cycle within the specified range.The timer command content is initialized by the write command signal. The output cycle is monitored, the write data at each time has a specific relationship with each other, and when the write command signal is received, the write data is taken into one register and at the same time A shift register that shifts the data stored in the register to another register is provided, and the one register and the other Given data register to the determination circuit, in which a specific relationship is so as to monitor whether established between the two data on the judgment circuit.

作 用 したがって、本発明によれば、マイコン監視用の信号を
マイコン系に属する各種バスラインを通じて出力するよ
うにしたため、マイコン系とは関係の無いところの異常
が原因で誤動作することを極力防止できる。Therefore, according to the present invention, since the signal for monitoring the microcomputer is output through various bus lines belonging to the microcomputer system, it is possible to prevent malfunction due to an abnormality irrelevant to the microcomputer system. .

また、アドレスバス、コントロールバスを通じて出力さ
れるアドレスデータや書込み指令データの出力周期を監
視すると共に、データバスを通じて出力される各回の書
込み用データ相互間に成立すべき特定関係を監視するよ
うにしたので、マイコン本体の異常のみならず、それら
の各バスラインでの異常も確実に検出されるようにな
る。Also, the output cycle of the address data and the write command data output through the address bus and the control bus is monitored, and the specific relationship that should be established between the write data at each time output through the data bus is also monitored. Therefore, not only the abnormality of the microcomputer main body but also the abnormality of each of these bus lines can be detected without fail.

実施例 以下に、本発明の実施例を図面に基いて説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明に係る異常検出装置の一実施例における
入出力関係を示すブロック図、第２図は同装置のブロッ
ク図である。FIG. 1 is a block diagram showing an input / output relationship in an embodiment of the abnormality detecting apparatus according to the present invention, and FIG. 2 is a block diagram of the apparatus.

まず、第１図において、6bはメイン制御部のマイコンで
あり、このマイコン6bは、所定範囲内の周期で、コント
ロールバス10を通じて書込み指令データと読出し指令デ
ータとを交互に出力すると同時に、アドレスバス11を通
じてアドレスデータを出力し、しかも、書込み指令デー
タを出力する毎にデータバスを通じて前回のものと特定
関係を有する書込み用データを出力する。書込み・読出
し指令データ及びアドレスデータはアドレスデコーダ９
に与えられ、ここで、書込み指令信号（図中のWDWE）と
読出し指令信号（図中のWDRE）とにデコードされる。First, in FIG. 1, reference numeral 6b is a microcomputer of the main control unit. The microcomputer 6b alternately outputs write command data and read command data through the control bus 10 at a cycle within a predetermined range, and at the same time, the address bus. The address data is output through 11, and each time the write command data is output, the write data having a specific relationship with the previous one is output through the data bus. The write / read command data and the address data are the address decoder 9
And is decoded into a write command signal (WDWE in the figure) and a read command signal (WDRE in the figure).

8bは従来と同じクロック発生部７と共に異常検出装置を
構成する異常検出部である。この異常検出部8bは、アド
レスデコーダ９からの書込み指令信号及び読出し指令信
号の出力周期と、データバス12を通じて来る各回の書込
み用データ間における特定関係の成立性とを監視してマ
イコン6bの異常を検出し、従来と同様の切換え信号を発
生する。Reference numeral 8b is an anomaly detection unit that constitutes an anomaly detection device together with the same clock generation unit 7 as the conventional one. The abnormality detection unit 8b monitors the output cycle of the write command signal and the read command signal from the address decoder 9 and the establishment of a specific relationship between the write data of each time coming through the data bus 12 to detect an abnormality of the microcomputer 6b. Is detected and a switching signal similar to the conventional one is generated.

第２図において、22bは３入力のオアゲートで、このオ
アゲート22bには、書込み指令信号と読出し指令信号と
ハード・リセット信号とが入力され、その出力はカウン
タ20のＲ入力端子に入力される。このカウンタ20とフリ
ップフロップ21とは第３図のものと同じものである。In FIG. 2, 22b is a three-input OR gate, and a write command signal, a read command signal, and a hard reset signal are input to the OR gate 22b, and the output thereof is input to the R input terminal of the counter 20. The counter 20 and the flip-flop 21 are the same as those in FIG.

23はシフトレジスタであり、23a、23bはその各ビットを
成すＤフリップフロップである。Reference numeral 23 is a shift register, and 23a and 23b are D flip-flops forming each bit thereof.

フリップフロップ23aのＤ入力端子にはマイコン6bから
の書込み用データが入力され、同クロック入力端子には
書込み指令信号が入力されており、フリップフロップ23
aは書込み指令信号を受けると書込み用データの内容が
Ｑ出力端子に現れるようになっている。フリップフロッ
プ23aのＳ入力端子にはハード・リセット信号が入力さ
れており、これによって、電源立上げ時等の初期状態で
はＱ出力端子がハイレベルになるようにされている。The data for writing from the microcomputer 6b is input to the D input terminal of the flip-flop 23a, and the write command signal is input to the clock input terminal of the flip-flop 23a.
When a receives a write command signal, the content of the write data appears at the Q output terminal. A hard reset signal is input to the S input terminal of the flip-flop 23a, whereby the Q output terminal is set to a high level in the initial state such as when the power is turned on.

フリップフロップ23bのＤ入力端子にはフリップフロッ
プ23aのＱ出力端子の出力が入力され、同クロック入力
端子には書込み指令信号が入力されるようになってお
り、このフリップフロップ23bは書込み指令信号を受け
るとフリップフロップ23aのＱ出力端子の内容がそのＱ
出力端子に現われる。つまり、書込み指令信号が出力さ
れたときには、フリップフロップ23aに書込み用データ
が取込まれ、フリップフロップ23bにはそのフリップフ
ロップ23aに格納されていたデータがシフトされてくる
こととなる。フリップフロップ23bのＲ入力端子にはハ
ード・リセット信号が入力されるようになっており、こ
のフリップフロップ23bは初期状態ではＱ出力端子がロ
ーレベルになるようにされている。The output of the Q output terminal of the flip-flop 23a is input to the D input terminal of the flip-flop 23b, and the write command signal is input to the same clock input terminal of the flip-flop 23b. When received, the contents of the Q output terminal of the flip-flop 23a will change to that Q.
Appears at the output terminal. That is, when the write command signal is output, the write data is taken into the flip-flop 23a, and the data stored in the flip-flop 23a is shifted to the flip-flop 23b. A hard reset signal is input to the R input terminal of the flip-flop 23b, and the Q output terminal of the flip-flop 23b is set to the low level in the initial state.

24は３ステート・バッフアであり、このバッファ24は、
フリップフロップ23aQ出力端子の出力を入力しており、
読出し指令信号でイネーブル、つまり読出し可能状態に
なる。24 is a 3-state buffer, and this buffer 24 is
The output of the flip-flop 23aQ output terminal is input,
The read command signal enables the signal, that is, the read-enabled state.

マイコン6bは、読出し指令データを出力することで、バ
ッファ24を用いてフリップフロップ23aのデータを読込
み、これと補数関係にあるデータを生成し、このデータ
を書込み用データとする機能をも有するものとされてい
る。つまり、上記特定関係は、ここでは、この補数関係
とされているものである。The microcomputer 6b also has a function of reading the data of the flip-flop 23a by using the buffer 24 by outputting the read command data, generating data in a complementary relationship with this, and using this data as write data. It is said that. That is, the above-mentioned specific relation is here the complement relation.

ここにおいて、マイコン6bのシフトレジスタ23に対する
アクセス機能に当るステップは、電源が入って最初のア
クセスでは、まずアドレスデータと共に読出し指令デー
タを出力してフリップフロップ23aのデータを読出し、
その読出したデータの補数データを作成し、（説明の便
宜上、ステップａという。）次のアクセスでは、アドレ
スデータ、書込みデータと共にその補数データを書込み
用データとして出力し、（説明の便宜上、ステップｂと
いう。）以降、ステップａ、ステップｂの順でこれらを
繰返す、というものである。Here, in the step corresponding to the access function to the shift register 23 of the microcomputer 6b, in the first access when the power is turned on, first, the read command data is output together with the address data to read the data of the flip-flop 23a,
Complement data of the read data is created, and in the next access (for convenience of description, referred to as step a), the complement data is output as write data together with the address data and the write data. After that, these are repeated in the order of step a and step b.

25はコンパレータであり、このコンパレータ25は、フリ
ップフロップ23aのＱ出力端子の出力を否定入力し、か
つフリップフロップ23bのＱ出力端子の出力を肯定入力
して、両者を比較することで両者間に補数関係が成立し
ているか否かを判定するものである。このコンパレータ
25は、成立と判定したときその出力はローレベルにな
り、不成立と判定したときにはその出力はハイレベルに
なる。このハイレベルの信号が異常検出信号となるもの
である。Reference numeral 25 denotes a comparator. The comparator 25 inputs the output of the Q output terminal of the flip-flop 23a in the negative and the input of the output of the Q output terminal of the flip-flop 23b in the affirmative, and compares them to each other. It is to determine whether or not the complement relationship is established. This comparator
The output of 25 becomes a low level when it is determined that it is established, and its output becomes a high level when it is determined that it is not established. This high level signal serves as an abnormality detection signal.

26はフリップフロップで、コンパレータ25の出力は、こ
のフリップフロップ26のＤ入力端子に入力され、同クロ
ック入力端子には書込み指令信号が入力されている。こ
れにより、コンパレータ25の出力がハイレベルになった
ときには、書込み指令信号をタイミングとしてフリップ
フロップ26のＱ出力端子がハイレベルとなって切換え信
号（BU）が出力されるようになる。Reference numeral 26 is a flip-flop, the output of the comparator 25 is input to the D input terminal of the flip-flop 26, and the write command signal is input to the same clock input terminal. As a result, when the output of the comparator 25 becomes high level, the Q output terminal of the flip-flop 26 becomes high level and the switching signal (BU) is output at the timing of the write command signal.

27は切換え信号出力用のオアゲートであり、両フリップ
フロップ21、26からの切換え信号は、このオアゲート27
を介して切換スイッチSWに出力されるようになってい
る。27 is an OR gate for outputting a switching signal, and the switching signals from both flip-flops 21 and 26 are
Is output to the changeover switch SW via.

次に上記実施例の動作について説明する。Next, the operation of the above embodiment will be described.

マイコン6bが正常動作状態にあるときには、このマイコ
ン6bから所定範囲内の周期でアクセスデータが出力され
るため、カウンタ20は読出し指令信号及び書込み指令信
号によりリセットがかけられて、上記所定範囲内の周期
で初期化が繰返されるため、キャリーを出力するに至ら
ない。When the microcomputer 6b is in a normal operation state, since the access data is output from the microcomputer 6b in a cycle within a predetermined range, the counter 20 is reset by the read command signal and the write command signal, and within the above predetermined range. Since the initialization is repeated in a cycle, carry is not output.

また一方、シフトレジスタ23のフリップフロップ23a、2
3bにおけるデータも補数関係を保持するため、コンパレ
ータ25の出力はローレベルのままとなる。On the other hand, the flip-flops 23a, 2a of the shift register 23
Since the data in 3b also holds the complement relationship, the output of the comparator 25 remains low level.

そして、マイコン6bのプログラム実行状態やコントロー
ルバス10、アドレスバス11に異常が生じ、アドレスデー
タ、読出し・書込み指令データが上記所定範囲内の周期
で出力されないようになると、カウンタ20がカウントア
ップし、キャリーを出力するようになる。よってフリッ
プフロップ21の出力がハイレベルとなり、オアゲート27
より切換え信号が出力されて、制御部がサブに切換えら
れることとなる。Then, when an abnormality occurs in the program execution state of the microcomputer 6b, the control bus 10, the address bus 11, and the address data and the read / write command data are not output in the cycle within the predetermined range, the counter 20 counts up, Carries will be output. Therefore, the output of the flip-flop 21 becomes high level, and the OR gate 27
Then, a switching signal is output and the control unit is switched to the sub.

また、データバス12に異常が生じると、フリップフロッ
プ23a、23bのデータの補数関係が崩れるため、コンパレ
ータ25の出力がハイレベルとなり、フリップフロップ26
の出力がハイレベルとなって、オアゲート27から切換え
信号が出力されることとなる。したがって、データバス
12に異常が生じた場合も、制御部がサブに切換えられる
ようになる。Further, when an abnormality occurs in the data bus 12, the data complement relation of the flip-flops 23a and 23b is broken, so that the output of the comparator 25 becomes high level and the flip-flop 26
Output becomes high level, and a switching signal is output from the OR gate 27. Therefore, the data bus
When an abnormality occurs in 12, the control unit can be switched to the sub.

このように、上記実施例によれは、マイコン系監視用の
信号であるアドレスデータ、読出し・書込み指令デー
タ、書込み用データ及び読出しデータの授受をバスライ
ンを通じて行なうようにしたため、マイコン系と関係の
無いところの異常が原因で誤動作することを極力防止で
きる。As described above, according to the above-described embodiment, the address data, the read / write command data, the write data, and the read data, which are the signals for monitoring the microcomputer system, are transmitted and received through the bus line. It is possible to prevent malfunction as much as possible due to an abnormality in a nonexistent place.

また、コントロールバス10及びアドレスバス11を通して
出力されるアクセスデータの出力周期を監視し、かつ、
データバス12を通じて出力される各回の書込み用データ
相互間に設定した補数関係を監視するようにしたため、
マイコン6b本体の異常のみではなく、各バスラインでの
異常も確実に検出される。Also, it monitors the output cycle of access data output through the control bus 10 and the address bus 11, and
Since the complement relationship set between the write data output at each time output through the data bus 12 is monitored,
Not only the abnormality of the main body of the microcomputer 6b, but also abnormality of each bus line can be reliably detected.

なお、上記実施例では、フリップフロップ23a、23bの各
データ間に補数関係を持たせるようにしたが、その特定
関係としてより複雑な関係を持たせるようにすれば、異
常が生じているにもかかわらず誤って正しい関係が保持
されるようになることを防止できることとなる。In the above embodiment, the data of the flip-flops 23a and 23b are made to have a complementary relation, but if a more complicated relation is given as the specific relation, even if an abnormality occurs, Nevertheless, it is possible to prevent the correct relationship from being accidentally maintained.

発明の効果 本発明は上記実施例により明らかなように、マイコン監
視用の信号をマイコン系に属する各種バスラインを通じ
て出力するようにしたため、マイコン系とは関係無いと
ころの異常が原因で誤動作することを極力防止すること
ができ、検出動作の信頼性が向上するという効果を奏す
る。EFFECTS OF THE INVENTION As apparent from the above-described embodiment, the present invention outputs the signal for monitoring the microcomputer through various bus lines belonging to the microcomputer system, and thus malfunctions due to an abnormality not related to the microcomputer system. It is possible to prevent the above problem as much as possible, and the reliability of the detection operation is improved.

また、アドレスバス、コントロールバスを通じて出力さ
れるアドレスデータや書込み指令データの出力周期を監
視すると共に、データバスを通じて出力される各回の書
込み用データ相互間に成立すべき特定関係を監視するよ
うにしたので、マイコン本体の異常のみならず、各種バ
スラインでの異常も確実に検出できるようになり、検出
能力が向上するという効果をも奏する。Also, the output cycle of the address data and the write command data output through the address bus and the control bus is monitored, and the specific relationship that should be established between the write data at each time output through the data bus is also monitored. Therefore, not only the abnormality of the main body of the microcomputer but also the abnormality of various bus lines can be surely detected, and the effect of improving the detection capability can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明に係るマイクロコンピュータ系の異常検
出装置を示すブロック図、第２図は同装置の入出力関係
を示すブロック図、第３図は同装置が組込まれた制御シ
ステムの概略を示すブロック図、第４図は従来の異常検
出装置における入出力関係を示すブロック図、第５図は
第４図に示す異常検出装置の構成を詳細に示すブロック
図である。 6b……マイコン、７……クロック発生部、8b……異常検
出部、９……アドレスデコーダ、10……コントロールバ
ス、11……アドレスバス、12……データバス、20……カ
ウンタ、21……フリップフロップ、23……シフトレジス
タ、25……コンパレータ。FIG. 1 is a block diagram showing an abnormality detecting device of a microcomputer system according to the present invention, FIG. 2 is a block diagram showing an input / output relation of the device, and FIG. 3 is an outline of a control system incorporating the device. 4 is a block diagram showing an input / output relationship in a conventional abnormality detecting device, and FIG. 5 is a block diagram showing in detail the configuration of the abnormality detecting device shown in FIG. 6b ... Microcomputer, 7 ... Clock generator, 8b ... Abnormality detector, 9 ... Address decoder, 10 ... Control bus, 11 ... Address bus, 12 ... Data bus, 20 ... Counter, 21 ... … Flip-flops, 23 …… Shift registers, 25 …… Comparators.

フロントページの続き (56)参考文献 特開 昭62−100848（ＪＰ，Ａ) 特開 昭55−95157（ＪＰ，Ａ) 特開 昭56−140754（ＪＰ，Ａ)Continuation of the front page (56) Reference JP-A-62-100848 (JP, A) JP-A-55-95157 (JP, A) JP-A-56-140754 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】マイクロコンピュータ系の一部で構成さ
れ、所定範囲内の周期で、アドレスバスを通じてアドレ
スデータを出力すると同時に、コントロールバスを通じ
て書込み指令データを出力するとともに、この書込み指
令データの出力毎にデータバスを通じて前回のものと特
定関係にある書込み用データを出力する監視用データ発
生手段と、前記アドレスデータと前記書込み指令データ
により書込み指令信号を発生するアドレスデコーダと、
計時内容が前記所定範囲内の周期から外れたとき、これ
を前記マイクロコンピュータ系の異常として検出し、そ
の異常検出信号を出力するとともに、前記書込み指令信
号によりその計時内容が初期化されるタイマと、前記書
込み指令信号を受けると前記書込み用データを一のレジ
スタに取込むと同時に、この一のレジスタに格納されて
いたデータを他のレジスタへシフトするシフトレジスタ
と、前記一のレジスタにおけるデータと前記他のレジス
タにおけるデータとの間に前記特定関係が成立している
か否かを判定し、成立していないときには、これを前記
マイクロコンピュータ系の異常として検出し、その異常
検出信号を出力する判定回路とを備えたマイクロコンピ
ュータ系の異常検出装置。1. A part of a microcomputer system, which outputs address data through an address bus in a cycle within a predetermined range and at the same time outputs write command data through a control bus, and outputs each of the write command data. Monitoring data generating means for outputting write data having a specific relationship with the previous one through a data bus, and an address decoder for generating a write command signal based on the address data and the write command data.
When the timed content deviates from the cycle within the predetermined range, this is detected as an abnormality of the microcomputer system, an abnormality detection signal is output, and the timed content is initialized by the write command signal. When receiving the write command signal, the write data is taken into one register, and at the same time, the shift register that shifts the data stored in the one register to another register; and the data in the one register It is determined whether or not the specific relationship is established with the data in the other register, and when it is not established, it is detected as an abnormality of the microcomputer system and an abnormality detection signal is output. A microcomputer type abnormality detection device including a circuit.