JPH0637741A - Synchronization transmitter - Google Patents
Synchronization transmitterInfo
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- JPH0637741A JPH0637741A JP4190832A JP19083292A JPH0637741A JP H0637741 A JPH0637741 A JP H0637741A JP 4190832 A JP4190832 A JP 4190832A JP 19083292 A JP19083292 A JP 19083292A JP H0637741 A JPH0637741 A JP H0637741A
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- signal
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、クロック信号に同期し
てデータを送受する同期伝送装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous transmission device for transmitting / receiving data in synchronization with a clock signal.
【０００２】[0002]
【従来の技術】クロック信号に同期してデータを送受す
る同期伝送装置を使用したシステムとして、例えばＮＣ
装置本体と機械側装置がある。このＮＣ装置本体は、キ
ーボードやディスプレイを備え、オペレータの指示に従
って内部のマイクロコンピュータが作動し、機械側装置
に必要なデータをクロック信号に同期して送信するもの
であり、機械側装置はＮＣ装置本体から伝送されてきた
データをクロック信号の立ち上がりまたは立ち下がりタ
イミングで取り込み、その取り込んだデータに従ってサ
ーボモータ等を作動させ、指示された機械加工等を行う
ものである。2. Description of the Related Art A system using a synchronous transmission device for transmitting and receiving data in synchronization with a clock signal is, for example, NC.
There are a device body and a machine side device. This NC device body is provided with a keyboard and a display, an internal microcomputer operates according to an operator's instruction, and transmits data necessary for the machine side device in synchronization with a clock signal. The machine side device is the NC device. The data transmitted from the main body is fetched at the rising or falling timing of the clock signal, and the servomotor or the like is operated according to the fetched data to perform the instructed machining or the like.
【０００３】図６は、このような構成においてデータを
クロック信号に同期して伝送する同期伝送装置部の構成
を示すブロック図であり、ＮＣ本体装置側にはマイクロ
コンピュータ等で構成されるＣＰＵ１とシリアルインタ
フェース２が設けられている。また、機械側装置にも同
様にマイクロコンピュータ等で構成されるＣＰＵ３とシ
リアルインタフェース４とが設けられている。FIG. 6 is a block diagram showing a structure of a synchronous transmission device section for transmitting data in such a structure in synchronization with a clock signal. On the side of the NC main unit, there is a CPU 1 composed of a microcomputer and the like. A serial interface 2 is provided. Further, the machine side device is also provided with a CPU 3 and a serial interface 4 which are similarly configured by a microcomputer or the like.
【０００４】ＣＰＵ１，３はコマンドライン（ＣＭＤ
Ａ）５，（ＣＭＤＢ）６とアドレスバス（ＡＤＲＢＡ）
７，（ＡＤＲＢＢ）８およびデータバス（ＤＡＴＢＡ）
９，（ＤＡＴＢＢ）１０をそれぞれ備え、シリアルイン
タフェース２および４と接続されている。The CPUs 1 and 3 are command line (CMD
A) 5, (CMDB) 6 and address bus (ADRBA)
7, (ADRBB) 8 and data bus (DATBA)
9 and (DATBB) 10, respectively, and are connected to the serial interfaces 2 and 4.
【０００５】シリアルインタフェース２、４はクロック
信号ライン（ＣＬＫＡ）１１，（ＣＬＫＢ）１２とデー
タライン（ＤＡＴＡ）１３，（ＤＡＴＢ）１４によって
互いに接続され、それぞれコマンドライン（ＣＭＤＡ）
５，（ＣＭＤＢ）６から入力されるコマンドに従い、デ
ータバス（ＤＡＴＢＡ）９，（ＤＡＴＢＢ）１０から入
力されるデータを取り込んだ後、クロック信号ライン
（ＣＬＫＡ）１１，（ＣＬＫＢ）１２から所定周波数の
クロック信号を送出すると共に、そのクロック信号に同
期して、データライン（ＤＡＴＡ）１３，（ＤＡＴＢ）
１４からデータを相手側に送出する。The serial interfaces 2 and 4 are connected to each other by clock signal lines (CLKA) 11 and (CLKB) 12 and data lines (DATA) 13 and (DATB) 14, respectively, and command lines (CMDA).
5, after fetching the data input from the data buses (DATBA) 9 and (DATBB) 10 in accordance with the command input from the (CMDB) 6, the clock signal lines (CLKA) 11 and (CLKB) 12 are provided with a predetermined frequency. The data lines (DATA) 13 and (DATB) are transmitted in synchronization with the clock signal while transmitting the clock signal.
Data is sent from 14 to the other party.
【０００６】相手側からクロック信号及びデータを受信
したシリアルインタフェース２、４は、クロック信号ラ
イン（ＣＬＫＡ）１１，（ＣＬＫＢ）１２のクロック信
号の立ち上がりまたは立ち下がりタイミングでデータを
取り込み、それぞれデータバス（ＤＡＴＢＡ）９，（Ｄ
ＡＴＢＢ）１０を通じてＣＰＵ１，３に入力する。The serial interfaces 2 and 4 which have received the clock signal and the data from the other side fetch the data at the rising or falling timings of the clock signals on the clock signal lines (CLKA) 11 and (CLKB) 12, respectively, and respectively receive the data bus ( DATBA) 9, (D
Input to the CPUs 1 and 3 through the ATBB) 10.
【０００７】図７は、クロック信号ライン（ＣＬＫＡ）
１１，（ＣＬＫＢ）１２とデータライン（ＤＡＴＡ）１
３，（ＤＡＴＢ）１４から送出されるクロック信号とデ
ータの波形を示すものであり、「１，０，１，０…」と
続くシリアル形式のデータをクロック信号に立ち下がり
タイミングで取り込む例を示している。FIG. 7 shows a clock signal line (CLKA).
11, (CLKB) 12 and data line (DATA) 1
3 shows the waveforms of the clock signal and the data transmitted from (DATB) 14, and shows an example in which serial data of "1,0,1,0 ..." is taken into the clock signal at the falling timing. ing.
【０００８】なお、この図７においては同期式直列伝送
の場合の波形を示しているが、データを並列に伝送する
同期式並列伝送の場合もある。Although FIG. 7 shows the waveform in the case of the synchronous serial transmission, it may be the case of the synchronous parallel transmission in which data is transmitted in parallel.
【０００９】[0009]
【発明が解決しようとする課題】ところが、上記従来の
同期伝送装置部においては、クロック信号の異常を全く
監視していないため、クロック信号ライン（ＣＬＫＡ）
１１，（ＣＬＫＢ）１２が断線した場合、またはシリア
ルインタフェース２、４の異常動作によってクロック信
号が送信されなくなった場合、データは送信されている
にもかかわらず、この送信データが相手側に取り込まれ
なくなってしまい、装置の動作が停止したり、異常にな
るという問題点を有している。However, in the above-mentioned conventional synchronous transmission device section, since the abnormality of the clock signal is not monitored at all, the clock signal line (CLKA).
If 11, 11 (CLKB) 12 is disconnected, or if the clock signal is no longer transmitted due to an abnormal operation of the serial interfaces 2 and 4, even though data is being transmitted, this transmission data is taken in by the other party. However, there is a problem that the operation of the apparatus is stopped or becomes abnormal.
【００１０】また、クロック信号の周期が突然に変化し
たり、変化しなくなった場合は、データとクロック信号
の同期が外れるため、シリアルインタフェース２，４が
誤ったデータを取り込んでしまい、装置が誤動作すると
いう問題点を有している。When the cycle of the clock signal suddenly changes or ceases to change, the data and the clock signal are out of synchronization, so that the serial interfaces 2 and 4 take in incorrect data and the device malfunctions. There is a problem of doing.
【００１１】本発明は、クロック信号の異常を確実に検
出し、同期伝送されるデータを用いる装置の誤動作や異
常動作を防止することのできる同期伝送装置を提供する
ことを目的としている。An object of the present invention is to provide a synchronous transmission device capable of surely detecting an abnormality in a clock signal and preventing malfunction or abnormal operation of a device using data to be synchronously transmitted.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明における同期伝送装置は、データ同期用のク
ロック信号の周波数より高い周波数のサンプリングクロ
ック信号を発生するサンプリングクロック信号発生回路
と、該サンプリングクロック発生回路から発生されるサ
ンプリングクロック信号によって前記クロック信号を順
次取り込む所定ステージ数のシフトレジスタと、このシ
フトレジスタの各ステージの出力が全て高レベルまたは
低レベルであることを判定する判定回路と、この判定回
路の判定出力が所定のタイミングによってセットされ、
そのセット出力を前記クロック信号の異常検出信号とし
て出力するフリップフロップとから成るクロック信号監
視装置を設けたものである。In order to achieve the above object, a synchronous transmission device according to the present invention comprises a sampling clock signal generation circuit for generating a sampling clock signal having a frequency higher than the frequency of a data synchronization clock signal, A shift register having a predetermined number of stages for sequentially fetching the clock signal by a sampling clock signal generated from the sampling clock generation circuit, and a determination circuit for determining whether all outputs of each stage of the shift register are high level or low level And the judgment output of this judgment circuit is set at a predetermined timing,
A clock signal monitoring device including a flip-flop that outputs the set output as an abnormality detection signal of the clock signal is provided.
【００１３】[0013]
【作用】上記手段によれば、監視対象のクロック信号が
数周期にわたって変化しなくなった場合、シフトレジス
タの各ステージの出力が全て高レベルまたは低レベルに
なる。このため、判定回路からこのことを示す判定出力
が送出され、この判定出力によってフリップフロップが
セットされる。このフリップフロップのセット出力はク
ロック信号の異常検出信号として出力される。According to the above means, when the clock signal to be monitored does not change for several cycles, the output of each stage of the shift register becomes high level or low level. Therefore, the determination circuit outputs a determination output indicating this, and the flip-flop is set by this determination output. The set output of this flip-flop is output as a clock signal abnormality detection signal.
【００１４】従って、この異常検出信号によってデータ
の送信を直ちに停止し、異常対策処理を行うことによ
り、誤動作や異常動作を防止することができる。Therefore, the malfunction or the abnormal operation can be prevented by immediately stopping the data transmission by the abnormality detection signal and performing the abnormality countermeasure processing.
【００１５】[0015]
【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【００１６】図１は、本発明に係る同期伝送装置の実施
例を示すブロック図であり、図６と同一部分は同一記号
で示し、その説明は省略する。FIG. 1 is a block diagram showing an embodiment of a synchronous transmission apparatus according to the present invention. The same parts as those in FIG. 6 are designated by the same symbols, and their explanations are omitted.
【００１７】図において、１５はクロック信号監視回路
であり、クロック信号ライン１１，１２のクロック信号
を監視するためのものである。このクロック信号監視回
路１５は、いずれかのラインのクロック信号の異常を検
出した場合には、その異常検出信号を割り込み信号ＩＮ
ＴとしてＣＰＵＡ１に入力する。ＣＰＵＡ１は割り込み
信号ＩＮＴが入力された場合、図示しないディスプレイ
装置の画面に異常が発生したことを表示してオペレータ
に通知すると共に、動力部の電源を切るなどの安全対策
処理を行う。In the figure, reference numeral 15 is a clock signal monitoring circuit for monitoring the clock signals on the clock signal lines 11 and 12. When the clock signal monitoring circuit 15 detects an abnormality in the clock signal of any line, it outputs the abnormality detection signal to the interrupt signal IN.
It is input to CPUA1 as T. When the interrupt signal INT is input, the CPU A1 notifies the operator by displaying that an abnormality has occurred on the screen of a display device (not shown), and performs safety measures such as turning off the power of the power unit.
【００１８】図２は、クロック信号監視回路１５の詳細
構成を示す回路図であり、クロック信号ライン１１，１
２のクロック信号が端子ＴおよびＲから入力されてい
る。FIG. 2 is a circuit diagram showing a detailed configuration of the clock signal monitoring circuit 15, in which the clock signal lines 11 and 1 are shown.
Two clock signals are input from terminals T and R.
【００１９】端子Ｔから入力されたクロック信号ライン
１１のクロック信号は送信用の検出ユニット１５０ａの
Ｄ端子に入力され、また端子Ｒから入力されたクロック
信号ライン１２のクロック信号は受信用の検出ユニット
１５０ｂのＤ端子に入力されている。The clock signal on the clock signal line 11 input from the terminal T is input to the D terminal of the detection unit 150a for transmission, and the clock signal on the clock signal line 12 input from the terminal R is the detection unit for reception. It is input to the D terminal of 150b.
【００２０】一方、これらのクロック信号をサンプリン
グするために、クロック信号の周波数より高い周波数の
サンプリングクロック信号ＳＣＫ０を出力する発振器
（ＯＳＣ）１５１が設けられている。この発振器１５１
の発振周波数は、例えば、クロック信号ライン１１，１
２のクロック信号周波数を２ＭＨＺとすると、それより
も高い２０ＭＨＺに設定されている。On the other hand, in order to sample these clock signals, an oscillator (OSC) 151 for outputting a sampling clock signal SCK0 having a frequency higher than that of the clock signals is provided. This oscillator 151
The oscillation frequency of the clock signal lines 11, 1 is, for example,
If the clock signal frequency of 2 is 2 MHZ, it is set to 20 MHZ, which is higher than that.
【００２１】この発振器１５１から出力されるサンプリ
ングクロック信号ＳＣＫ０は分周器（ＤＶＤ）１５２に
入力され、ここで例えば１／４の周波数の５ＭＨＺのサ
ンプリングクロック信号ＳＣＫ１に分周された後、検出
ユニット１５０ａ，１５０ｂの端子ＣＫに入力されると
共に、インバータ１５３で反転されてフリップフロップ
１５４のクロック端子（ＣＫ）に入力されている。The sampling clock signal SCK0 output from the oscillator 151 is input to a frequency divider (DVD) 152, where it is divided into a 5 MHz sampling clock signal SCK1 having a frequency of, for example, 1/4, and then a detection unit. It is input to the terminals CK of 150a and 150b, inverted by the inverter 153, and input to the clock terminal (CK) of the flip-flop 154.
【００２２】フリップフロップ１５４のデータ入力
（Ｄ）には、検出ユニット１５０ａ，１５０ｂの端子Ｅ
から出力された判定出力信号の論理和信号がオアゲート
１５５から入力され、リセット入力（Ｒ）には、電源投
入後に抵抗１５６の抵抗値Ｒとコンデンサ１５７の容量
Ｃで決まる時定数相当の時間が経過するまでは“０”レ
ベルを維持しているシュミットトリガ回路１５８の出力
がリセット信号として入力されている。この場合、抵抗
１５６の抵抗値Ｒとコンデンサ１５７の容量Ｃで決まる
時定数は、電源投入後、検出ユニット１５０ａ，１５０
ｂに監視対象のクロック信号およびサンプリングクロッ
ク信号ＳＣＫ１が正常に入力され、これら検出ユニット
１５０ａ，１５０ｂが正常な動作状態になるのに必要な
時間よりやや長く設定される。The data input (D) of the flip-flop 154 is connected to the terminal E of the detection units 150a and 150b.
The OR signal of the determination output signal output from the OR gate 155 is input, and the reset input (R) has a time equivalent to the time constant determined by the resistance value R of the resistor 156 and the capacitance C of the capacitor 157 after the power is turned on. Until then, the output of the Schmitt trigger circuit 158, which maintains the "0" level, is input as the reset signal. In this case, the time constant determined by the resistance value R of the resistor 156 and the capacitance C of the capacitor 157 is the detection unit 150a, 150 after the power is turned on.
The clock signal to be monitored and the sampling clock signal SCK1 are normally input to b, and are set to be slightly longer than the time required for these detection units 150a and 150b to be in a normal operating state.
【００２３】検出ユニット１５０ａ，１５０ｂは検出ユ
ニット１５０ａを代表して示してイるように、端子Ｄか
ら入力される監視対象のクロック信号を端子ＣＫから入
力されるサンプリングクロック信号によって取り込み、
出力側ステージ方向へ順次シフトする４ステージ構成の
シフトレジスタ（ＳＨＦＴ）１５００、このシフトレジ
スタ１５００の各ステージＱ１〜Ｑ４の出力信号が全て
高レベル（“１”）であることを検出するアンドゲート
１５０１、全て抵レベル（“０”）であることを検出す
る負論理のアンドゲート１５０２、これらアンドゲート
１５０１，１５０２の出力信号の論理和信号を監視対象
のクロック信号の異常判定出力信号として端子Ｅから出
力するオアゲート１５０３から構成されている。The detection units 150a and 150b capture the clock signal to be monitored, which is input from the terminal D, by the sampling clock signal input from the terminal CK, as shown in FIG.
A shift register (SHFT) 1500 having a four-stage structure that sequentially shifts toward the output side stage, and an AND gate 1501 that detects that the output signals of each stage Q1 to Q4 of this shift register 1500 are all at a high level (“1”) , AND gate 1502 of negative logic for detecting all low levels (“0”), and the logical sum signal of the output signals of these AND gates 1501 and 1502 from terminal E as the abnormality determination output signal of the clock signal to be monitored. It is composed of an output OR gate 1503.
【００２４】これらのアンドゲート１５０１、１５０
２、オアゲート１５０３はクロック信号の異常判定を行
う判定回路を構成している。These AND gates 1501 and 150
2. The OR gate 1503 constitutes a judgment circuit for judging abnormality of the clock signal.
【００２５】次に、以上のように構成される回路の動作
について図３〜図５のタイムチャートを参照して説明す
る。Next, the operation of the circuit configured as described above will be described with reference to the time charts of FIGS.
【００２６】まず、監視対象のクロック信号が正常に伝
送されている場合について図３を用いて説明する。First, the case where the clock signal to be monitored is normally transmitted will be described with reference to FIG.
【００２７】始めに、電源を投入すると、回路の電源電
圧Ｖｃｃが図３（ｃ）に示すように＋５Ｖに立ち上が
る。すると、発振器１５１から２０ＭＨＺのサンプリン
グクロック信号ＳＣＫ０が出力されるようになる。また
クロック信号ライン１１，１２に監視対象のクロック信
号が図３（ｂ）に示すように送出されるようになる。First, when the power is turned on, the power supply voltage Vcc of the circuit rises to + 5V as shown in FIG. 3 (c). Then, the oscillator 151 outputs the sampling clock signal SCK0 of 20 MHZ. Further, the clock signal to be monitored is sent to the clock signal lines 11 and 12 as shown in FIG.
【００２８】このサンプリングクロック信号ＳＣＫ０は
分周器１５２で分周され、図３（ａ）に示すような５Ｍ
ＨＺのサンプリングクロック信号として検出ユニット１
５０ａ，１５０ｂに入力される。The sampling clock signal SCK0 is frequency-divided by the frequency divider 152, and the frequency of 5M as shown in FIG.
Detection unit 1 as HZ sampling clock signal
It is input to 50a and 150b.
【００２９】一方、シュミットトリガ回路１５８の出力
信号は、電源投入後、検出ユニット１５０ａ，１５０ｂ
が正常動作可能状態になるまでの時間だけ“０”レベル
を維持し、フリップフロップ１５４を強制的にリセット
している。そして、抵抗１５６の抵抗値Ｒとコンデンサ
１５７の容量Ｃで決まる時定数相当の時間が経過したな
らば、図３（ｄ）に示すように”１“レベルに立ち上が
り、フリップフロップ１５４の強制リセットを解除す
る。On the other hand, the output signal of the Schmitt trigger circuit 158 is detected by the detection units 150a and 150b after the power is turned on.
The flip-flop 154 is forcibly reset by maintaining the "0" level for a period of time until the normal operation is possible. Then, when the time corresponding to the time constant determined by the resistance value R of the resistor 156 and the capacitance C of the capacitor 157 has elapsed, as shown in FIG. 3D, the flip-flop 154 is forcibly reset to the “1” level. To release.
【００３０】これによって、フリップフロップ１５４は
オアゲート１５５の出力信号によってセット可能な状態
になる。As a result, the flip-flop 154 can be set by the output signal of the OR gate 155.
【００３１】この状態では監視対象のクロック信号は図
３（ａ）に示すように正常な周期に安定しているものと
すると、このクロック信号は検出ユニット１５０ａ，１
５０ｂのシフトレジスタ１５００にサンプリングクロッ
ク信号ＳＣＫ１によって順次取り込まれ、出力ステージ
側に順次シフトされる。In this state, if the clock signal to be monitored is stable in a normal cycle as shown in FIG. 3A, this clock signal is detected by the detection units 150a, 1a.
The shift register 1500 of 50b is sequentially loaded by the sampling clock signal SCK1 and sequentially shifted to the output stage side.
【００３２】この時、監視対象のクロック信号は図３
（ａ）に示すように正常な周期に安定しているので、シ
フトレジスタ１５００の各ステージＱ１〜Ｑ４の出力信
号は図３（ｅ）〜（ｈ）に示すように交互に“１”，
“０”を繰り返し、同じタイミングで同時に“１”およ
び“０”になることはない。At this time, the clock signal to be monitored is shown in FIG.
Since it is stable in a normal cycle as shown in (a), the output signals of the stages Q1 to Q4 of the shift register 1500 are alternately set to "1", as shown in (e) to (h) of FIG.
Repeating "0" does not result in "1" and "0" simultaneously at the same timing.
【００３３】このため、アンドゲート１５０１，１５０
２のアンド条件は成立せず、図３（ｉ），（ｊ）に示す
ように異常判定信号は出力されない。この結果、フリッ
プフロップ１５４は図３（ｌ）に示すようにセットされ
ず、ＣＰＵ１には割り込み信号ＩＮＴは入力されない。Therefore, AND gates 1501 and 150
The AND condition of 2 is not satisfied, and the abnormality determination signal is not output as shown in FIGS. 3 (i) and 3 (j). As a result, the flip-flop 154 is not set as shown in FIG. 3 (l), and the interrupt signal INT is not input to the CPU1.
【００３４】しかし、図４に示すように、監視対象のク
ロック信号が“１”レベルになったままになった場合、
フリップフロップ１５４の強制リセットが解除された
後、シフトレジスタ１５００の第４ステージＱ４に
“１”がシフト動作によってセットされるタイミングに
なると、シフトレジスタ１５００の各ステージＱ１〜Ｑ
４の出力信号が図４（ｅ）〜（ｈ）に示すように全て
“１”になるので、アンドゲート１５０１のアンド条件
が成立し、このアンドゲート１５０１から図３（ｉ）に
示すように“１”の異常判定信号が出力される。この異
常判定信号はオアゲート１５０３および１５５を経てフ
リップフロップ１５４のデータ入力端子（Ｄ）に入力さ
れ、インバータ１５３から出力される反転サンプリング
クロック信号の立ち下がりタイミングでフリップフロッ
プ１５４にセットされる。However, as shown in FIG. 4, when the clock signal to be monitored remains at the "1" level,
After the forced reset of the flip-flop 154 is released, at the timing when "1" is set in the fourth stage Q4 of the shift register 1500 by the shift operation, each stage Q1 to Q of the shift register 1500 is reached.
Since the output signals of 4 are all "1" as shown in FIGS. 4 (e) to 4 (h), the AND condition of the AND gate 1501 is satisfied, and as shown in FIG. 3 (i) from the AND gate 1501. The abnormality determination signal of "1" is output. This abnormality determination signal is input to the data input terminal (D) of the flip-flop 154 via the OR gates 1503 and 155, and set in the flip-flop 154 at the falling timing of the inverted sampling clock signal output from the inverter 153.
【００３５】この結果、フリップフロップ１５４は、図
４（ｌ）に示すようにセットされ、ＣＰＵ１には割り込
み信号ＩＮＴが入力される。As a result, the flip-flop 154 is set as shown in FIG. 4 (l), and the interrupt signal INT is input to the CPU 1.
【００３６】一方、図５に示すように、監視対象のクロ
ック信号が“０”レベルになったままになった場合、フ
リップフロップ１５４の強制リセットが解除された後、
シフトレジスタ１５００の第４ステージＱ４に“０”が
シフト動作によってセットされるタイミングになると、
シフトレジスタ１５００の各ステージＱ１〜Ｑ４の出力
信号が図５（ｅ）〜（ｈ）に示すように全て“０”にな
るので、アンドゲート１５０２のアンド条件が成立し、
このアンドゲート１５０２から図３（ｉ）に示すように
“１”の異常判定信号が出力される。この異常判定信号
はオアゲート１５０３および１５５を経てフリップフロ
ップ１５４のデータ入力端子（Ｄ）に入力され、インバ
ータ１５３から出力される反転サンプリングクロック信
号の立ち下がりタイミングでフリップフロップ１５４に
セットされる。On the other hand, as shown in FIG. 5, when the clock signal to be monitored remains at "0" level, after the forced reset of the flip-flop 154 is released,
When "0" is set in the fourth stage Q4 of the shift register 1500 by the shift operation,
Since the output signals of the respective stages Q1 to Q4 of the shift register 1500 are all “0” as shown in FIGS. 5E to 5H, the AND condition of the AND gate 1502 is satisfied,
The AND gate 1502 outputs an abnormality determination signal of "1" as shown in FIG. This abnormality determination signal is input to the data input terminal (D) of the flip-flop 154 via the OR gates 1503 and 155, and set in the flip-flop 154 at the falling timing of the inverted sampling clock signal output from the inverter 153.
【００３７】この結果、フリップフロップ１５４は、図
５（ｌ）に示すようにセットされ、ＣＰＵ１には割り込
み信号ＩＮＴが入力される。As a result, the flip-flop 154 is set as shown in FIG. 5 (l), and the interrupt signal INT is input to the CPU 1.
【００３８】このように監視対象のクロック信号の周期
が異常になったならば、検出ユニット１５０ａ，１５０
ｂから異常判定出力が送出され、ＣＰＵ１に割り込みが
かかり、動力用の電源が切断されるなどの異常対策処理
が実施される。これにより、データライン１３，１４の
データを使用して動作する装置の異常動作や誤動作を直
ちに停止させることができる。If the cycle of the clock signal to be monitored becomes abnormal as described above, the detection units 150a and 150 are detected.
The abnormality determination output is sent from b, the CPU 1 is interrupted, and the abnormality countermeasure processing such as the power supply for the power is cut off is executed. As a result, the abnormal operation or malfunction of the device that operates using the data on the data lines 13 and 14 can be immediately stopped.
【００３９】この場合、周期の異常をシフトレジスタ１
５００によって監視しているため、監視対象のクロック
信号の周期が異常になった場合、最悪でも、サンプリン
グクロック信号ＳＣＫ１の周期の４倍の時間経過後に異
常発生を確実に検出することができる。In this case, the shift register 1 detects an abnormal cycle.
Since the monitoring is performed by 500, if the cycle of the clock signal to be monitored becomes abnormal, it is possible to reliably detect the occurrence of the abnormality after a lapse of four times the cycle of the sampling clock signal SCK1 at worst.
【００４０】なお、シフトレジスタ１５００のステージ
数は、監視対象のクロック信号の周波数とサンプリング
クロック信号ＳＣＫ１の周波数との関係に応じて適宜に
選定されるものである。The number of stages of the shift register 1500 is appropriately selected according to the relationship between the frequency of the clock signal to be monitored and the frequency of the sampling clock signal SCK1.
【００４１】[0041]
【発明の効果】本発明は、以上説明したように、データ
同期用のクロック信号の周波数より高い周波数のサンプ
リングクロック信号を発生するサンプリングクロック信
号発生回路と、このサンプリングクロック発生回路から
発生されるサンプリングクロック信号によって前記クロ
ック信号を順次取り込む所定ステージ数のシフトレジス
タと、このシフトレジスタの各ステージの出力が全て高
レベルまたは低レベルであることを判定する判定回路
と、この判定回路の判定出力が所定のタイミングによっ
てセットされ、そのセット出力を前記クロック信号の異
常検出信号として出力するフリップフロップとから成る
クロック信号監視装置を設けたので、監視対象のクロッ
ク信号が数周期にわたって変化しなくなった場合、シフ
トレジスタの各ステージの出力が全て高レベルまたは低
レベルになり、フリップフロップから異常検出信号が出
力される。As described above, the present invention provides a sampling clock signal generating circuit for generating a sampling clock signal having a frequency higher than the frequency of a clock signal for data synchronization, and a sampling clock signal generated by this sampling clock generating circuit. A predetermined number of stages of shift registers that sequentially take in the clock signal by a clock signal, a determination circuit that determines whether all the outputs of each stage of the shift register are high level or low level, and a determination output of this determination circuit is predetermined. Since a clock signal monitoring device including a flip-flop that is set at the timing of, and outputs the set output as an abnormality detection signal of the clock signal is provided, when the clock signal to be monitored does not change over several cycles, shift Each stage of the register Output of di are all in a high or low level, the abnormality detection signal is output from the flip-flop.
【００４２】したがって、この異常検出信号によってデ
ータの送信を直ちに停止し、異常対策処理を行うことに
より、誤動作や異常動作を防止することができる。Therefore, the malfunction or the abnormal operation can be prevented by immediately stopping the data transmission by the abnormality detection signal and performing the abnormality countermeasure processing.
【図１】本発明に係る同期伝送装置の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a synchronous transmission device according to the present invention.
【図２】クロック信号監視回路の詳細構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a detailed configuration of a clock signal monitoring circuit.
【図３】監視対象のクロック信号が正常な場合の動作を
説明するためのタイムチャートである。FIG. 3 is a time chart for explaining the operation when the clock signal to be monitored is normal.
【図４】監視対象のクロック信号が異常になった場合の
動作を説明するためのタイムチャートである。FIG. 4 is a time chart for explaining the operation when the clock signal to be monitored becomes abnormal.
【図５】監視対象のクロック信号が図４と異なる異常状
態になった場合の動作を説明するためのタイムチャート
である。FIG. 5 is a time chart for explaining the operation when the monitored clock signal is in an abnormal state different from that in FIG.
【図６】従来の同期伝送装置の構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a conventional synchronous transmission device.
【図７】従来の同期伝送装置におけるデータとクロック
信号の関係を示すタイムチャートである。FIG. 7 is a time chart showing the relationship between data and clock signals in a conventional synchronous transmission device.
１，３………………………………………………………Ｃ
ＰＵ ２，４………………………………………………………シ
リアルインタフェース １１，１２…………………………………………………ク
ロック信号ライン １３，１４…………………………………………………デ
ータライン １５…………………………………………………………ク
ロック信号監視回路 １５０ａ，１５０ｂ………………………………………検
出ユニット １５１………………………………………………………発
振器 １５２………………………………………………………分
周器 １５４………………………………………………………フ
リップフロップ １５００……………………………………………………シ
フトレジスタ １５０１，１５０２………………………………………ア
ンドゲート １５０３……………………………………………………オ
アゲート1,3 ………………………………………………………… C
PU 2,4 ………………………………………………………… Serial interface 11, 12 ……………………………………………… Clock Signal line 13,14 …………………………………………………… Data line 15 ………………………………………………………… Clock Signal monitoring circuit 150a, 150b ………………………………………… Detection unit 151 …………………………………………………… Oscillator 152 ………… …………………………………………………… Divider 154 ………………………………………………………… Flip-flop 1500 ………… ……………………………………………… Shift register 1501, 1502 ………………………………………… AND gate 1503 …………………………………… ……… ............... OR gate
Claims (1)
ータを伝送する同期伝送装置において、前記クロック信
号の周波数より高い周波数のサンプリングクロック信号
を発生するサンプリングクロック信号発生回路と、該サ
ンプリングクロック発生回路から発生されるサンプリン
グクロック信号によって前記クロック信号を順次取り込
む所定ステージ数のシフトレジスタと、このシフトレジ
スタの各ステージの出力が全て高レベルまたは低レベル
であることを判定する判定回路と、この判定回路の判定
出力が所定のタイミングによってセットされ、そのセッ
ト出力を前記クロック信号の異常検出信号として出力す
るフリップフロップとから成るクロック信号監視回路を
設けたことを特徴とする同期伝送装置。1. A synchronous transmission device for transmitting data in synchronization with a clock signal of a predetermined frequency, a sampling clock signal generating circuit for generating a sampling clock signal having a frequency higher than the frequency of the clock signal, and the sampling clock generating circuit. A shift register having a predetermined number of stages for sequentially fetching the clock signal by a sampling clock signal generated from the shift register, a determination circuit for determining whether all the outputs of each stage of the shift register are high level or low level, and this determination circuit The synchronous transmission device is provided with a clock signal monitoring circuit including a flip-flop for setting the determination output of 1. at a predetermined timing and outputting the set output as an abnormality detection signal of the clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190832A JPH0637741A (en) | 1992-07-17 | 1992-07-17 | Synchronization transmitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190832A JPH0637741A (en) | 1992-07-17 | 1992-07-17 | Synchronization transmitter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637741A true JPH0637741A (en) | 1994-02-10 |
Family
ID=16264510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190832A Withdrawn JPH0637741A (en) | 1992-07-17 | 1992-07-17 | Synchronization transmitter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637741A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (en) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | Timing synchronous circuit of data sending |
-
1992
- 1992-07-17 JP JP4190832A patent/JPH0637741A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (en) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | Timing synchronous circuit of data sending |
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Legal Events
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