JPH0774787A - Ｃｍｏｓドライバ回路 - Google Patents

Ｃｍｏｓドライバ回路

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JPH0774787A
JPH0774787A JP5192290A JP19229093A JPH0774787A JP H0774787 A JPH0774787 A JP H0774787A JP 5192290 A JP5192290 A JP 5192290A JP 19229093 A JP19229093 A JP 19229093A JP H0774787 A JPH0774787 A JP H0774787A
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transistor
source
driver circuit
drain
transistors
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JP5192290A
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Anthony Y Wong
アンソニー・ワイ・ウォン
Eric Chan
エリック・チャン
Brian Cheung
ブライアン・チュン
Daniel Wong
ダニエル・ウォン
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

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  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【目的】 ＣＭＯＳドライバ回路の入力端子１０上の信
号に応答して第１の端子で１対の伝送線を差動的に駆動
し第２の端子で前記信号を受取るためのＣＭＯＳドライ
バ回路を提供する。 【構成】 ドライバ回路は２対のドライブトランジスタ
４１・４３、４２・４４を有する。各々のドライブトラ
ンジスタは第１および第２のソース／ドレインおよびゲ
ートを有する。各ドライブトランジスタ対は前記伝送線
対の１つに接続され、かつＮＭＯＳトランジスタ４１、
４２およびＰＭＯＳトランジスタ４３、４４を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は伝送線の上へ信号を駆動する
電子回路に関し、より特定的には伝送線の上へ差動ディ
ジタル信号を駆動するＣＭＯＳ回路に関する。
【０００２】電気信号の送信においては、１つの端子で
伝送線の上へ信号が駆動され、第２の遠隔端子で受信す
る。信号が１対の線を介して送信される差動信号が用い
られる。２つの線上での電圧差は受信端子での送信され
た信号を表わす。干渉する雑音は信号の差動的性質によ
り相殺されるので、大抵の電気雑音は問題ではない。
【０００３】しかしながら、電気信号送信において頻発
する問題は基準電圧、すなわち接地が２つの端子で同じ
ではないかもしれないという可能性である。この接地の
オフセットはより高い接地電位で端子において回路のラ
ッチアップ状態を引き起こすことがある。この問題を回
避するために、ＮＴＬ（ＮＭＯＳトランシーバ論理？：
ＮＭＯＳ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ？）お
よびＧＴＬ（ガニングトランシーバ論理？：Ｇｕｎｎｉ
ｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ？）のよう
なディジタル信号ドライバ回路は接地からの電圧切換の
範囲をオフセットする。
【０００４】それにもかかわらず、これらのディジタル
信号ドライバ回路は制限されたオフセットを有する。接
地基準の差が１ボルトを越えるなら、さらにラッチアッ
プ状態が生じるだろう。
【０００５】これらの問題を回避するために、この発明
は、伝送線の１端子で高いオフセット接地があっても、
ＣＭＯＳ回路を使用してディジタル差動信号を駆動する
ための効果的でしかも安価な解決法を提供する。
【０００６】
【発明の概要】この発明は、ＣＭＯＳドライバ回路の入
力端子上の信号に応答して第１の端子で１対の伝送線を
差動的に駆動し、第２の端子で前記信号を受取るＣＭＯ
Ｓドライバ回路を提供する。ドライバ回路は２対のドラ
イブトランジスタを有する。各々のドライブトランジス
タは第１および第２のソース／ドレインならびにゲート
を有する。各ドライブトランジスタ対は前記伝送線対の
１つに接続され、かつＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタを有する。
【０００７】ＮＭＯＳトランジスタの第１のソース／ド
レインは第１の電圧源に接続されかつ第２のソース／ド
レインは伝送線の１つに接続される出力端子に接続され
る。ＰＭＯＳトランジスタの第１のソース／ドレインは
第２の電圧源に接続され、第２の電圧源は接地され、か
つ第２のソース／ドレインは出力端子および伝送線に接
続される。
【０００８】入力端子および前記ドライブトランジスタ
のゲートに接続されるディジタル論理は、２対のドライ
ブトランジスタの差動動作のための相補信号を生成し、
それは各ドライブトランジスタ対であるＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタが入力端子上の信号
に応答して交互にオフに切換えられるようにするためで
ある。この態様において、各々の伝送線上の信号は第２
の端子で第２の電圧源のオフセットを補償する電圧範囲
内で動作する。
【０００９】ＣＭＯＳドライバ回路のディジタル論理は
さらにドライブトランジスタの切換を同期化するための
遅延要素を有する。遅延要素の幾つかは特別に接続され
たトランジスタの形態をとるコンデンサである。他の遅
延要素はディジタル論理の一部であるインバータの余分
なトランジスタである。余分なトランジスタはインバー
タの切換を遅らせる。
【００１０】図面を参照してこの発明の好ましい実施例
についての以下の詳細な記述を熟読することによってこ
の発明がより詳しく理解される。
【００１１】
【実施例の詳細な説明】図１はこの発明によるＣＭＯＳ
ドライバ回路の回路ブロック図である。ドライバ回路は
ディジタル信号を受取る入力端子１０を有する。インバ
ータおよび遅延要素により形成される論理エレメントは
４つのドライバトランジスタ４１ないし４４のゲート端
子に対し信号を生成する。相補的なこれらのトランジス
タ対は差動ディジタル信号を運ぶ２つの伝送線に接続さ
れる出力端子１１および１２に接続される。出力端子１
１、１２上の信号の論理状態がお互いに相補的であるよ
うに論理エレメントは動作する。
【００１２】入力端子１０は第１のインバータ２０の入
力端子に接続される。インバータ２０の出力端子はイン
バータ２１、２３、および２２の入力端子に接続され
る。２つのインバータ２１、２３は端子１０に現われる
真の論理信号をＮＭＯＳドライバトランジスタ４１およ
びＰＭＯＳドライバトランジスタ４３へと、それぞれ駆
動する。遅延要素３１および３３は、それぞれインバー
タ２１および２３の出力端子からトランジスタ４１およ
び４３のゲートへ信号を遅らせる。
【００１３】インバータ２０の出力端子もまた、その出
力端子がインバータ２４および２６の入力端子に接続さ
れるインバータ２２の入力端子に接続される。インバー
タ２４および２６はそれぞれＮＭＯＳドライバトランジ
スタ４２およびＰＭＯＳドライバトランジスタ４４のゲ
ート端子に接続される。入力端子１０でのディジタル信
号は３つのインバータを介して通るので、ドライバトラ
ンジスタ４２および４４のゲート上の信号の論理状態は
変換される。
【００１４】出力端子１１および１２を駆動する相補ト
ランジスタの対の各々はインバータを形成する。しかし
ながら、大抵のＣＭＯＳインバータ回路とは異なり、こ
の発明は各対のＮＭＯＳトランジスタ、正の電源に接続
されるトランジスタ４１および４２、ならびに各対のＰ
ＭＯＳトランジスタ、接地に接続されるトランジスタ４
３および４４を有する。こうして、各々のＮＭＯＳトラ
ンジスタ４１および４２のドレインはＶDDに接続されか
つそのソースは出力端子１１または１２に接続される。
端子１１または１２はさらにそれぞれＰＭＯＳトランジ
スタ４３および４４のソースに接続され、そのドレイン
は接地に接続される。
【００１５】この発明により熟考されるように、上述の
論理エレメントおよびドライバトランジスタは集積回路
の一部である。ＮＭＯＳおよびＰＭＯＳトランジスタを
有する集積回路においては、ＮＭＯＳトランジスタは典
型的に最も低い電圧、この場合は接地で保たれた半導体
基板のＰドープされた領域に位置する。同様に、ＰＭＯ
Ｓトランジスタは最も高い電圧、この場合は＋５ボルト
でＶDDに保たれる基板のＮドープされた領域に位置す
る。
【００１６】したがって、トランジスタ４１ないし４４
の各々のチャネル領域は強くバックバイアスされる。こ
の強いバックバイアスはドライバトランジスタ４１ない
し４４のしきい値電圧を増す。その結果、オンのときＮ
ＭＯＳトランジスタ４１、４２のソース電圧はＶDD−Ｖ
T だけ減り、オンのときＰＭＯＳトランジスタ４３、４
４のソース電圧は接地＋ＶT だけ増える。したがって、
出力端子１１および１２上の電圧の揺れはＰＭＯＳトラ
ンジスタが正の電圧源に接続されかつＮＭＯＳトランジ
スタが接地に接続される「標準（ｓｔａｎｄａｒｄ）」
インバータの場合ほど広範囲にわたって揺れない。
【００１７】図４は図１に示されるドライバ回路の端子
１１および１２の各々での結果として生じる電圧の揺れ
を示す。電圧の揺れは出力端子の各々で＋２ないし＋３
ボルトの間である。したがって、ディジタル信号は接地
より遙か上の電圧範囲において伝送線上で駆動される。
【００１８】端子１０の入来信号の送信と出力端子１１
および１２上の差動信号の生成との間のスキューを減じ
るため、この発明は遅延要素３１および３３を与える。
図１に示されるように、出力端子１２上に現われる入力
端子１０からの信号は、出力端子１１上に現われる端子
１０からの信号が通るよりも１つ多くインバータを介し
て通る。遅延要素３１および３３は、ドライバトランジ
スタ４１および４３がトランジスタ４２および４４とだ
いたい同時に動作するようにより短い経路上の信号が遅
延されることを保証する。
【００１９】図２は遅延要素３１および３３の各々の構
造を示す、例示的な回路図である。遅延要素３１および
３３はそれぞれインバータ２１および２３の出力端子と
トランジスタ４１および４３のゲートとの間にキャパシ
タンスを加える。キャパシタンスはＰＭＯＳトランジス
タ３５として示されるトランジスタ構造を加えることに
より与えられる。トランジスタのすべての端子、すなわ
ちソースドレインおよびゲートはインバータ２１および
２３の出力端子に接続される。付加されるトランジスタ
の大きさを適当に決めて、遅延要素３１および３３はト
ランジスタ４２および４４のゲート上に現われる信号と
一致するようにインバータ２１、２３からの出力信号を
十分遅らせる。
【００２０】インバータ２１および２３はさらに端子１
１および１２上の出力信号の歪みをより良く減じるため
に幾分修正される。インバータ２１は図３（Ａ）に示さ
れる。相補的なトランジスタの対、ＶDDに接続されるＰ
ＭＯＳトランジスタ２４、およびＮＭＯＳトランジスタ
２５の他にも、インバータ２１はＮＭＯＳトランジスタ
２５のソースを接地に接続するＮＭＯＳトランジスタ２
６をさらに有する。ＮＭＯＳトランジスタ２６のゲート
はトランジスタ２４および２５のゲートに共通接続され
る。論理ハイの信号がインバータ２１の入力端子に現わ
れると、ＮＭＯＳトランジスタ２５および２６は両方と
もオンになる。トランジスタ２６の存在で、ＮＭＯＳト
ランジスタ４１のゲートは加えられた抵抗のために引き
下げられるのにより時間がかかる。したがって、トラン
ジスタはオフする際に遅らせられる。
【００２１】同様に、図３（Ｂ）に示されるように、イ
ンバータ４３は相補トランジスタ対２８および２９と直
列に接続されるＰＭＯＳトランジスタ２７を有する。Ｐ
ＭＯＳトランジスタ２７の端子はＰＭＯＳトランジスタ
２８およびＮＭＯＳトランジスタ２９のゲートに共通接
続される。トランジスタ２７に抵抗が加えられた状態
で、ＰＭＯＳトランジスタ４３のゲートはよりゆっくり
とＶDDに引き上げられる。したがって、ＰＭＯＳトラン
ジスタ４３はさらにオフする際に遅らせられる。この態
様において、この発明は２つの出力端子１１および１２
の動作速度を同期化して歪みを回避する。
【００２２】上述の文はこの発明の好ましい実施例につ
いての完全な記述であるが、様々な変更、修正および均
等物が用いられてもよい。この発明は上述の実施例に対
し適当な修正を行なうことにより等しく適用できるとい
うことが明白であるはずである。したがって、上の記述
は前掲の特許請求の範囲の境界によって定義される発明
の範囲を制限するものとして理解されるべきではない。
【図面の簡単な説明】
【図１】この発明のある実施例についてのブロック図で
ある。
【図２】図１の遅延要素の回路図である。
【図３】（Ａ）は、図１のインバータの１つの回路図で
あり、（Ｂ）は、図１の別のインバータの回路図であ
る。
【図４】図１のＣＭＯＳドライバ回路の出力信号を示す
図である。
【符号の説明】
４１ ＮＭＯＳドライバトランジスタ ４２ ＮＭＯＳドライバトランジスタ ４３ ＰＭＯＳドライバトランジスタ ４４ ＰＭＯＳドライバトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ｚ 9473−5Ｊ 19/0175 (72)発明者 エリック・チャン アメリカ合衆国、94536 カリフォルニア 州、フレモント、ターンストーン・レー ン、3248 (72)発明者 ブライアン・チュン アメリカ合衆国、95133 カリフォルニア 州、サン・ホーゼイ、メイグレン・ウェ イ、2944 (72)発明者 ダニエル・ウォン アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、ブレット−ハート・ ドライブ、7055

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 入力端子上の信号に応答して第１の端子
    で１対の伝送線を差動的に駆動し第２の端子で前記信号
    を受取るためのＣＭＯＳドライバ回路であって、 ２対のドライブトランジスタを含み、各々のドライブト
    ランジスタは第１および第２のソース／ドレインおよび
    ゲートを有し、各ドライブトランジスタ対は前記伝送線
    対の１つに接続されかつ、 第１のソース／ドレインが第１の電圧源に接続され、第
    ２のソース／ドレインが前記１つの伝送線に接続される
    出力端子に接続されるＮＭＯＳドライブトランジスタ
    と、 第１のソース／ドレインが第２の電圧源に接続され、前
    記第２の電圧源は接地であり、かつ第２のソース／ドレ
    インが前記出力端子および前記１つの伝送線に接続され
    るＰＭＯＳドライブトランジスタとを有し、 前記ドライバ回路はさらに、 前記入力端子および前記ドライブトランジスタのゲート
    に接続されるディジタル論理手段を含み、前記ディジタ
    ル論理手段は、各ドライバトランジスタ対の前記ＮＭＯ
    Ｓトランジスタまたは前記ＰＭＯＳトランジスタが前記
    入力端子上の信号に応答して交互にオンとなるように、
    前記２対のドライブトランジスタの差動動作のための相
    補信号を生成し、 それにより各伝送線上の信号は前記第２の端子での前記
    電圧源の１つのレベルにおけるオフセットから免れるよ
    うに前記第１および第２の電圧源に対してせばめられた
    電圧範囲内で動作する、ＣＭＯＳドライバ回路。
  2. 【請求項２】 前記ドライバ回路が半導体基板上の集積
    回路を含み、各々のＮＭＯＳドライバトランジスタは前
    記第２の電圧源に結合される前記基板の一部に形成さ
    れ、かつ各々のＰＭＯＳドライバトランジスタは前記第
    １の電圧源に結合される前記基板の一部に形成される、
    請求項１に記載のＣＭＯＳドライバ回路。
  3. 【請求項３】 前記第２の電圧源が接地である、請求項
    １に記載のＣＭＯＳドライバ回路。
  4. 【請求項４】 前記せばめられた電圧範囲が実質的に２
    ないし３ボルトである、請求項３に記載のＣＭＯＳドラ
    イバ回路。
  5. 【請求項５】 前記ディジタル論理手段が前記ドライバ
    トランジスタのゲート上の前記相補信号を同期化するた
    めの手段を含む、請求項１に記載のＣＭＯＳドライバ回
    路。
  6. 【請求項６】 前記ディジタル論理手段が前記ドライブ
    トランジスタの各々のゲートを前記入力端子に接続する
    複数の経路を含み、各々の経路が複数の直列接続された
    インバータを有する、請求項５に記載のＣＭＯＳドライ
    バ回路。
  7. 【請求項７】 前記同期化手段が、別の経路よりも少な
    い数の直列接続されたインバータを有する前記複数の経
    路の各１つに遅延要素を含み、それにより前記１つの経
    路のインバータおよび遅延要素の総数が前記別の経路の
    インバータの総数に等しい、請求項６に記載のＣＭＯＳ
    ドライバ回路。
  8. 【請求項８】 前記遅延要素がコンデンサを含む、請求
    項７に記載のＣＭＯＳドライバ回路。
  9. 【請求項９】 前記同期化手段は前記ドライブトランジ
    スタの１つのゲートに接続された出力ノードを有する少
    なくとも１つのインバータにあり前記出力ノードを介す
    る電流を遅らせるための手段をさらに含み、それにより
    前記１つのドライブトランジスタの切換は遅らせられ
    る、請求項８に記載のＣＭＯＳドライバ回路。
  10. 【請求項１０】 前記少なくとも１つのインバータが入
    力ノードおよび１対の相補トランジスタを含み、各々の
    トランジスタは第１および第２のソース／ドレインおよ
    びゲートを有し、前記トランジスタは前記ソース／ドレ
    インにより前記第１および第２の電圧源の間に接続さ
    れ、かつ前記電流を遅らせる手段は第１および第２のソ
    ース／ドレインおよびゲートを有する第３のトランジス
    タを含み、前記第３のトランジスタは前記第１および第
    ２の電圧源の間で前記相補トランジスタ対に直列に接続
    され、前記３つのトランジスタの前記ゲートは前記入力
    ノードに接続される、請求項９に記載のＣＭＯＳドライ
    バ回路。
  11. 【請求項１１】 入力端子上の信号に応答して前記第１
    の端子で１対の伝送線を差動的に駆動し第２の端子で前
    記信号を受取るためのＣＭＯＳドライバ回路であって、 ２対のドライブトランジスタを含み、各々のドライブト
    ランジスタは第１および第２のソース／ドレインおよび
    ゲートを有し、各対の第１のドライブトランジスタの第
    １のソース／ドレインは第１の電圧源にかつ第２のソー
    ス／ドレインは前記伝送線の１つにそれぞれ接続され、
    各対の第２のドライブトランジスタの第１のソース／ド
    レインは第２の電圧源に接続されかつ第２のソース／ド
    レインは前記伝送線の前記１つに接続され、 前記入力端子と前記ドライブトランジスタの各々のゲー
    トとの間で電気経路を形成する複数のインバータを含
    み、前記２対のドライブトランジスタが差動動作のため
    に相補的に動作するように、各々の電気経路は予め定め
    られた数のインバータを有し、 前記電気経路の選択されたものにおいて前記入力端子か
    ら前記ドライブトランジスタの１つのゲートへ信号を遅
    延するための手段を含み、 それにより前記入力端子からの伝送線の前記対上の差動
    信号が実質的に同期化される、ＣＭＯＳドライバ回路。
JP5192290A 1992-08-07 1993-08-03 Ｃｍｏｓドライバ回路 Withdrawn JPH0774787A (ja)

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US927097 1992-08-07
US07/927,097 US5491432A (en) 1992-08-07 1992-08-07 CMOS Differential driver circuit for high offset ground

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