JPH0774541A - Cmos invertible amplifier circuit and oscillation circuit of piezoelectric vibrator using the same - Google Patents
Cmos invertible amplifier circuit and oscillation circuit of piezoelectric vibrator using the sameInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、互いに相補的な関係に
あるＰチャネルＭＯＳ[Metal Oxide Semiconductor]・
ＦＥＴ[Field Effect Transistor]とＮチャネルＭＯＳ
・ＦＥＴとからなるＣＭＯＳ[Complementary MOS]・Ｆ
ＥＴを用いたＣＭＯＳ反転増幅回路に関する。また、こ
のＣＭＯＳ反転増幅回路に水晶振動子やセラミック振動
子等の圧電振動子を組み合わせた発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to P-channel MOS [Metal Oxide Semiconductor], which are complementary to each other.
FET [Field Effect Transistor] and N-channel MOS
-CMOS [Complementary MOS] consisting of FET-F
The present invention relates to a CMOS inverting amplifier circuit using ET. Further, the present invention relates to an oscillator circuit in which a piezoelectric oscillator such as a crystal oscillator or a ceramic oscillator is combined with this CMOS inverting amplifier circuit.
【０００２】[0002]
【従来の技術】図６に示すＣＭＯＳ反転増幅回路１００
と水晶振動子２とを組み合わせた水晶発振回路は、構成
が簡単であることから半導体集積回路で使用するクロッ
ク信号等の発振回路として広く利用されている。2. Description of the Related Art A CMOS inverting amplifier circuit 100 shown in FIG.
A crystal oscillation circuit that is a combination of the crystal oscillator 2 and the crystal oscillator 2 is widely used as an oscillation circuit for a clock signal or the like used in a semiconductor integrated circuit because of its simple structure.
【０００３】ＣＭＯＳ反転増幅回路１００は、互いに相
補的な関係にあるＰチャネルＭＯＳ・ＦＥＴ１ａ及びＮ
チャネルＭＯＳ・ＦＥＴ１ｂのゲートを共通に接続した
入力端子と、両者のドレインを共通に接続した出力端子
とを有している。また、ＰチャネルＭＯＳ・ＦＥＴ１ａ
のソースは電源に接続され、ＮチャネルＭＯＳ・ＦＥＴ
１ｂのソースは接地されている。従って、このＣＭＯＳ
反転増幅回路１は、入力電圧が０Ｖレベルの場合にはＰ
チャネルＭＯＳ・ＦＥＴ１ａがＯＮとなって電源電圧Ｖ
DDレベルを出力し、入力電圧が電源電圧ＶDDレベルの場
合にはＮチャネルＭＯＳ・ＦＥＴ１ｂがＯＮとなって０
Ｖレベルを出力するので、入力信号を反転して出力する
ことになる。そして、このように出力が反転するための
しきい値である反転電圧は、通常は電源電圧ＶDDの２分
の１の電圧に設定される。なお、この反転電圧は、ＭＯ
Ｓ・ＦＥＴ１ａ，１ｂのゲート幅やゲート長によって調
整することができる。例えばＰチャネルＭＯＳ・ＦＥＴ
１ａのゲート幅を広くすると反転電圧がより高い電圧と
なり、ＮチャネルＭＯＳ・ＦＥＴ１ｂのゲート幅を広く
すると反転電圧がより低い電圧となる。また、図６に示
すＣＭＯＳ反転増幅回路１００は、帰還抵抗Ｒfにより
出力電圧の直流成分が入力端子に帰還されて反転電圧と
等しいバイアスが付加されるので、この反転電圧が動作
点となり大きな利得を得ることができる。The CMOS inverting amplifier circuit 100 includes P channel MOS.FETs 1a and N which are complementary to each other.
It has an input terminal to which the gates of the channel MOS • FET 1b are commonly connected and an output terminal to which the drains of both are commonly connected. In addition, P-channel MOS / FET1a
Source is connected to the power supply, N-channel MOS ・ FET
The source of 1b is grounded. Therefore, this CMOS
The inverting amplifier circuit 1 has P when the input voltage is 0V level.
The power supply voltage V
When the DD level is output and the input voltage is the power supply voltage VDD level, the N-channel MOS • FET1b is turned on and 0
Since the V level is output, the input signal is inverted and output. Then, the inversion voltage, which is the threshold value for inverting the output in this way, is usually set to a voltage which is half the power supply voltage VDD. The inversion voltage is MO
It can be adjusted by the gate width and gate length of the S-FETs 1a and 1b. For example, P channel MOS FET
When the gate width of 1a is widened, the inversion voltage becomes higher, and when the gate width of the N-channel MOS • FET 1b is widened, the inversion voltage becomes lower. Further, in the CMOS inverting amplifier circuit 100 shown in FIG. 6, since the DC component of the output voltage is fed back to the input terminal by the feedback resistor Rf and a bias equal to the inverting voltage is added, this inverting voltage becomes an operating point and a large gain is obtained. Obtainable.
【０００４】水晶振動子２は、上記ＣＭＯＳ反転増幅回
路１００の入出力端子間に接続され、直列共振周波数と
並列共振周波数との間で誘導性として機能させることに
より、２個の負荷用コンデンサＣL1，ＣL2と共にコルピ
ッツ型の共振回路を構成している。従って、この水晶振
動子２は、固有の周波数のときにＣＭＯＳ反転増幅回路
１００の出力信号を反転させて入力端子に帰還させるこ
とができ、これによって特定の周波数において発振条件
を満足させ、図６に示した水晶発振回路に発振動作を行
わせることができる。The crystal resonator 2 is connected between the input and output terminals of the CMOS inverting amplifier circuit 100, and functions as an inductive characteristic between the series resonance frequency and the parallel resonance frequency, whereby two load capacitors CL1 are connected. , CL2 form a Colpitts type resonance circuit. Therefore, the crystal oscillator 2 can invert the output signal of the CMOS inverting amplifier circuit 100 at a specific frequency and feed it back to the input terminal, thereby satisfying the oscillation condition at a specific frequency. The crystal oscillating circuit shown in can be made to oscillate.
【０００５】しかしながら、上記通常のＣＭＯＳインバ
ータによるＣＭＯＳ反転増幅回路１００は、入力電圧が
反転電圧に近づきＭＯＳ・ＦＥＴ１ａ，１ｂが同時に能
動状態となったときに、電源側から接地側に片方向の直
流成分を含んだ比較的大きな電流が流れるので、これら
のＭＯＳ・ＦＥＴ１ａ，１ｂがＯＮ／ＯＦＦを切り替え
るたびにこの直流的な電流が流れて水晶発振回路の消費
電力を増大させるという欠点がある。そこで、このよう
な消費電力の増大を抑制するために、例えば特開昭６１
−１１１００４号に従来例として示されているような水
晶発振回路が従来から提案されていた。However, when the input voltage approaches the inversion voltage and the MOS.FETs 1a and 1b are simultaneously activated in the CMOS inverting amplifier circuit 100 using the above-mentioned ordinary CMOS inverter, one-way direct current from the power supply side to the ground side is generated. Since a relatively large current containing the components flows, this DC current flows every time these MOS • FETs 1a and 1b are turned on / off, which increases the power consumption of the crystal oscillation circuit. Therefore, in order to suppress such an increase in power consumption, for example, Japanese Patent Laid-Open No. 61-61
A crystal oscillating circuit as shown as a conventional example in No. -111004 has been conventionally proposed.
【０００６】この水晶発振回路は、図７に示すように、
図６に示したＣＭＯＳ反転増幅回路１００におけるＰチ
ャネルＭＯＳ・ＦＥＴ１ａのソースと電源との間に電流
制限用の第１抵抗Ｒ1を挿入し、ＮチャネルＭＯＳ・Ｆ
ＥＴ１ｂのソースと接地との間にも電流制限用の第２抵
抗Ｒ2を挿入したものである。This crystal oscillator circuit, as shown in FIG.
In the CMOS inversion amplifier circuit 100 shown in FIG. 6, a first resistor R1 for current limiting is inserted between the source of the P-channel MOS.FET 1a and the power supply, and the N-channel MOS.F.
The second resistor R2 for current limiting is also inserted between the source of ET1b and the ground.
【０００７】ここで、図８に、抵抗Ｒ1，Ｒ2を持たない
図６のＣＭＯＳ反転増幅回路１００（図８の特性曲線
Ａ）と抵抗Ｒ1，Ｒ2を付加した図７のＣＭＯＳ反転増幅
回路１１０（図８の特性曲線Ｂ）における入出力電圧の
静特性を示す。これらのＣＭＯＳ反転増幅回路に於いて
は、入力電圧が０Ｖのときには出力電圧が電源電圧ＶDD
であり、入力電圧の上昇に伴い出力電圧が緩やかに下が
り、入力電圧が反転電圧に達すると出力電圧が０Ｖ付近
まで急激に低下する。そして、入力電圧がさらに電源電
圧ＶDDまで上昇すると、出力電圧が緩やかに０Ｖまで低
下する。この際、抵抗Ｒ1，Ｒ2を付加したＣＭＯＳ反転
増幅回路１１０の特性曲線Ｂは、抵抗Ｒ1，Ｒ2を持たな
いＣＭＯＳ反転増幅回路１００の特性曲線Ａよりも少し
滑らかに変化する。従って、入力電圧が反転電圧を中心
にフルスイングせずに振幅幅が狭くなった場合には、抵
抗Ｒ1，Ｒ2を付加したＣＭＯＳ反転増幅回路１１０の出
力電圧の振幅幅の方がより狭くなり利得も低下する。Here, in FIG. 8, the CMOS inverting amplifier circuit 100 of FIG. 6 without the resistors R1 and R2 (characteristic curve A of FIG. 8) and the CMOS inverting amplifier circuit 110 of FIG. 7 with the resistors R1 and R2 added ( The static characteristic of the input / output voltage in the characteristic curve B) of FIG. 8 is shown. In these CMOS inverting amplifier circuits, when the input voltage is 0V, the output voltage is the power supply voltage VDD
That is, the output voltage gradually decreases as the input voltage increases, and when the input voltage reaches the inversion voltage, the output voltage sharply decreases to around 0V. Then, when the input voltage further increases to the power supply voltage VDD, the output voltage gradually decreases to 0V. At this time, the characteristic curve B of the CMOS inversion amplifier circuit 110 to which the resistors R1 and R2 are added changes slightly more smoothly than the characteristic curve A of the CMOS inversion amplifier circuit 100 that does not have the resistors R1 and R2. Therefore, when the input voltage does not swing fully around the inversion voltage and the amplitude width becomes narrower, the amplitude width of the output voltage of the CMOS inversion amplifier circuit 110 to which the resistors R1 and R2 are added becomes narrower and the gain becomes smaller. Also decreases.
【０００８】また、図９に、抵抗Ｒ1，Ｒ2を持たない図
６のＣＭＯＳ反転増幅回路１００（図９の特性曲線
Ａ’）と抵抗Ｒ1，Ｒ2を付加した図７のＣＭＯＳ反転増
幅回路１１０（図９の特性曲線Ｂ’）における入力電圧
に対する電源接地間に流れる直流的な電流の大きさを表
す特性を示す。これらのＣＭＯＳ反転増幅回路１００及
び１１０は、入力電圧が０Ｖのときと電源電圧ＶDDのと
きにはＮチャネルＭＯＳ・ＦＥＴ１ｂかＰチャネルＭＯ
Ｓ・ＦＥＴ１ａのいずれかがＯＦＦとなるので電源接地
間に電流は流れないが、入力電圧がこれらの中間の場合
にはＭＯＳ・ＦＥＴ１ａ，１ｂが同時に能動状態となる
ので、反転電圧のときをピークとして山型状の特性曲線
で示される電流が流れることになる。しかし、抵抗Ｒ
1，Ｒ2を付加したＣＭＯＳ反転増幅回路１１０の場合に
は、この電流が抵抗Ｒ1，Ｒ2によって制限されるので、
特性曲線Ｂ’のピークは、抵抗Ｒ1，Ｒ2を持たないＣＭ
ＯＳ反転増幅回路１００の特性曲線Ａ’のピークよりも
十分に小さい値となる。Further, FIG. 9 shows a CMOS inverting amplifier circuit 100 (characteristic curve A'in FIG. 9) of FIG. 6 without resistors R1 and R2 and a CMOS inverting amplifier circuit 110 of FIG. 7 in which resistors R1 and R2 are added. The characteristic curve B ') of FIG. 9 shows the magnitude of the direct current flowing between the power supply ground and the input voltage. These CMOS inverting amplifier circuits 100 and 110 are configured such that when the input voltage is 0V and the power supply voltage is VDD, the N-channel MOS / FET 1b or the P-channel MO is provided.
Since either S-FET1a is turned off, no current flows between the power supply grounds, but when the input voltage is in the middle of them, the MOS-FETs 1a and 1b are in the active state at the same time. As a result, the current indicated by the mountain-shaped characteristic curve flows. However, the resistance R
In the case of the CMOS inverting amplifier circuit 110 to which 1 and R2 are added, this current is limited by the resistors R1 and R2.
The peak of the characteristic curve B'is a CM without the resistors R1 and R2.
The value is sufficiently smaller than the peak of the characteristic curve A ′ of the OS inverting amplifier circuit 100.
【０００９】従って、抵抗Ｒ1，Ｒ2を付加した図７のＣ
ＭＯＳ反転増幅回路１１０を用いると、電源接地間に流
れる直流的な電流が制限されるので、水晶発振回路の消
費電力の増大を抑制することができる。Therefore, C of FIG. 7 in which the resistors R1 and R2 are added
When the MOS inverting amplifier circuit 110 is used, the direct current flowing between the power supply grounds is limited, so that it is possible to suppress an increase in power consumption of the crystal oscillation circuit.
【００１０】[0010]
【発明が解決しようとする課題】上記抵抗Ｒ1，Ｒ2を付
加した図７のＣＭＯＳ反転増幅回路１１０を図１０に示
す測定用回路に接続し、ここに正弦波交流信号を入力し
たときの入出力電圧振幅特性を図１１に示す。図１０の
測定用回路におけるコンデンサＣCは、１μＦのコンデ
ンサであり、入力の直流成分を遮断するために挿入され
ている。また、コンデンサＣLは、５０ｐＦのコンデン
サであり、水晶振動子２等に対応する負荷用のコンデン
サである。さらに、帰還抵抗Ｒfは、１ＭΩの抵抗器で
あり、図７に示したものと同じく、ＣＭＯＳ反転増幅回
路１１０の入力端子にバイアスを付加するためのもので
ある。そして、図１１には、この測定用回路に２００ｋ
Hzと２ＭHzと２０ＭHzの交流信号を入力したときの入力
電圧振幅に対する出力電圧振幅の特性曲線を実線で示し
ている。ここで、図示直線Ｃは、入力電圧振幅に対する
出力電圧振幅の比で表されるＣＭＯＳ反転増幅回路１１
０の利得が１となる境界を示す。The CMOS inverting amplifier circuit 110 of FIG. 7 to which the resistors R1 and R2 are added is connected to the measuring circuit shown in FIG. 10, and input / output when a sine wave AC signal is input thereto. The voltage amplitude characteristic is shown in FIG. The capacitor CC in the measuring circuit of FIG. 10 is a 1 μF capacitor, and is inserted to cut off the DC component of the input. The capacitor CL is a 50 pF capacitor and is a load capacitor corresponding to the crystal oscillator 2 and the like. Further, the feedback resistor Rf is a 1 MΩ resistor, and is for adding a bias to the input terminal of the CMOS inverting amplifier circuit 110, like the one shown in FIG. Then, in FIG. 11, 200 k is added to this measuring circuit.
A solid line shows the characteristic curve of the output voltage amplitude with respect to the input voltage amplitude when the AC signals of Hz, 2 MHz and 20 MHz are input. Here, the straight line C in the drawing indicates the CMOS inverting amplifier circuit 11 represented by the ratio of the output voltage amplitude to the input voltage amplitude.
A boundary at which the gain of 0 becomes 1 is shown.
【００１１】この図１１から明らかなように、入力され
た交流信号が２００ｋHzや２ＭHzのような比較的低周波
の信号の場合には、出力電圧振幅が常に直線Ｃよりも十
分に大きくなり、ＣＭＯＳ反転増幅回路１１０が大きな
利得を有する。しかしながら、入力された交流信号が２
０ＭHzのような高周波信号になると、出力電圧振幅は直
線Ｃを超えることがほとんどなくなり、ＣＭＯＳ反転増
幅回路１１０の利得が１に達しないようになる。従っ
て、図７に示した水晶発振回路のループ利得も１より小
さくなるため、発振条件が満たされなくなり、発振機能
が失われてしまう。一方、抵抗Ｒ1，Ｒ2を持たない図６
のＣＭＯＳ反転増幅回路１００に於いては、例えば２０
ＭHzの高周波信号を入力した場合には、この図１１の２
点鎖線に示すような特性曲線となり十分な利得を得るこ
とができる。しかし、抵抗Ｒ1，Ｒ2を付加したＣＭＯＳ
反転増幅回路１１０の場合には、これらの抵抗Ｒ1，Ｒ2
によって負荷用のコンデンサＣLを充放電する際の時定
数が大きくなり、出力電圧の振幅が十分に得られなくな
るために利得が低下する。As is apparent from FIG. 11, when the input AC signal is a relatively low frequency signal such as 200 kHz or 2 MHz, the output voltage amplitude is always sufficiently larger than that of the straight line C, and the CMOS The inverting amplifier circuit 110 has a large gain. However, if the input AC signal is 2
When it becomes a high frequency signal such as 0 MHz, the output voltage amplitude almost never exceeds the straight line C, and the gain of the CMOS inverting amplifier circuit 110 does not reach 1. Therefore, the loop gain of the crystal oscillation circuit shown in FIG. 7 is also smaller than 1, so that the oscillation condition is not satisfied and the oscillation function is lost. On the other hand, FIG. 6 without resistors R1 and R2
In the CMOS inverting amplifier circuit 100 of, for example, 20
When inputting a high frequency signal of MHZ, 2 in FIG.
A characteristic curve as shown by a dotted line is obtained, and a sufficient gain can be obtained. However, CMOS with resistors R1 and R2 added
In the case of the inverting amplifier circuit 110, these resistors R1 and R2 are
As a result, the time constant for charging and discharging the load capacitor CL becomes large, and the amplitude of the output voltage cannot be obtained sufficiently, so that the gain is lowered.
【００１２】ところが、最近のマイクロプロセッサユニ
ット等の動作周波数は、ますます高くなる傾向にあり、
上記２０ＭHzを超えて５０ＭHzに達するものも出現して
いる。しかしながら、図７に示した従来の水晶発振回路
では、このような高周波信号を発生させることができな
いため、ＣＭＯＳ反転増幅回路１１０の抵抗Ｒ1，Ｒ2の
抵抗値を小さくするか、又はこれらの抵抗をなくした図
６のＣＭＯＳ反転増幅回路１００を用いた水晶発振回路
を使わざるを得なくなる。However, the operating frequencies of recent microprocessor units and the like tend to be higher,
There are some that exceed 50 MHz and reach 50 MHz. However, since the conventional crystal oscillation circuit shown in FIG. 7 cannot generate such a high frequency signal, the resistance values of the resistors R1 and R2 of the CMOS inverting amplifier circuit 110 are reduced or these resistors are reduced. The crystal oscillating circuit using the CMOS inverting amplifier circuit 100 of FIG.
【００１３】このため、従来の抵抗Ｒ1，Ｒ2を付加した
ＣＭＯＳ反転増幅回路１１０を用いた水晶発振回路で
は、最近のマイクロプロセッサユニット等の高い動作周
波数に追従することができなくなるという問題があり、
一方、ＣＭＯＳ反転増幅回路１１０の抵抗Ｒ1，Ｒ2の抵
抗値を小さくしたり、これらの抵抗をなくしたＣＭＯＳ
反転増幅回路１００を用いた場合には、消費電力の増大
防止効果が得られなくなるという問題が発生することに
なる。Therefore, the conventional crystal oscillator circuit using the CMOS inverting amplifier circuit 110 with the resistors R1 and R2 added thereto has a problem that it cannot follow a high operating frequency of a recent microprocessor unit or the like.
On the other hand, the CMOS inversion amplifier circuit 110 has the resistances R1 and R2 reduced or the CMOS in which these resistances are eliminated.
When the inverting amplifier circuit 100 is used, there arises a problem that the effect of preventing increase in power consumption cannot be obtained.
【００１４】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、高周波信号に対して
も十分に追従すると共に消費電力の増大も抑制すること
ができるＣＭＯＳ反転増幅回路及びこれを用いた圧電振
動子の発振回路を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a CMOS inverting amplifier circuit capable of sufficiently following a high frequency signal and suppressing an increase in power consumption. Another object of the present invention is to provide an oscillation circuit of a piezoelectric vibrator using the same.
【００１５】[0015]
【課題を解決するための手段】本発明のＣＭＯＳ反転増
幅回路は、互いに相補的な関係にあるＰチャネルＭＯＳ
・ＦＥＴ及びＮチャネルＭＯＳ・ＦＥＴと、該Ｐチャネ
ルＭＯＳ・ＦＥＴのゲートと該ＮチャネルＭＯＳ・ＦＥ
Ｔのゲートとが共通に接続された入力端子と、該Ｐチャ
ネルＭＯＳ・ＦＥＴのドレインと該ＮチャネルＭＯＳ・
ＦＥＴのドレインとが共通に接続された出力端子と、該
ＰチャネルＭＯＳ・ＦＥＴのソースと電源端子との間に
接続された第１抵抗と、該ＮチャネルＭＯＳ・ＦＥＴの
ソースと接地端子との間に接続された第２抵抗と、を有
しており、さらに、該ＰチャネルＭＯＳ・ＦＥＴのソー
スと電源端子との間に、該第１抵抗に並列になるように
接続された第１コンデンサと、該ＮチャネルＭＯＳ・Ｆ
ＥＴのソースと接地端子との間に、該第２抵抗に並列に
なるように接続された第２コンデンサと、を備えてお
り、そのことにより上記目的が達成される。A CMOS inverting amplifier circuit according to the present invention is a P-channel MOS circuit having a complementary relationship with each other.
-FET and N-channel MOS-FET, gate of the P-channel MOS-FET and N-channel MOS-FE
An input terminal to which the gate of T is connected in common, a drain of the P-channel MOS.FET and an N-channel MOS.
An output terminal to which the drain of the FET is connected in common, a first resistor connected between the source of the P-channel MOS • FET and the power supply terminal, and a source of the N-channel MOS • FET and the ground terminal. A first resistor connected between the source and the power supply terminal of the P-channel MOS-FET in parallel with the first resistor. And the N-channel MOS / F
A second capacitor connected in parallel with the second resistor is provided between the source of the ET and the ground terminal, and thereby the above object is achieved.
【００１６】上記第１及び第２抵抗は電流制限用の抵抗
であり、上記第１及び第２コンデンサは高周波電流通過
用のコンデンサであってもよい。The first and second resistors may be resistors for limiting current, and the first and second capacitors may be capacitors for passing high frequency current.
【００１７】本発明の発振回路は、上記のＣＭＯＳ反転
増幅回路を用いた発振回路であって、該ＣＭＯＳ反転増
幅回路の入力端子と接地端子との間に接続された第３コ
ンデンサと、該ＣＭＯＳ反転増幅回路の出力端子と接地
端子との間に接続された第４コンデンサと、該入力端子
と該出力端子との間に接続された振動子と、該振動子に
並列に、該入力端子と該出力端子との間に接続された帰
還抵抗と、を備えており、そのことにより上記目的が達
成される。An oscillating circuit of the present invention is an oscillating circuit using the above-mentioned CMOS inverting amplifier circuit, wherein a third capacitor connected between an input terminal and a ground terminal of the CMOS inverting amplifier circuit and the CMOS. A fourth capacitor connected between the output terminal and the ground terminal of the inverting amplifier circuit, a vibrator connected between the input terminal and the output terminal, and the input terminal in parallel with the vibrator. And a feedback resistor connected between the output terminal and the output terminal, thereby achieving the above object.
【００１８】上記第３及び第４コンデンサは、負荷用コ
ンデンサであり、前記振動子は、圧電効果によって弾性
振動体の機械エネルギと電気エネルギとを相互変換する
圧電振動子であってもよい。The third and fourth capacitors may be load capacitors, and the vibrator may be a piezoelectric vibrator for mutually converting mechanical energy and electric energy of the elastic vibrating body by a piezoelectric effect.
【００１９】また、本発明の発振回路は、ＣＭＯＳ集積
回路と、圧電振動子と、第１及び第２のコンデンサと、
負荷用コンデンサと、帰還抵抗と、を有しており、該Ｃ
ＭＯＳ集積回路は、同一シリコンチップ上に形成され
た、内部論理回路と、バッファ回路と、ＣＭＯＳ反転増
幅回路と、を備えており、該ＣＭＯＳ反転増幅回路は、
互いに相補的な関係にあるＰチャネルＭＯＳ・ＦＥＴ及
びＮチャネルＭＯＳ・ＦＥＴと、該ＰチャネルＭＯＳ・
ＦＥＴのゲートと該ＮチャネルＭＯＳ・ＦＥＴのゲート
とが共通に接続された入力端子と、該ＰチャネルＭＯＳ
・ＦＥＴのドレインと該ＮチャネルＭＯＳ・ＦＥＴのド
レインとが共通に接続された出力端子と、該Ｐチャネル
ＭＯＳ・ＦＥＴのソースと電源端子との間に接続された
第１抵抗と、該ＮチャネルＭＯＳ・ＦＥＴのソースと接
地端子との間に接続された第２抵抗と、該第１抵抗と該
ＰチャネルＭＯＳ・ＦＥＴとの間に接続された第１コン
デンサ端子と、該第２抵抗と該ＮチャネルＭＯＳ・ＦＥ
Ｔとの間に接続された第２コンデンサ端子と、を有して
おり、該電源端子と該第１コンデンサ端子との間に、該
第１コンデンサが接続され、該接地端子と該第２コンデ
ンサ端子との間に、該第２コンデンサが接続され、該入
力端子と該出力端子との間に、該圧電振動子と該帰還抵
抗とが互いに並列に接続されており、そのことにより上
記目的が達成される。The oscillator circuit of the present invention includes a CMOS integrated circuit, a piezoelectric vibrator, first and second capacitors,
It has a load capacitor and a feedback resistor.
The MOS integrated circuit includes an internal logic circuit, a buffer circuit, and a CMOS inverting amplifier circuit formed on the same silicon chip.
The P channel MOS.FET and the N channel MOS.FET which are in a complementary relationship with each other, and the P channel MOS.
An input terminal in which the gate of the FET and the gate of the N-channel MOS / FET are commonly connected, and the P-channel MOS
An output terminal in which the drain of the FET and the drain of the N-channel MOS-FET are commonly connected, a first resistor connected between the source of the P-channel MOS-FET and a power supply terminal, and the N-channel A second resistor connected between the source of the MOS.FET and the ground terminal, a first capacitor terminal connected between the first resistor and the P-channel MOS.FET, the second resistor and the N-channel MOS / FE
A second capacitor terminal connected to T and the first capacitor is connected between the power supply terminal and the first capacitor terminal, the ground terminal and the second capacitor The second capacitor is connected between the input terminal and the output terminal, and the piezoelectric vibrator and the feedback resistor are connected in parallel to each other between the input terminal and the output terminal. To be achieved.
【００２０】上記第１抵抗はＰ型拡散抵抗器であり、上
記第２抵抗はＮ型拡散抵抗器であってもよい。The first resistor may be a P-type diffusion resistor and the second resistor may be an N-type diffusion resistor.
【００２１】また、本発明のＣＭＯＳ集積回路は、上記
のＣＭＯＳ反転増幅回路と、内部論理回路と、バッファ
回路と、帰還抵抗とが、同一シリコンチップ上に形成さ
れたＣＭＯＳ集積回路であって、そのことにより上記目
的が達成される。A CMOS integrated circuit of the present invention is a CMOS integrated circuit in which the CMOS inverting amplifier circuit, the internal logic circuit, the buffer circuit, and the feedback resistor are formed on the same silicon chip. Thereby, the above object is achieved.
【００２２】上記帰還抵抗は、ＮチャネルＭＯＳ・ＦＥ
ＴとＰチャネルＭＯＳ・ＦＥＴとによって構成されてい
てもよい。The feedback resistor is an N-channel MOS.FE
It may be composed of T and P channel MOS.FET.
【００２３】また、本発明の発振回路は、上記ＣＭＯＳ
集積回路を用いた発振回路であって、上記ＣＭＯＳ集積
回路の入力端子と接地端子との間に接続された第３コン
デンサと、該ＣＭＯＳ集積回路の出力端子と接地端子と
の間に接続された第４コンデンサと、該入力端子と該出
力端子との間に接続された圧電振動子と、を備えてお
り、そのことにより上記目的が達成される。Further, the oscillation circuit of the present invention is the above CMOS.
An oscillation circuit using an integrated circuit, comprising: a third capacitor connected between an input terminal and a ground terminal of the CMOS integrated circuit; and an output terminal and a ground terminal of the CMOS integrated circuit. It is provided with a fourth capacitor and a piezoelectric vibrator connected between the input terminal and the output terminal, whereby the above object is achieved.
【００２４】[0024]
【作用】本発明のＣＭＯＳ反転増幅回路は、電源接地間
を流れる直流的な電流に対しては、第１コンデンサと第
２コンデンサが無限大のインピーダンスとなり、等価的
には並列接続された第１抵抗と第２抵抗のみの回路とな
る。従って、これらの第１抵抗と第２抵抗が従来通り電
流を制限することができる。しかし、高周波電流に対し
ては、第１コンデンサと第２コンデンサのインピーダン
スが低下し、並列に接続された第１抵抗と第２抵抗がバ
イパスされるので、ＣＭＯＳ反転増幅回路の利得低下を
防止することができる。In the CMOS inverting amplifier circuit of the present invention, the first capacitor and the second capacitor have infinite impedance with respect to a direct current flowing between the power supply grounds, and equivalently, the first and second capacitors are connected in parallel. The circuit consists of only the resistance and the second resistance. Therefore, the first resistor and the second resistor can limit the current as before. However, for high frequency current, the impedance of the first capacitor and the second capacitor decreases, and the first resistor and the second resistor connected in parallel are bypassed, so that the gain reduction of the CMOS inverting amplifier circuit is prevented. be able to.
【００２５】従って、本発明のＣＭＯＳ反転増幅回路に
よれば、高周波動作時にも比較的高い抵抗値の抵抗を用
いて直流的な電流を制限できるので消費電力の増加を防
止することができるようになる。Therefore, according to the CMOS inverting amplifier circuit of the present invention, the DC current can be limited by using the resistor having a relatively high resistance value even at the time of high frequency operation, so that the increase in power consumption can be prevented. Become.
【００２６】本発明の発振回路は、上記のＣＭＯＳ反転
増幅回路に水晶振動子等の圧電振動子を組み合わせたも
のであり、これによって低消費電力の高周波発振回路を
構成することができるようになる。The oscillator circuit of the present invention is a combination of the above-described CMOS inverting amplifier circuit and a piezoelectric oscillator such as a crystal oscillator, which makes it possible to construct a high-frequency oscillator circuit with low power consumption. .
【００２７】[0027]
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【００２８】図１〜図３は本発明の第１実施例を示すも
のであって、図１は水晶発振回路の構成を示す回路図、
図２はＣＭＯＳ反転増幅回路の特性を示すための測定用
回路の回路図、図３はＣＭＯＳ反転増幅回路に正弦波交
流信号を入力したときの入出力電圧振幅特性を示す図で
ある。なお、図７に示した従来例と同様の機能を有する
構成部材には同じ符号を付記する。1 to 3 show a first embodiment of the present invention, and FIG. 1 is a circuit diagram showing the structure of a crystal oscillation circuit,
FIG. 2 is a circuit diagram of a measuring circuit for showing characteristics of the CMOS inverting amplifier circuit, and FIG. 3 is a diagram showing input / output voltage amplitude characteristics when a sine wave AC signal is input to the CMOS inverting amplifier circuit. The constituents having the same functions as those of the conventional example shown in FIG.
【００２９】本実施例は、図１に示すように、ＣＭＯＳ
反転増幅回路１を用いた水晶発振回路の基本回路構成を
示す。ＣＭＯＳ反転増幅回路１は、互いに相補的な関係
にあるＰチャネルＭＯＳ・ＦＥＴ１ａとＮチャネルＭＯ
Ｓ・ＦＥＴ１ｂのゲートを共通に接続した入力端子と、
ドレインを共通に接続した出力端子とを有している。ま
た、ＰチャネルＭＯＳ・ＦＥＴ１ａのソースは、第１抵
抗Ｒ1と第１コンデンサＣ1との並列回路を介して電源に
接続され、ＮチャネルＭＯＳ・ＦＥＴ１ｂのソースは、
第２抵抗Ｒ2と第２コンデンサＣ2との並列回路を介して
接地されている。なお、ＰチャネルＭＯＳ・ＦＥＴ１ａ
のサブストレート（バックゲート）は電源に接続され、
ＮチャネルＭＯＳ・ＦＥＴ１ｂのサブストレート（バッ
クゲート）は接地されている。In this embodiment, as shown in FIG.
A basic circuit configuration of a crystal oscillation circuit using the inverting amplifier circuit 1 is shown. The CMOS inverting amplifier circuit 1 includes a P-channel MOS • FET 1a and an N-channel MO that are complementary to each other.
An input terminal in which the gates of the S-FET1b are commonly connected,
And an output terminal having drains commonly connected. The source of the P-channel MOS • FET1a is connected to the power supply through the parallel circuit of the first resistor R1 and the first capacitor C1, and the source of the N-channel MOS • FET1b is
It is grounded via a parallel circuit of a second resistor R2 and a second capacitor C2. It should be noted that P-channel MOS • FET1a
The substrate (back gate) is connected to the power supply,
The substrate (back gate) of the N-channel MOS • FET 1b is grounded.
【００３０】上記ＣＭＯＳ反転増幅回路１の入出力端子
間（ＭＯＳ・ＦＥＴ１ａ，１ｂのゲート−ドレイン間）
には、帰還抵抗Ｒfが接続されている。この帰還抵抗Ｒf
は、出力電圧の直流成分を入力側に帰還させることによ
り電源電圧ＶDDの２分の１となる反転電圧に等しいバイ
アスを入力端子に付加するものであり、交流的な影響を
回避するために抵抗値の高い抵抗器が用いられる。Between the input and output terminals of the CMOS inverting amplifier circuit 1 (between the gate and drain of the MOS • FETs 1a and 1b).
A feedback resistor Rf is connected to. This feedback resistance Rf
Is to add a bias equal to the inversion voltage which is one half of the power supply voltage VDD to the input terminal by feeding back the DC component of the output voltage to the input side. High value resistors are used.
【００３１】また、上記ＣＭＯＳ反転増幅回路１の入出
力端子は、それぞれ負荷用コンデンサＣL1，ＣL2を介し
て接地され、これらの入出力端子間には、水晶振動子２
が接続されている。水晶振動子２は、水晶の結晶片に電
極を形成した圧電振動子であり、結晶片の弾性振動体と
しての機械エネルギを圧電効果によって電気エネルギと
の間で相互変換することができ、等価回路的にはＲＬＣ
の直列共振回路と電極間容量との並列回路で表される。
この水晶振動子２は、直列共振周波数と並列共振周波数
との間で誘導性として機能させることにより、２個の負
荷用コンデンサＣL1，ＣL2と共にコルピッツ型の共振回
路を構成する。この際、直列共振周波数と並列共振周波
数との間の周波数間隔が非常に狭いので、インダクタン
スの変化に対する周波数の変位が極めて小さくなり、こ
れによって高精度な発振周波数を得ることができる。The input / output terminals of the CMOS inverting amplifier circuit 1 are grounded via the load capacitors CL1 and CL2, respectively, and the crystal oscillator 2 is provided between these input / output terminals.
Are connected. The crystal oscillator 2 is a piezoelectric oscillator in which an electrode is formed on a crystal piece of quartz, and mechanical energy as an elastic vibrating body of the crystal piece can be mutually converted into electric energy by a piezoelectric effect. RLC
It is represented by a parallel circuit of a series resonance circuit of and a capacitance between electrodes.
The crystal oscillator 2 functions as an inductive property between the series resonance frequency and the parallel resonance frequency to form a Colpitts type resonance circuit together with the two load capacitors CL1 and CL2. At this time, since the frequency interval between the series resonance frequency and the parallel resonance frequency is very narrow, the displacement of the frequency with respect to the change of the inductance becomes extremely small, which makes it possible to obtain a highly accurate oscillation frequency.
【００３２】上記構成のＣＭＯＳ反転増幅回路１を図２
に示す測定用回路に接続し、ここに正弦波交流信号を入
力したときの入出力電圧振幅特性を図３に示す。図２の
測定用回路は、前記図１０に示したものと同じものを使
用する。図３には、この測定用回路に２００ｋHzと２Ｍ
Hzと２０ＭHzの交流信号を入力したときの入力電圧振幅
に対する出力電圧振幅の特性曲線を実線で示している。
ここでも、図示直線Ｃは、ＣＭＯＳ反転増幅回路１の利
得が１となる境界を示す。FIG. 2 shows the CMOS inverting amplifier circuit 1 having the above structure.
FIG. 3 shows the input / output voltage amplitude characteristics when the sine wave AC signal is input to the measurement circuit shown in FIG. The measurement circuit shown in FIG. 2 uses the same circuit as that shown in FIG. Figure 3 shows this measurement circuit with 200kHz and 2M
A solid line shows the characteristic curve of the output voltage amplitude with respect to the input voltage amplitude when the AC signals of Hz and 20 MHz are input.
Also in this case, the straight line C in the drawing shows the boundary where the gain of the CMOS inverting amplifier circuit 1 becomes 1.
【００３３】この図３から明らかなように、入力された
交流信号が２００ｋHzや２ＭHzのような比較的低周波の
信号の場合には、従来と同様に出力電圧振幅が常に直線
Ｃよりも十分に大きくなり、ＣＭＯＳ反転増幅回路１が
大きな利得を有する。また、入力された交流信号が２０
ＭHzのような高周波信号の場合にも、出力電圧振幅は入
力電圧振幅の比較的広い範囲で直線Ｃよりも十分に大き
くなり、ＣＭＯＳ反転増幅回路１の周波数特性が改善さ
れて発振に必要な利得を有することができるようにな
る。As is clear from FIG. 3, when the input AC signal is a relatively low frequency signal such as 200 kHz or 2 MHz, the output voltage amplitude is always sufficiently higher than that of the straight line C as in the conventional case. As a result, the CMOS inverting amplifier circuit 1 has a large gain. In addition, the input AC signal is 20
Even in the case of a high frequency signal such as MHZ, the output voltage amplitude becomes sufficiently larger than the straight line C in a relatively wide range of the input voltage amplitude, and the frequency characteristic of the CMOS inverting amplifier circuit 1 is improved to provide a gain necessary for oscillation. Will be able to have.
【００３４】これは、比較的低周波の信号に対しては、
第１コンデンサＣ1と第２コンデンサＣ2が大きなインピ
ーダンスを有するため、等価的に、これらと並列接続さ
れた第１抵抗Ｒ1と第２抵抗Ｒ2のみからなる図７に示し
た従来のＣＭＯＳ反転増幅回路１１０と同様の特性を有
することになり、一方、高周波信号に対しては、第１コ
ンデンサＣ1と第２コンデンサＣ2のインピーダンスが低
下するので、並列接続された第１抵抗Ｒ1と第２抵抗Ｒ2
がバイパスされて、これらの抵抗値が十分に小さい場合
と同様の特性を示すことになるからである。しかも、入
力信号の周波数にかかわりなく、ＣＭＯＳ反転増幅回路
１の電源接地間を流れる電流の直流成分に対しては、第
１コンデンサＣ1と第２コンデンサＣ2が無限大のインピ
ーダンスとなり、並列接続された第１抵抗Ｒ1と第２抵
抗Ｒ2のみの回路と等価になるので、これらの第１抵抗
Ｒ1と第２抵抗Ｒ2とがこの直流的な電流を制限すること
ができる。This is for relatively low frequency signals:
Since the first capacitor C1 and the second capacitor C2 have a large impedance, the conventional CMOS inverting amplifier circuit 110 shown in FIG. 7 equivalently includes only the first resistor R1 and the second resistor R2 connected in parallel with them. On the other hand, since the impedances of the first capacitor C1 and the second capacitor C2 are lowered with respect to a high frequency signal, the first resistor R1 and the second resistor R2 connected in parallel with each other.
Is bypassed, and the characteristics similar to those when these resistance values are sufficiently small will be exhibited. Moreover, regardless of the frequency of the input signal, the first capacitor C1 and the second capacitor C2 have infinite impedance and are connected in parallel with respect to the DC component of the current flowing between the power supply ground of the CMOS inverting amplifier circuit 1. Since the circuit is equivalent to a circuit including only the first resistor R1 and the second resistor R2, the first resistor R1 and the second resistor R2 can limit the direct current.
【００３５】従って、このＣＭＯＳ反転増幅回路１は、
２０ＭHzを超える高周波信号に対しても十分な利得を有
する広帯域特性を備えているにもかかわらず、従来と同
様の抵抗値を有する第１抵抗Ｒ1と第２抵抗Ｒ2により直
流的な電流を制限し、消費電力の増大を抑制する効果も
併せ持つことができるようになる。また、このようなＣ
ＭＯＳ反転増幅回路１を用いた図１に示す水晶発振回路
は、２０ＭHzを超える高周波発振に対しても十分なルー
プ利得を有するので、低消費電力の高周波発振回路を実
現することができる。Therefore, the CMOS inverting amplifier circuit 1 is
Despite having wide band characteristics with sufficient gain even for high frequency signals exceeding 20 MHz, the direct current is limited by the first resistor R1 and the second resistor R2 having the same resistance value as the conventional one. Also, it becomes possible to have an effect of suppressing an increase in power consumption. Also, such C
The crystal oscillation circuit shown in FIG. 1 using the MOS inverting amplifier circuit 1 has a sufficient loop gain even for high frequency oscillation exceeding 20 MHz, so that a low power consumption high frequency oscillation circuit can be realized.
【００３６】図４は本発明の第２実施例を示すものであ
って、水晶発振回路を接続したＣＭＯＳ論理集積回路の
構成を示す回路ブロック図である。なお、図１に示した
第１実施例と同様の機能を有する構成部材には同じ符号
を付記する。FIG. 4 shows a second embodiment of the present invention and is a circuit block diagram showing the configuration of a CMOS logic integrated circuit to which a crystal oscillation circuit is connected. The constituents having the same functions as those of the first embodiment shown in FIG. 1 are designated by the same reference numerals.
【００３７】本実施例は、ＣＭＯＳ反転増幅回路１’を
内蔵することにより、水晶振動子２等を外付けするだけ
でクロック信号発生用の水晶発振回路を構成することが
できるようにしたＣＭＯＳ論理集積回路１０について説
明する。In this embodiment, the CMOS logic circuit 1'is built in so that a crystal oscillator circuit for generating a clock signal can be configured only by externally attaching the crystal oscillator 2 or the like. The integrated circuit 10 will be described.
【００３８】このＣＭＯＳ論理集積回路１０は、外部端
子として電源の供給を受けるための電源端子１１と接地
端子１２を備えている。また、内蔵するＣＭＯＳ反転増
幅回路１の入力端子１３と出力端子１４も備えている。
このＣＭＯＳ論理集積回路１０の内部では、ＣＭＯＳ反
転増幅回路１’の出力がバッファ回路１５を介して内部
論理回路１６のクロック入力端子に接続されている。内
部論理回路１６は、例えばマイクロプロセッサユニット
等からなるＣＭＯＳ論理集積回路１０の主回路である。
バッファ回路１５は、ＰチャネルＭＯＳ・ＦＥＴ１５ａ
とＮチャネルＭＯＳ・ＦＥＴ１５ｂのみからなる通常の
ＣＭＯＳインバータであり、ＣＭＯＳ反転増幅回路１’
の出力波形の鈍りを矩形波に整形してクロック信号とす
るために設けられている。The CMOS logic integrated circuit 10 is provided with a power supply terminal 11 and a ground terminal 12 for receiving power supply as external terminals. Further, it also has an input terminal 13 and an output terminal 14 of the built-in CMOS inverting amplifier circuit 1.
Inside the CMOS logic integrated circuit 10, the output of the CMOS inverting amplifier circuit 1 ′ is connected to the clock input terminal of the internal logic circuit 16 via the buffer circuit 15. The internal logic circuit 16 is a main circuit of the CMOS logic integrated circuit 10 including, for example, a microprocessor unit.
The buffer circuit 15 is a P-channel MOS • FET 15a
It is a normal CMOS inverter consisting of only the N-channel MOS FET15b and the CMOS inversion amplifier circuit 1 '.
It is provided to shape the bluntness of the output waveform of the above into a rectangular wave and use it as a clock signal.
【００３９】ＣＭＯＳ論理集積回路１０に内蔵されたＣ
ＭＯＳ反転増幅回路１の構成は、第１実施例のものとほ
ぼ同様であるが、第１コンデンサＣ1と第２コンデンサ
Ｃ2は集積回路内に直接形成されず、これに代えて外部
端子として第１コンデンサ端子１７と第２コンデンサ端
子１８が設けられている。この第１コンデンサ端子１７
は、ＣＭＯＳ反転増幅回路１’における第１抵抗Ｒ1と
ＰチャネルＭＯＳ・ＦＥＴ１ａのソースとの間に接続さ
れ、第２コンデンサ端子１８は、第２抵抗Ｒ2とＮチャ
ネルＭＯＳ・ＦＥＴ１ｂのソースとの間に接続されてい
る。C built in the CMOS logic integrated circuit 10
The configuration of the MOS inverting amplifier circuit 1 is almost the same as that of the first embodiment, but the first capacitor C1 and the second capacitor C2 are not directly formed in the integrated circuit, and instead of this, the first terminal is used as an external terminal. A capacitor terminal 17 and a second capacitor terminal 18 are provided. This first capacitor terminal 17
Is connected between the first resistor R1 and the source of the P-channel MOS • FET1a in the CMOS inverting amplifier circuit 1 ′, and the second capacitor terminal 18 is connected between the second resistor R2 and the source of the N-channel MOS • FET1b. It is connected to the.
【００４０】上記ＣＭＯＳ反転増幅回路１’とバッファ
回路１５と内部論理回路１６は、全て同一のシリコンチ
ップ上に集積回路として形成されている。そして、ＣＭ
ＯＳ反転増幅回路１’の第１抵抗Ｒ1は、ＰチャネルＭ
ＯＳ・ＦＥＴ１ａのソース領域やドレイン領域と同一の
工程で形成されたＰ型拡散抵抗器によって構成され、例
えば２００Ωの抵抗値を有する。また、第２抵抗Ｒ2
は、ＮチャネルＭＯＳ・ＦＥＴ１ｂのソース領域やドレ
イン領域と同一の工程で形成されたＮ型拡散抵抗器によ
って構成され、例えば２００Ωの抵抗値を有する。The CMOS inverting amplifier circuit 1 ', the buffer circuit 15 and the internal logic circuit 16 are all formed as an integrated circuit on the same silicon chip. And CM
The first resistor R1 of the OS inverting amplifier circuit 1'is a P channel M
It is composed of a P-type diffusion resistor formed in the same process as the source region and the drain region of the OS-FET 1a, and has a resistance value of, for example, 200Ω. Also, the second resistor R2
Is composed of an N-type diffusion resistor formed in the same process as the source region and the drain region of the N-channel MOS • FET 1b, and has a resistance value of, for example, 200Ω.
【００４１】上記構成のＣＭＯＳ論理集積回路１０の外
部端子である電源端子１１にはＶDD電源が接続され、こ
の電源端子１１と第１コンデンサ端子１７との間には第
１コンデンサＣ1が接続されている。また、接地端子１
２は０Ｖ電源に接地され、この接地端子１２と第２コン
デンサ端子１８との間には第２コンデンサＣ2が接続さ
れている。そして、入力端子１３と接地端子１２との間
には負荷用コンデンサＣL1が接続され、出力端子１４と
接地端子１２との間には負荷用コンデンサＣL2が接続さ
れ、これら入力端子１３と出力端子１４との間に水晶振
動子２と帰還抵抗Ｒfの並列回路が接続されている。こ
こで、第１コンデンサＣ1と第２コンデンサＣ2は、それ
ぞれ２００ｐＦの容量のコンデンサ部品が用いられてい
る。また、負荷用コンデンサＣL1，ＣL2は、１０ｐＦの
容量のコンデンサ部品が用いられている。さらに、帰還
抵抗Ｒfは、１ＭΩの抵抗値の抵抗器が用いられてい
る。A VDD power source is connected to a power source terminal 11 which is an external terminal of the CMOS logic integrated circuit 10 having the above-described configuration, and a first capacitor C1 is connected between the power source terminal 11 and the first capacitor terminal 17. There is. Also, the ground terminal 1
2 is grounded to a 0V power source, and a second capacitor C2 is connected between the ground terminal 12 and the second capacitor terminal 18. A load capacitor CL1 is connected between the input terminal 13 and the ground terminal 12, a load capacitor CL2 is connected between the output terminal 14 and the ground terminal 12, and the input terminal 13 and the output terminal 14 are connected. A parallel circuit of the crystal oscillator 2 and the feedback resistor Rf is connected between the and. Here, each of the first capacitor C1 and the second capacitor C2 is a capacitor component having a capacitance of 200 pF. Further, as the load capacitors CL1 and CL2, capacitor parts having a capacitance of 10 pF are used. Further, as the feedback resistor Rf, a resistor having a resistance value of 1 MΩ is used.
【００４２】上記ＣＭＯＳ論理集積回路１０におけるＣ
ＭＯＳ反転増幅回路１と外付け部品の水晶振動子２、第
１コンデンサＣ1、第２コンデンサＣ2、負荷用コンデン
サＣL1，ＣL2及び帰還抵抗Ｒfとからなる水晶発振回路
は、第１実施例の水晶発振回路と全く同じ構成となる。
従って、この水晶発振回路は、水晶振動子２の固有の周
波数で発振することができ、例えば、２０ＭHzの高周波
発振を行うことにより内部論理回路１６にクロック信号
を供給しながら、この際にＣＭＯＳ反転増幅回路１’に
直流的に流れる電流を制限して消費電力の増大を抑制す
ることができる。 図５は本発明の第３実施例を示すも
のであって、水晶発振回路を接続したＣＭＯＳ論理集積
回路の構成を示す回路ブロック図である。なお、図４に
示した第２実施例と同様の機能を有する構成部材には同
じ符号を付記して説明を省略する。C in the CMOS logic integrated circuit 10
The crystal oscillating circuit including the MOS inverting amplifier circuit 1, the crystal oscillator 2 as an external component, the first capacitor C1, the second capacitor C2, the load capacitors CL1 and CL2, and the feedback resistor Rf is the crystal oscillating circuit of the first embodiment. It has exactly the same configuration as the circuit.
Therefore, this crystal oscillating circuit can oscillate at the frequency peculiar to the crystal resonator 2. For example, by performing high-frequency oscillation of 20 MHz, a clock signal is supplied to the internal logic circuit 16 while the CMOS inversion is performed. An increase in power consumption can be suppressed by limiting the DC current flowing through the amplifier circuit 1 '. FIG. 5 shows a third embodiment of the present invention and is a circuit block diagram showing a configuration of a CMOS logic integrated circuit to which a crystal oscillation circuit is connected. The constituent members having the same functions as those of the second embodiment shown in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted.
【００４３】本実施例に於いても、第１実施例と同様
に、ＣＭＯＳ反転増幅回路１を内蔵することにより、水
晶振動子２等を外付けするだけでクロック信号発生用の
水晶発振回路を構成することができるようにしたＣＭＯ
Ｓ論理集積回路について説明する。Also in this embodiment, as in the first embodiment, by incorporating the CMOS inverting amplifier circuit 1, a crystal oscillator circuit for generating a clock signal can be provided only by externally attaching the crystal oscillator 2 and the like. CMO that can be configured
The S logic integrated circuit will be described.
【００４４】このＣＭＯＳ論理集積回路２１は、外部端
子として電源の供給を受けるための電源端子１１と接地
端子１２に加え、内蔵するＣＭＯＳ反転増幅回路１の入
力端子１３と出力端子１４を備えている。The CMOS logic integrated circuit 21 is provided with an input terminal 13 and an output terminal 14 of the built-in CMOS inverting amplifier circuit 1 in addition to a power supply terminal 11 and a ground terminal 12 for receiving power supply as external terminals. .
【００４５】ＣＭＯＳ反転増幅回路１は、第２実施例と
は異なり、第１実施例と全く同じ構成になっている。従
って、第１コンデンサＣ1と第２コンデンサＣ2も、ＣＭ
ＯＳ反転増幅回路１の他の回路構成素子と同様に、同一
のシリコンチップ上に形成されている。これらの第１コ
ンデンサＣ1と第２コンデンサＣ2は、例えば第１のポリ
シリコン層の上層に酸化膜層と第２のポリシリコン層を
順に重ねたダブルポリシリコン構造によってシリコンチ
ップ上に形成することができる。Unlike the second embodiment, the CMOS inverting amplifier circuit 1 has exactly the same configuration as that of the first embodiment. Therefore, the first capacitor C1 and the second capacitor C2 are also CM
Like the other circuit components of the OS inverting amplifier circuit 1, they are formed on the same silicon chip. The first capacitor C1 and the second capacitor C2 may be formed on a silicon chip by, for example, a double polysilicon structure in which an oxide film layer and a second polysilicon layer are sequentially stacked on the first polysilicon layer. it can.
【００４６】また、本実施例では、帰還抵抗ＲfもＣＭ
ＯＳ論理集積回路２１のシリコンチップ上に形成してい
る。ただし、この帰還抵抗Ｒfは、例えば１ＭΩのよう
な極めて高い抵抗値を必要とするため、第１抵抗Ｒ1や
第２抵抗Ｒ2のような拡散抵抗器ではなく、２個のＮチ
ャネルＭＯＳ・ＦＥＴ１９とＰチャネルＭＯＳ・ＦＥＴ
２０とによって構成している。これらのＭＯＳ・ＦＥＴ
１９，２０は、ＣＭＯＳ反転増幅回路１の入出力端子間
にソース−ドレイン間を接続すると共に、ＮチャネルＭ
ＯＳ・ＦＥＴ１９のゲートは電源に接続され、Ｐチャネ
ルＭＯＳ・ＦＥＴ２０のゲートは接地されている。従っ
て、これらのＭＯＳ・ＦＥＴ１９，２０は、抵抗器と同
様の機能を果たすことができる。また、これらのＭＯＳ
・ＦＥＴ１９，２０は、ゲート幅を狭くすると共にゲー
ト長を極めて長く形成することにより、高抵抗値を実現
している。Further, in this embodiment, the feedback resistor Rf is also CM.
It is formed on the silicon chip of the OS logic integrated circuit 21. However, since this feedback resistor Rf requires an extremely high resistance value such as 1 MΩ, it is not a diffusion resistor such as the first resistor R1 or the second resistor R2 but two N-channel MOS FETs 19 P-channel MOS / FET
It is composed of 20 and. These MOS ・ FET
Reference numerals 19 and 20 connect between the source and the drain between the input and output terminals of the CMOS inverting amplifier circuit 1 and the N-channel M.
The gate of the OS • FET 19 is connected to the power supply, and the gate of the P-channel MOS • FET 20 is grounded. Therefore, these MOS FETs 19 and 20 can perform the same function as a resistor. In addition, these MOS
The FETs 19 and 20 realize a high resistance value by narrowing the gate width and forming the gate length extremely long.
【００４７】上記構成のＣＭＯＳ論理集積回路２１の電
源端子１１にはＶDD電源が接続され、接地端子１２は０
Ｖ電源に接地されている。また、入力端子１３と出力端
子１４と接地端子１２には、第２実施例と同様に負荷用
コンデンサＣL1，ＣL2と水晶振動子２が接続されてい
る。従って、このＣＭＯＳ論理集積回路２１に内蔵され
たＣＭＯＳ反転増幅回路１及び帰還抵抗Ｒfと外付け部
品の水晶振動子２及び負荷用コンデンサＣL1，ＣL2とか
らなる水晶発振回路は、第１実施例の水晶発振回路と全
く同じ構成になるので、第２実施例と同様に、例えば２
０ＭHzの高周波発振を低消費電力で実現することができ
る。また、本実施例の場合には、外付け部品が従来の集
積回路と同様に水晶振動子２と負荷用コンデンサＣL1，
ＣL2のみからなり、特別の取り扱いを行う必要もなくな
る。A VDD power source is connected to the power source terminal 11 of the CMOS logic integrated circuit 21 having the above-mentioned configuration, and the ground terminal 12 is 0.
Grounded to V power supply. The load capacitors CL1 and CL2 and the crystal unit 2 are connected to the input terminal 13, the output terminal 14, and the ground terminal 12, as in the second embodiment. Therefore, the crystal oscillating circuit including the CMOS inverting amplifier circuit 1 and the feedback resistor Rf built in the CMOS logic integrated circuit 21, the crystal oscillator 2 and the load capacitors CL1 and CL2 as external components is the same as that of the first embodiment. Since the structure is exactly the same as that of the crystal oscillator circuit, for example, as in the second embodiment, for example,
High frequency oscillation of 0 MHz can be realized with low power consumption. Further, in the case of this embodiment, the external parts are the crystal oscillator 2 and the load capacitor CL1, as in the conventional integrated circuit.
It consists of CL2 only, eliminating the need for special handling.
【００４８】[0048]
【発明の効果】以上の説明から明らかなように、本発明
のＣＭＯＳ反転増幅回路によれば、高周波動作時にも利
得を低下させることなく高抵抗を用いて直流的な電流を
制限できるので消費電力の増加を防止することができ
る。As is apparent from the above description, according to the CMOS inverting amplifier circuit of the present invention, the DC current can be limited by using the high resistance without lowering the gain even at the high frequency operation, so that the power consumption is reduced. Can be prevented from increasing.
【００４９】また、上記のＣＭＯＳ反転増幅回路を用い
た本発明の発振回路によれば、低消費電力の高周波発振
回路を構成することができる。Further, according to the oscillator circuit of the present invention using the CMOS inverting amplifier circuit described above, a high-frequency oscillator circuit with low power consumption can be constructed.
【００５０】また、上記のＣＭＯＳ反転増幅回路を用い
た本発明のＣＭＯＳ集積回路によれば、圧電振動子と負
荷抵抗を取り付けるだけで、低消費電力の高周波発振回
路を構成することができる。Further, according to the CMOS integrated circuit of the present invention using the CMOS inverting amplifier circuit described above, a high-frequency oscillation circuit of low power consumption can be constructed only by attaching the piezoelectric vibrator and the load resistor.
【図１】本発明の第１実施例を示すものであって、水晶
発振回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a crystal oscillation circuit according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示すものであって、ＣＭ
ＯＳ反転増幅回路の特性を示すための測定用回路の回路
図である。FIG. 2 shows a first embodiment of the present invention, in which a CM
It is a circuit diagram of a circuit for measurement for showing the characteristic of the OS inverting amplifier circuit.
【図３】本発明の第１実施例を示すものであって、ＣＭ
ＯＳ反転増幅回路に正弦波交流信号を入力したときの入
出力電圧振幅特性を示す図である。FIG. 3 shows a first embodiment of the present invention, in which CM
It is a figure which shows the input / output voltage amplitude characteristic when a sine wave alternating current signal is input into an OS inversion amplifier circuit.
【図４】本発明の第２実施例を示すものであって、水晶
発振回路を接続したＣＭＯＳ論理集積回路の構成を示す
回路ブロック図である。FIG. 4 shows a second embodiment of the present invention and is a circuit block diagram showing a configuration of a CMOS logic integrated circuit to which a crystal oscillation circuit is connected.
【図５】本発明の第３実施例を示すものであって、水晶
発振回路を接続したＣＭＯＳ論理集積回路の構成を示す
回路ブロック図である。FIG. 5 shows a third embodiment of the present invention and is a circuit block diagram showing a configuration of a CMOS logic integrated circuit to which a crystal oscillation circuit is connected.
【図６】従来例を示すものであって、水晶発振回路の基
本構成を示す回路図である。FIG. 6 is a circuit diagram showing a conventional example and showing a basic configuration of a crystal oscillation circuit.
【図７】従来例を示すものであって、水晶発振回路の構
成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a crystal oscillation circuit, showing a conventional example.
【図８】従来例を示すものであって、ＣＭＯＳ反転増幅
回路の直流的な入出力電圧特性を示す図である。FIG. 8 is a diagram showing a conventional example and showing a DC input / output voltage characteristic of a CMOS inverting amplifier circuit.
【図９】従来例を示すものであって、ＣＭＯＳ反転増幅
回路の入力電圧に対する直流的な電流の特性を示す図で
ある。FIG. 9 is a diagram showing a conventional example and showing a characteristic of a direct current with respect to an input voltage of a CMOS inverting amplifier circuit.
【図１０】従来例を示すものであって、ＣＭＯＳ反転増
幅回路の特性を示すための測定用回路の回路図である。FIG. 10 shows a conventional example and is a circuit diagram of a measuring circuit for showing characteristics of a CMOS inverting amplifier circuit.
【図１１】従来例を示すものであって、ＣＭＯＳ反転増
幅回路に正弦波交流信号を入力したときの入出力電圧振
幅特性を示す図である。FIG. 11 is a diagram showing a conventional example and showing an input / output voltage amplitude characteristic when a sine wave AC signal is input to a CMOS inverting amplifier circuit.
１ ＣＭＯＳ反転増幅回路 １ａ ＰチャネルＭＯＳ・ＦＥＴ １ｂ ＮチャネルＭＯＳ・ＦＥＴ ２ 水晶振動子 Ｃ1 第１コンデンサ Ｃ2 第２コンデンサ Ｒ1 第１抵抗 Ｒ2 第２抵抗 Ｒf 帰還抵抗 ＣL1 負荷用コンデンサ ＣL2 負荷用コンデンサ 1 CMOS inversion amplifier circuit 1a P-channel MOS • FET 1b N-channel MOS • FET 2 Crystal resonator C1 1st capacitor C2 2nd capacitor R1 1st resistance R2 2nd resistance Rf Feedback resistance CL1 Load capacitor CL2 Load capacitor
Claims (9)
ＯＳ・ＦＥＴ及びＮチャネルＭＯＳ・ＦＥＴと、 該ＰチャネルＭＯＳ・ＦＥＴのゲートと該ＮチャネルＭ
ＯＳ・ＦＥＴのゲートとが共通に接続された入力端子
と、 該ＰチャネルＭＯＳ・ＦＥＴのドレインと該Ｎチャネル
ＭＯＳ・ＦＥＴのドレインとが共通に接続された出力端
子と、 該ＰチャネルＭＯＳ・ＦＥＴのソースと電源端子との間
に接続された第１抵抗と、 該ＮチャネルＭＯＳ・ＦＥＴのソースと接地端子との間
に接続された第２抵抗と、 を有するＣＭＯＳ反転増幅回路であって、 該ＰチャネルＭＯＳ・ＦＥＴのソースと電源端子との間
に、該第１抵抗に並列になるように接続された第１コン
デンサと、 該ＮチャネルＭＯＳ・ＦＥＴのソースと接地端子との間
に、該第２抵抗に並列になるように接続された第２コン
デンサと、 をさらに有する、ＣＭＯＳ反転増幅回路。1. A P-channel M having a complementary relationship with each other.
OS • FET and N channel MOS • FET, gate of the P channel MOS • FET and the N channel M
An input terminal commonly connected to the gate of the OS-FET, an output terminal commonly connected to the drain of the P-channel MOS-FET and the drain of the N-channel MOS-FET, and the P-channel MOS-FET And a second resistor connected between the source of the N-channel MOS.FET and the ground terminal, and a first resistor connected between the source and the power supply terminal of A first capacitor connected in parallel with the first resistor between the source of the P-channel MOS FET and the power supply terminal, and between the source of the N-channel MOS FET and the ground terminal, A second capacitor connected in parallel with the second resistor, and a CMOS inverting amplifier circuit.
抗であり、前記第１及び第２コンデンサは高周波電流通
過用のコンデンサである、請求項１に記載のＣＭＯＳ反
転増幅回路。2. The CMOS inverting amplifier circuit according to claim 1, wherein the first and second resistors are resistors for limiting current, and the first and second capacitors are capacitors for passing high frequency current.
を用いた発振回路であって、 該ＣＭＯＳ反転増幅回路の入力端子と接地端子との間に
接続された第３コンデンサと、 該ＣＭＯＳ反転増幅回路の出力端子と接地端子との間に
接続された第４コンデンサと、 該入力端子と該出力端子との間に接続された振動子と、 該振動子に並列に、該入力端子と該出力端子との間に接
続された帰還抵抗と、を有する発振回路。3. An oscillation circuit using the CMOS inversion amplifier circuit according to claim 1, wherein the CMOS inversion amplifier circuit includes a third capacitor connected between an input terminal and a ground terminal of the CMOS inversion amplifier circuit. A fourth capacitor connected between the output terminal and the ground terminal of the amplifier circuit, a vibrator connected between the input terminal and the output terminal, and a parallel connection of the input terminal and the vibrator. An oscillation circuit having a feedback resistor connected between the output terminal and the output terminal.
コンデンサであり、前記振動子は、圧電効果によって弾
性振動体の機械エネルギと電気エネルギとを相互変換す
る圧電振動子である、請求項３に記載の発振回路。4. The third and fourth capacitors are load capacitors, and the vibrator is a piezoelectric vibrator that mutually converts mechanical energy and electric energy of an elastic vibrating body by a piezoelectric effect. 3. The oscillator circuit according to item 3.
１及び第２のコンデンサと、負荷用コンデンサと、帰還
抵抗と、を有する発振回路であって、 該ＣＭＯＳ集積回路は、同一シリコンチップ上に形成さ
れた、内部論理回路と、バッファ回路と、ＣＭＯＳ反転
増幅回路と、を備えており、 該ＣＭＯＳ反転増幅回路は、 互いに相補的な関係にあるＰチャネルＭＯＳ・ＦＥＴ及
びＮチャネルＭＯＳ・ＦＥＴと、 該ＰチャネルＭＯＳ・ＦＥＴのゲートと該ＮチャネルＭ
ＯＳ・ＦＥＴのゲートとが共通に接続された入力端子
と、 該ＰチャネルＭＯＳ・ＦＥＴのドレインと該Ｎチャネル
ＭＯＳ・ＦＥＴのドレインとが共通に接続された出力端
子と、 該ＰチャネルＭＯＳ・ＦＥＴのソースと電源端子との間
に接続された第１抵抗と、 該ＮチャネルＭＯＳ・ＦＥＴのソースと接地端子との間
に接続された第２抵抗と、 該第１抵抗と該ＰチャネルＭＯＳ・ＦＥＴとの間に接続
された第１コンデンサ端子と、 該第２抵抗と該ＮチャネルＭＯＳ・ＦＥＴとの間に接続
された第２コンデンサ端子と、 を有しており、 該電源端子と該第１コンデンサ端子との間に、該第１コ
ンデンサが接続され、 該接地端子と該第２コンデンサ端子との間に、該第２コ
ンデンサが接続され、 該入力端子と該出力端子との間に、該圧電振動子と該帰
還抵抗とが互いに並列に接続されている、 発振回路。5. An oscillation circuit having a CMOS integrated circuit, a piezoelectric vibrator, first and second capacitors, a load capacitor, and a feedback resistor, wherein the CMOS integrated circuit is the same silicon chip. It is provided with an internal logic circuit, a buffer circuit, and a CMOS inversion amplifier circuit formed above, and the CMOS inversion amplifier circuit has a P channel MOS.FET and an N channel MOS. FET, the gate of the P channel MOS • FET and the N channel M
An input terminal commonly connected to the gate of the OS-FET, an output terminal commonly connected to the drain of the P-channel MOS-FET and the drain of the N-channel MOS-FET, and the P-channel MOS-FET , A first resistor connected between the source and the power supply terminal, a second resistor connected between the source of the N-channel MOS.FET and the ground terminal, the first resistor and the P-channel MOS. A first capacitor terminal connected between the FET and a second capacitor terminal connected between the second resistor and the N-channel MOS • FET; The first capacitor is connected between the first capacitor terminal and the first capacitor terminal, the second capacitor is connected between the ground terminal and the second capacitor terminal, the input terminal and the output terminal, The piezoelectric vibrator The feedback resistor and are connected in parallel with each other, the oscillation circuit.
前記第２抵抗はＮ型拡散抵抗器である、請求項５に記載
の発振回路。6. The first resistor is a P-type diffusion resistor,
The oscillation circuit according to claim 5, wherein the second resistor is an N-type diffusion resistor.
を用いたＣＭＯＳ集積回路であって、該ＣＭＯＳ反転増
幅回路、内部論理回路、バッファ回路、及び帰還抵抗
が、同一シリコンチップ上に形成されている、ＣＭＯＳ
集積回路。7. A CMOS integrated circuit using the CMOS inverting amplifier circuit according to claim 1, wherein the CMOS inverting amplifier circuit, an internal logic circuit, a buffer circuit, and a feedback resistor are formed on the same silicon chip. , CMOS
Integrated circuit.
ＥＴとＰチャネルＭＯＳ・ＦＥＴとによって構成されて
いる、請求項７に記載のＣＭＯＳ集積回路。8. The feedback resistor is an N-channel MOS.F.
The CMOS integrated circuit according to claim 7, which is constituted by an ET and a P-channel MOS.FET.
いた発振回路であって、該発振回路は、 該ＣＭＯＳ集積回路の入力端子と接地端子との間に接続
された第３コンデンサと、 該ＣＭＯＳ集積回路の出力端子と接地端子との間に接続
された第４コンデンサと、 該入力端子と該出力端子との間に接続された圧電振動子
と、 を有する、発振回路。9. An oscillation circuit using the CMOS integrated circuit according to claim 7, wherein the oscillation circuit includes a third capacitor connected between an input terminal and a ground terminal of the CMOS integrated circuit. An oscillation circuit comprising: a fourth capacitor connected between an output terminal and a ground terminal of the CMOS integrated circuit; and a piezoelectric vibrator connected between the input terminal and the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220317A JPH0774541A (en) | 1993-09-03 | 1993-09-03 | Cmos invertible amplifier circuit and oscillation circuit of piezoelectric vibrator using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220317A JPH0774541A (en) | 1993-09-03 | 1993-09-03 | Cmos invertible amplifier circuit and oscillation circuit of piezoelectric vibrator using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774541A true JPH0774541A (en) | 1995-03-17 |
Family
ID=16749253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220317A Withdrawn JPH0774541A (en) | 1993-09-03 | 1993-09-03 | Cmos invertible amplifier circuit and oscillation circuit of piezoelectric vibrator using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774541A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216762A (en) * | 2013-04-24 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device, oscillation circuit and signal processing system |
-
1993
- 1993-09-03 JP JP5220317A patent/JPH0774541A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216762A (en) * | 2013-04-24 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device, oscillation circuit and signal processing system |
| US20160164462A1 (en) * | 2013-04-24 | 2016-06-09 | Renesas Electronics Corporation | Semiconductor apparatus, oscillation circuit, and signal processing system |
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