JPH0774375A - Discrete semiconductor device - Google Patents
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- JPH0774375A JPH0774375A JP21940093A JP21940093A JPH0774375A JP H0774375 A JPH0774375 A JP H0774375A JP 21940093 A JP21940093 A JP 21940093A JP 21940093 A JP21940093 A JP 21940093A JP H0774375 A JPH0774375 A JP H0774375A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスイッチング電源用個別
半導体素子の改良に好適する。The present invention is suitable for improving individual semiconductor devices for switching power supplies.
【０００２】[0002]
【従来の技術】従来の個別半導体素子としてショットキ
バリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック性
の改善なしプロセス（共用）を図５により説明すると、
ド−パント(Dopant)としてSbを適用し、抵抗率が通常
０．０１５〜０．０２０Ω・ｃｍのＮ型即ち第１導電型
のシリコン半導体基板５０表面にＮ- エピタキシャル層
（以下半導体層と記載する）５１を堆積後、表面を酸化
膜５２で覆ってから、部分的に除去して露出したＮ- エ
ピタキシャル層５１にＰ+ 型即ち第２導電型の拡散領域
５３を設けてから、これのコンタクトホ−ル５４を設置
する。これにはバリアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、
Ｎｂ、Ｚｒ、Ｗなど）＋電極（ＡｌまたはＶ／Ｎｉ／Ａ
ｕの３層構造）電極５５を設け、更にシリコン半導体基
板５０の裏面側にＶ／Ｎｉ／Ａｕから成る裏面電極を形
成する。2. Description of the Related Art Referring to FIG. 5, a process (common use) of a conventional Schottky barrier diode and a PIN diode without improvement of ohmic properties will be described.
Sb is used as a dopant, and an N - epitaxial layer (hereinafter referred to as a semiconductor layer) is formed on the surface of an N type silicon semiconductor substrate 50 having a resistivity of usually 0.015 to 0.020 Ω · cm. After depositing 51, a surface is covered with an oxide film 52, and then a P + type diffusion region 53 of the second conductivity type is formed on the exposed N − epitaxial layer 51 by partially removing it. A contact hole 54 is installed. This includes barrier metals (Mo, Ti, Cr, V,
Nb, Zr, W etc.) + electrode (Al or V / Ni / A
u three-layer structure) electrode 55 is provided, and a back surface electrode made of V / Ni / Au is further formed on the back surface side of the silicon semiconductor substrate 50.
【０００３】次に従来のＰＩＮダイオ−ドを図６により
説明する。ド−パント(Dopant)としてSbを適用する第１
導電型のシリコン半導体基板５０表面にＮ- エピタキシ
ャル層５１を堆積後酸化膜５２を被覆後、部分的に溶除
して露出するＮ- エピタキシャル層５１にＰ+ 型即ち第
２導電型の拡散領域５３を設けてから、コンタクトホ−
ル５４を設置する。これにＡｌまたはＶ／Ｎｉ／Ａｕの
３層構造）電極５５を設ける。これにはショットキ電極
でも良いがショットキバリアは不要なため通常は除く。
更にシリコン半導体基板５０裏面に裏面電極５６を設置
する。Next, a conventional PIN diode will be described with reference to FIG. The first to apply Sb as a Dopant
After depositing the N − epitaxial layer 51 on the surface of the conductive type silicon semiconductor substrate 50 and covering the oxide film 52, the P − type diffusion region, that is, the second conductive type diffusion region is exposed in the N − epitaxial layer 51 which is partially removed by exposure. After installing 53, contact
Install the 54. An Al or V / Ni / Au three-layer structure) electrode 55 is provided on this. A Schottky electrode may be used for this purpose, but a Schottky barrier is not necessary because it is not necessary.
Further, a back electrode 56 is provided on the back surface of the silicon semiconductor substrate 50.
【０００４】このようにオ−ミック性の改善なしプロセ
スチャ−トａは以下の 酸化−Ｐ+パタ−ン−Ｐ+ デポ
−Ｐ+ 拡散−表面コンタクト−表面電極−裏面電極Ｖ／
Ｎｉ／Ａｕ−ダイシング−ペレット である。As described above, the process chart a without improvement of ohmic property is as follows: Oxidation-P + pattern-P + deposition-P + diffusion-surface contact-front surface electrode-back surface electrode V /
Ni / Au-dicing-pellets.
【０００５】次にＳｂ含有半導体基板におけるショット
キバリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック
性の改善プロセス（共用）ｂは以下の酸化−Ｐ+ パタ−
ン−Ｐ+ デポ−Ｐ+ 拡散−ウエ−ハラッピング（２５０
μｍ厚さ）−クリ−ニング−裏面Ｎ+ デポ（裏面オ−ミ
ック性改善材料Ｐ）−表面コンタクトパタ−ニング−バ
リアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、Ｎｂ、Ｚｒ、Ｗな
ど）＋電極または電極形成−裏面電極形成−ダイシング
−ペレット である。[0005] shots in next Sb-containing semiconductor substrate key barrier diode - de and PIN diodes - de Oh - Mick for improved processes (shared) b The following oxidation -P + pattern -
-P + Depot-P + Diffusion-Wafer wrapping (250
(μm thickness) -cleaning-back surface N + deposit (back surface ohmic property improving material P) -surface contact pattern-barrier metal (Mo, Ti, Cr, V, Nb, Zr, W, etc.) + electrode Alternatively, electrode formation-rear surface electrode formation-dicing-pellet.
【０００６】ａプロセスはＶF 特性が悪く、ｂプロセス
にあってはＮ+ を追加するために工程が難しい。The process a has a poor V F characteristic, and the process b is difficult because of the addition of N + .
【０００７】更にｂプロセスではウエ−ハラッピング工
程で生じる研磨材の切削粉などから表面を守るために保
護処理を行ってから、裏面側から通常２５０μｍ厚（こ
れ以下の厚さになると後工程で割れが多発する）にラッ
ピングする。次いで切削粉の除去と保護処理部材をはず
してから、裏面オ−ミック改善のために拡散によりＮ
+ + デポを行ってからのＰＥＰによるパタ−ニング工程
により裏面電極５６を形成する。ａとｂにおける拡散工
程前の酸化工程は、拡散工程で不純物が外方拡散(Out D
iffusion) することを防止するために採る手段である。Further, in the process b, a protective treatment is carried out in order to protect the surface from the cutting powder of the abrasive produced in the wafer harapping process, and then the thickness is usually 250 μm from the back surface side (when the thickness is less than this, in the subsequent process. Wrapping frequently occurs). Next, after removing the cutting powder and removing the protective treatment member, N is diffused to improve the back surface ohmic.
++ The back electrode 56 is formed by the patterning process by PEP after the deposition. In the oxidation process before the diffusion process in a and b, impurities are outdiffused (Out D
This is a means to prevent if fusion).
【０００８】図７及び図８には図５ならびに図６に示す
個別半導体素子の対策品として裏面電極５６付近にＮ
+ + 層５７を設置してオ−ミック性を改善する例を明ら
かにする。In FIGS. 7 and 8, as a countermeasure for the individual semiconductor elements shown in FIGS.
An example in which the ++ layer 57 is provided to improve the ohmic property will be clarified.
【０００９】[0009]
【発明が解決しようとする課題】ショットキバリアダイ
オ−ドには不純物としてアンチモンを利用するＮ+ 半導
体基板５０が適用されており、その原料にシリコンを採
用すると、それに対するアンチモン固溶度の関係から抵
抗率が通常０．００８〜０．０２０Ω・ｃｍとなる。そ
の際アンチモン濃度は１．５〜２．５×１０1 8 ／１０
3 であり、裏面電極５６として一般的なＶ−Ｎｉ−Ａｕ
を使用するとオ−ミック接点が得らず、順方向電圧降下
特性が大幅に低下する。An N + semiconductor substrate 50 utilizing antimony as an impurity is applied to a Schottky barrier diode, and if silicon is used as the raw material, the solid solubility of antimony with respect to it is considered. The resistivity is usually 0.008 to 0.020 Ω · cm. In that case the antimony concentration 1.5~2.5 × 10 1 8/10
3 and is a general V-Ni-Au as the back electrode 56.
When using, the ohmic contact cannot be obtained, and the forward voltage drop characteristic is significantly deteriorated.
【００１０】またＰＩＮダイオ−ドとショットキバリア
ダイオ−ドにおけるオ−ミック特性の劣化対策として、
不純物としてアンチモンを利用するＮ+ シリコン半導体
基板５０裏面にＮ+ + デポ後のＰＥＰによるパタ−ニン
グ工程が採用される。Further, as a countermeasure against deterioration of ohmic characteristics in the PIN diode and the Schottky barrier diode,
A patterning process by PEP after N + + deposition is applied to the rear surface of the N + silicon semiconductor substrate 50 using antimony as an impurity.
【００１１】しかしＮ+ + デポ工程前にシリコン半導体
ウエ−ハのラッピング工程を行うのは、作業工数の増
加、拡散炉の汚染ならびにＮ+ シリコン半導体基板５０
表面への異常拡散などの難点が生じるのである程度の厚
さを持たせることが必要であり。ラッピング工程による
シリコン半導体ウエ−ハの厚さは２５０μｍ以下になる
と割れが多発する難点がある。However, the step of lapping the silicon semiconductor wafer before the N + + deposition step increases the number of working steps, contamination of the diffusion furnace and the N + silicon semiconductor substrate 50.
Since there are problems such as abnormal diffusion to the surface, it is necessary to have a certain thickness. If the thickness of the silicon semiconductor wafer obtained by the lapping process is 250 μm or less, there is a problem that cracks frequently occur.
【００１２】本発明はこのような事情により成されたも
ので、特に順方向電圧降下特性を大幅に改善する。The present invention has been made under such circumstances, and in particular, the forward voltage drop characteristic is greatly improved.
【００１３】[0013]
【課題を解決するための手段】不純物としてアンチモン
を含むシリコン半導体基板と，前記シリコン半導体基板
の一表面を覆う第１導電型の半導体層と，前記半導体層
表面を覆う酸化膜と，前記半導体層表面部分から内部に
かけて位置する第２導電型の拡散領域と，前記第２導電
型の拡散領域部分及び前記半導体層表面部分を覆う電極
と，前記シリコン半導体基板の他表面に設置するＡｕＳ
ｂ合金を含む電極とに本発明に係わる個別半導体素子の
特徴がある。A silicon semiconductor substrate containing antimony as an impurity, a first conductivity type semiconductor layer covering one surface of the silicon semiconductor substrate, an oxide film covering the surface of the semiconductor layer, and the semiconductor layer. A second conductive type diffusion region located from the surface portion to the inside, an electrode covering the second conductive type diffusion region portion and the semiconductor layer surface portion, and AuS provided on the other surface of the silicon semiconductor substrate.
The individual semiconductor element according to the present invention is characterized by the electrode containing the b alloy.
【００１４】更に、前記シリコン半導体基板の他表面側
から，Ｖ、Ｔｉより選定する第１の金属層と，ＡｕＳｂ
合金を含む第２の金属層と，ＮｉまたはＣｏを含む第３
の金属層と，ＡｕまたはＡｇを含む第３の金属層により
構成する電極とにも特徴があり、更にまた前記ＡｕＳｂ
合金を含む第２の金属層におけるＡｕとＳｂの比率が重
量比でＳｂが５５％以下である点、前記半導体基板の他
の表面の粗さが段差として１μｍ以上である点、前記個
別半導体素子の仕上り厚が１９０μｍ以下である点、前
記個別半導体素子におけるシリコン半導体基板の抵抗率
が０．０２０Ω・ｃｍ以下である点にも特徴がある。Further, from the other surface side of the silicon semiconductor substrate, a first metal layer selected from V and Ti and AuSb are formed.
Second metal layer containing alloy and third layer containing Ni or Co
And a third metal layer containing Au or Ag, and an electrode composed of AuSb.
The ratio of Au to Sb in the second metal layer containing an alloy is 55% or less by weight, and the roughness of the other surface of the semiconductor substrate is 1 μm or more as a step, the individual semiconductor element Has a finished thickness of 190 μm or less, and the silicon semiconductor substrate in the individual semiconductor element has a resistivity of 0.020 Ω · cm or less.
【００１５】これに加えて、前記個別半導体素子を固着
する導電性金属板と，前記導電性金属板と個別半導体素
子を電気的に接続しＶF 損失が１０ｍｖ以下の金属細線
に、また前記個別半導体素子がショットキバリアダイオ
−ドとＰＩＮダイオ−ドである点にも特徴がある。In addition to this, a conductive metal plate to which the individual semiconductor elements are fixed, a thin metal wire electrically connecting the conductive metal plate and the individual semiconductor elements and having a V F loss of 10 mv or less, and the individual metal wires. The semiconductor device is also characterized in that it is a Schottky barrier diode and a PIN diode.
【００１６】[0016]
【作用】本発明に係わる個別半導体素子ではＶ／ＡｕＳ
ｂ／Ｎｉ／Ａｕで構成する裏面電極を形成することによ
りオ−ミック特性を改善すると共に、その設置前に行う
ラッピング工程によりシリコン半導体基板の厚さを１９
０μｍ以下にでき、このオ−ミック特性の改良により順
方向電圧降下特性が向上する。In the individual semiconductor device according to the present invention, V / AuS
By forming the back electrode composed of b / Ni / Au, the ohmic characteristics are improved, and the thickness of the silicon semiconductor substrate is reduced to 19 by the lapping process performed before the installation.
The thickness can be set to 0 μm or less, and the forward voltage drop characteristic is improved by improving the ohmic characteristics.
【００１７】[0017]
【実施例】本発明に係わる個別半導体素子にあっては、
その製造プロセスはショットキバリアダイオ−ド及びＰ
ＩＮダイオ−ドも同じなので、図１乃至図３及び図５を
参照してショットキバリアダイオ−ドについて説明す
る。図１及び図２はショットキバリアダイオ−ドならび
にＰＩＮダイオ−ドの構造を示しており、図３は両ダイ
オ−ドに適用する簡略化したプロセスチャ−トを示す。EXAMPLES In the individual semiconductor device according to the present invention,
The manufacturing process is Schottky barrier diode and P
Since the IN diode is the same, the Schottky barrier diode will be described with reference to FIGS. 1 to 3 and 5. 1 and 2 show the structures of the Schottky barrier diode and the PIN diode, and FIG. 3 shows a simplified process chart applied to both diodes.
【００１８】不純物としてアンチモンを含み抵抗率が
０．０２０Ω・ｃｍ以下、厚さ４００μｍ結晶方位
（１．１．１）のＮ+ シリコン半導体基板１にはＮ- 半
導体層２をエピタキシャル成長法により堆積するし、そ
の厚さなどは機種により相違するが、以下に代表例を記
載する。An N − semiconductor layer 2 is deposited by an epitaxial growth method on an N + silicon semiconductor substrate 1 containing antimony as an impurity and having a resistivity of 0.020 Ω · cm or less and a crystal orientation (1.1.1) of 400 μm in thickness. However, the thickness and the like differ depending on the model, but typical examples are described below.
【００１９】即ち４０Ｖ系で抵抗率が０．５〜０．８Ω
・ｃｍ厚さ５．０〜６．０μｍ、６０Ｖ系で抵抗率が
０．９〜１．２Ω・ｃｍ厚さ６．５〜７．５μｍ、９０
Ｖ系で抵抗率が２．０〜２．３Ω・ｃｍ厚さ８．５〜１
０．０μｍとする。That is, the resistivity is 0.5 to 0.8 Ω in a 40 V system.
-Cm thickness 5.0 to 6.0 μm, resistivity in 60V system is 0.9 to 1.2 Ω-cm thickness 6.5 to 7.5 μm, 90
V system with a resistivity of 2.0 to 2.3 Ω · cm and a thickness of 8.5 to 1
It is set to 0.0 μm.
【００２０】図１ならびに図２に明らかにするようにＮ
+ シリコン半導体基板１に堆積するＮ- 半導体層２には
図３に示すプロセスチャ−トに従ってショットキバリア
ダイオ−ドを完成する。As shown in FIGS. 1 and 2, N
+ For the N - semiconductor layer 2 deposited on the silicon semiconductor substrate 1, a Schottky barrier diode is completed according to the process chart shown in FIG.
【００２１】即ち、Ｎ- 半導体層２を堆積したＶG ウエ
−ハには第１熱酸化を行って表面を酸化膜３により覆
う。次ぎにＰ+ 領域４形成用の窓（図示せず）を公知の
リソグラフィ工程により設けてからボロンをデポし、更
に不純物が外方拡散するのを防止するためにドライまた
はウエット酸化やＣＶＤ法による低温酸化により酸化膜
（図示せず）で覆ってからデポしたボロンをＮ- 半導体
層２内に拡散して指定の不純物濃度を備えＸj ２．３μ
ｍ〜２．６μｍのＰ+ 拡散領域４を形成する。更にリン
ゲッタ−処理工程を経てデポ層及び図示しない酸化膜と
酸化膜３を公知のリソグラフィ工程によりパタ−ニング
してコンタクト用の窓５を形成する。この窓５を含むＮ
- 半導体層２にはＭｏ、Ｃｒ、Ｎｂ、Ｔｉ、Ｖなどから
成る群から選定する一種類のバリアメタルと、電極（Ａ
ｌまたはＶ／Ｎｉ／Ａｕ）６を蒸着やスパッタリング工
程により形成後パタ−ニング処理により図１に示す構造
とする。That is, the V G wafer having the N − semiconductor layer 2 deposited thereon is subjected to the first thermal oxidation to cover the surface with the oxide film 3. Next, a window (not shown) for forming the P + region 4 is provided by a known lithography process, then boron is deposited, and further dry or wet oxidation or a CVD method is used to prevent impurities from diffusing outward. Boron deposited by being covered with an oxide film (not shown) by low temperature oxidation is diffused into the N - semiconductor layer 2 to have a specified impurity concentration X j 2.3 μm.
A P + diffusion region 4 of m to 2.6 μm is formed. Further, after a ring getter process, the deposit layer and the oxide film (not shown) and the oxide film 3 are patterned by a known lithography process to form a window 5 for contact. N including this window 5
- the semiconductor layer 2 Mo, Cr, Nb, Ti , etc. and one type of barrier metal selected from the group consisting of V, the electrode (A
1 or V / Ni / Au) 6 is formed by vapor deposition or a sputtering process and then patterned to obtain the structure shown in FIG.
【００２２】ここでＮ+ シリコン半導体基板１の裏面を
ラッピングして厚さを１６０μｍとしから裏面電極７と
してＶ７００オングストロ−ム／ＡｕＳｂ５００オング
ストロ−ム／Ｎｉ８０００オングストロ−ム／Ａｕ１０
００オングストロ−ムをこの順に被覆すると共に、Ｓｂ
拡散層８をＮ+ シリコン半導体基板１間に形成する。こ
のＳｂ拡散層８は半導体基板１をリ−ドフレ−ムに半田
付けする時の温度により形成するもので、特に２５％が
最適である。Here, the back surface of the N + silicon semiconductor substrate 1 is lapped to have a thickness of 160 μm, and then V 700 angstrom / AuSb 500 angstrom / Ni 8000 angstrom / Au 10 is used as the back surface electrode 7.
00 angstrom is coated in this order, and Sb
The diffusion layer 8 is formed between the N + silicon semiconductor substrates 1. The Sb diffusion layer 8 is formed according to the temperature when the semiconductor substrate 1 is soldered to the lead frame, and is most preferably 25%.
【００２３】前記ＡｕＳｂにおける両元素の比率はＳｂ
が重量比で５５％以下であると有効なことが確認されて
いる。The ratio of both elements in AuSb is Sb.
Has been confirmed to be effective when the weight ratio is 55% or less.
【００２４】ラッピング工程は電極のパタ−ニング工程
後のアニ−ル工程を終えてからシリコン半導体基板の裏
面を＃１０００のオイルラッビングにより行う。The lapping step is performed by oil rubbing # 1000 on the back surface of the silicon semiconductor substrate after finishing the annealing step after the electrode patterning step.
【００２５】このような個別半導体素子を製品に組込む
には、通常のリ−ドフレ−ムのベッドに常法によりマウ
ント後リ−ドフレ−ムに形成するインナ−リ−ド間を例
えばワイヤ−ボンディング法によりＡｌなどから成る金
属細線を架橋して電気的な接続を得るが、この金属細線
に通電する条件を明らかにする。In order to assemble such an individual semiconductor device into a product, for example, wire bonding is performed between the inner leads formed on the lead frame after being mounted on a bed of an ordinary lead frame by a conventional method. A thin metal wire made of Al or the like is cross-linked by the method to obtain an electrical connection, and the conditions for energizing this thin metal wire will be clarified.
【００２６】ａ．通電電流２．５Ａ−Φ３００μｍ−ワ
イヤ長７ｍｍ−ワイヤＶF ドロップ８ｍｖ ｂ．通電電
流５Ａ−Φ４００μｍ−ワイヤ長７ｍｍ−ワイヤＶF ド
ロップ８ｍｖ ｃ．通電電流１５Ａ−Φ５００μｍ×２
本−ワイヤ長８ｍｍ．９ｍｍ−ワイヤＶF ドロップ９ｍ
ｖである。A. Energizing current 2.5 A-Φ300 μm-Wire length 7 mm-Wire V F drop 8 mv b. Energizing current 5A-Φ400 μm-Wire length 7 mm-Wire V F drop 8 mv c. Energizing current 15A-Φ500μm × 2
Book-wire length 8 mm. 9mm- wire V F drop 9m
v.
【００２７】最終的にはこのようなショットキバリアダ
イオ−ドを多数設置したＶG ウエ−ハを例えばブレ−ド
ダイサ−により切断して個別半導体素子を完成する。こ
れと全く同様なプロセスによりＰＩＮダイオ−ドが得ら
れ、これを図２の断面図により示す。[0027] Finally this Schottky barrier to diode - many de installed the V G weather - Ha e.g. blur - Dodaisa - cut by completing the individual semiconductor devices. A PIN diode is obtained by a process similar to this, which is shown by the cross-sectional view of FIG.
【００２８】[0028]
【発明の効果】４０Ｖ系のショットキバリアダイオ−ド
をモデルに説明すると、従来技術欄に示す図５、６の構
造では定格電流時の順方向電圧降下は６１０ｖであり、
また図７、８では５３０ｖである。これに対して本発明
に係わる個別半導体素子の定格電流時の順方向電圧降下
はラップ厚が１９０μｍで５１０ｍｖ、１６０μｍで５
００ｍｖ、１３０μｍで４９０ｍｖである。これは横軸
に測定した素子の種類を採り縦軸に定格電流時の順方向
電圧降下を採った図４に明らかにした。When a Schottky barrier diode of 40 V type is used as a model, the forward voltage drop at the rated current is 610 V in the structure shown in FIGS.
Further, it is 530v in FIGS. On the other hand, the forward voltage drop at the rated current of the individual semiconductor device according to the present invention is 510 mv when the lap thickness is 190 μm, and 5 when it is 160 μm.
It is 490 mv at 00 mv and 130 μm. This is clarified in FIG. 4 in which the abscissa represents the type of element measured and the ordinate represents the forward voltage drop at the rated current.
【００２９】要するに本発明に係わる個別半導体素子は
裏面電極をＶ／ＡｕＳｂ／Ｎｉ／Ａｕで構成することに
よりオ−ミック特性を改善すると共に、その設置前に行
うラッピング工程によりシリコン半導体基板の厚さを１
９０μｍ以下にすることが可能になると共に工数の削減
により製品単価を引下げた。In summary, in the individual semiconductor device according to the present invention, the back electrode is made of V / AuSb / Ni / Au to improve the ohmic characteristics, and the thickness of the silicon semiconductor substrate is increased by the lapping process performed before the installation. 1
It became possible to reduce the size to 90 μm or less, and the unit cost was reduced by reducing the man-hours.
【図１】従来のショットキバリアダイオ−ドの要部を示
す断面図である。FIG. 1 is a sectional view showing a main part of a conventional Schottky barrier diode.
【図２】従来のＰＩＮダイオ−ドの要部を示す断面図で
ある。FIG. 2 is a sectional view showing a main part of a conventional PIN diode.
【図３】図１に示す従来のショットキバリアダイオ−ド
改良品の要部を示す断面図である。FIG. 3 is a sectional view showing a main part of the conventional Schottky barrier diode improved product shown in FIG.
【図４】図２に示すＰＩＮダイオ−ド改良品の要部を示
す断面図である。FIG. 4 is a cross-sectional view showing a main part of the improved PIN diode shown in FIG.
【図５】本発明に係わるショットキバリアダイオ−ドの
要部を示す断面図である。FIG. 5 is a sectional view showing an essential part of a Schottky barrier diode according to the present invention.
【図６】本発明に係わるＰＩＮダイオ−ドの要部を示す
断面図である。FIG. 6 is a sectional view showing a main part of a PIN diode according to the present invention.
【図７】本発明に係わる個別半導体素子の簡略化したプ
ロセスチャ−トである。FIG. 7 is a simplified process chart of an individual semiconductor device according to the present invention.
【図８】本発明に係わる個別半導体素子の特性を明らか
にする図である。FIG. 8 is a diagram for clarifying characteristics of the individual semiconductor device according to the present invention.
１、５０：半導体基板、 ２、５１：半導体層、 ３、５２：酸化膜、 ４、５３：第２導電型の拡散領域、 ５、５４：窓、 ６、５５：電極、 ７、５６：裏面電極、 ８：アンチモン拡散層。 1, 50: Semiconductor substrate, 2, 51: Semiconductor layer, 3, 52: Oxide film, 4, 53: Second conductivity type diffusion region, 5, 54: Window, 6, 55: Electrode, 7, 56: Back surface Electrodes, 8: Antimony diffusion layer.
Claims (7)
型のシリコン半導体基板と，前記シリコン半導体基板の
一表面を覆い前記シリコン半導体基板より低濃度の第１
導電型の半導体層と，前記半導体層表面を覆う酸化膜
と，前記半導体層表面部分から内部にかけて位置する第
２導電型の拡散領域と，前記第２導電型の拡散領域部分
及び前記半導体層表面部分を覆う電極と，前記シリコン
半導体基板の他表面に設置するＡｕＳｂ系合金を含む裏
面電極とを具備することを特徴とする個別半導体素子。1. A first-conductivity-type silicon semiconductor substrate containing antimony as an impurity, and a first semiconductor that covers one surface of the silicon semiconductor substrate and has a lower concentration than the silicon semiconductor substrate.
A conductive type semiconductor layer, an oxide film covering the semiconductor layer surface, a second conductive type diffusion region located from the semiconductor layer surface portion to the inside, the second conductive type diffusion region portion and the semiconductor layer surface An individual semiconductor device comprising: an electrode covering a portion; and a back electrode containing an AuSb-based alloy provided on the other surface of the silicon semiconductor substrate.
ら，Ｖ、Ｔｉより選定する第１の金属層と，ＡｕＳｂ合
金を含む第２の金属層と，ＮｉまたはＣｏを含む第３の
金属層と，ＡｕまたはＡｇを含む第４の金属層を重ねて
構成する電極を具備することを特徴とする請求項１記載
の個別半導体素子。2. A first metal layer selected from V and Ti, a second metal layer containing an AuSb alloy, and a third metal layer containing Ni or Co from the other surface side of the silicon semiconductor substrate. The individual semiconductor element according to claim 1, further comprising an electrode formed by stacking a fourth metal layer containing Au, Ag or Ag.
おけるＡｕとＳｂの比率が重量比でＳｂが５５％以下で
あることを特徴とする前記請求項２記載の個別半導体素
子。3. The individual semiconductor device according to claim 2, wherein the ratio of Au and Sb in the second metal layer containing the AuSb alloy is 55% or less by weight of Sb.
さが段差として１μｍ以上であることを特徴とする請求
項３記載の個別半導体素子。4. The individual semiconductor element according to claim 3, wherein the roughness of the other surface of the silicon semiconductor substrate is 1 μm or more as a step.
μｍ以下であることを特徴とする前記請求項４記載の個
別半導体素子。5. The finished thickness of the individual semiconductor device is 190.
The individual semiconductor element according to claim 4, wherein the individual semiconductor element has a thickness of not more than μm.
導体基板の抵抗率が０．０２０Ω・ｃｍ以下であること
を特徴とする前記請求項５記載の個別半導体素子。6. The individual semiconductor element according to claim 5, wherein the resistivity of the silicon semiconductor substrate in the individual semiconductor element is 0.020 Ω · cm or less.
属板と，前記導電性金属板と個別半導体素子を電気的に
接続しＶF 損失が１５ｍｖ以下の金属細線を具備するこ
とを特徴とする前記請求項５記載の個別半導体素子。7. A conductive metal plate for fixing the individual semiconductor element, and a thin metal wire electrically connecting the conductive metal plate and the individual semiconductor element and having a V F loss of 15 mv or less. The individual semiconductor device according to claim 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21940093A JPH0774375A (en) | 1993-09-03 | 1993-09-03 | Discrete semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21940093A JPH0774375A (en) | 1993-09-03 | 1993-09-03 | Discrete semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774375A true JPH0774375A (en) | 1995-03-17 |
Family
ID=16734823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21940093A Pending JPH0774375A (en) | 1993-09-03 | 1993-09-03 | Discrete semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774375A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101880821A (en) * | 2010-06-11 | 2010-11-10 | 武汉钢铁(集团)公司 | Steel-aluminum compound hot rolled steel with tensile strength of 280MPa and production method thereof |
| CN111354784A (en) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-09-03 JP JP21940093A patent/JPH0774375A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101880821A (en) * | 2010-06-11 | 2010-11-10 | 武汉钢铁(集团)公司 | Steel-aluminum compound hot rolled steel with tensile strength of 280MPa and production method thereof |
| CN111354784A (en) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | Semiconductor device and method for manufacturing the same |
| JP2020102547A (en) * | 2018-12-21 | 2020-07-02 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
| US11217670B2 (en) * | 2018-12-21 | 2022-01-04 | Renesas Electronics Corporation | Semiconductor device having a back electrode including Au-Sb alloy layer and method of manufacturing the same |
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