JPH0774247A - Semiconductor device and fabrication thereof - Google Patents
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- JPH0774247A JPH0774247A JP5167496A JP16749693A JPH0774247A JP H0774247 A JPH0774247 A JP H0774247A JP 5167496 A JP5167496 A JP 5167496A JP 16749693 A JP16749693 A JP 16749693A JP H0774247 A JPH0774247 A JP H0774247A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその作
製方法、より詳しくは、接続孔底部に形成されたバリア
メタル層に起因した半導体基板等に発生する応力が緩和
された半導体装置及びその作製方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, more specifically, a semiconductor device in which stress generated in a semiconductor substrate or the like due to a barrier metal layer formed at the bottom of a contact hole is relaxed and the same. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】半導体装置には、多数のコンタクトホー
ル、スルーホールあるいはビヤホール（以下、これらを
総称して接続孔ともいう）が形成されている。通常、接
続孔は、半導体基板に形成された拡散層、各種電極ある
いは配線層（以下、これらを総称して下層導体層ともい
う）上、あるいは絶縁層上に形成された各種電極あるい
は配線層上に絶縁層を形成し、かかる絶縁層に開口部を
設けた後、開口部に金属配線材料を埋め込むことによっ
て形成される。半導体装置の高集積化に伴い、半導体製
造プロセスの寸法ルールも微細化しつつあり、高いアス
ペクト比を有する開口部を金属配線材料で埋め込む技術
が重要な課題となっている。2. Description of the Related Art A semiconductor device has a large number of contact holes, through holes, or via holes (hereinafter collectively referred to as connection holes). Usually, the connection holes are formed on a diffusion layer formed on a semiconductor substrate, various electrodes or wiring layers (hereinafter collectively referred to as a lower conductor layer), or various electrodes or wiring layers formed on an insulating layer. An insulating layer is formed on the insulating layer, an opening is provided in the insulating layer, and then a metal wiring material is embedded in the opening. With the high integration of semiconductor devices, the dimensional rules of the semiconductor manufacturing process are becoming finer, and the technique of filling an opening having a high aspect ratio with a metal wiring material has become an important issue.
【０００３】開口部を金属配線材料で埋め込む一方法
に、純アルミニウムあるいはアルミニウム合金（以下、
Ａｌ系合金ともいう）を用いたスパッタ法を挙げること
ができる。従来のスパッタ法によるＡｌ系合金による接
続孔の形成方法の概要を、図８を参照して、以下、説明
する。One method for filling the openings with a metal wiring material is pure aluminum or aluminum alloy (hereinafter, referred to as
A sputtering method using an Al-based alloy) can be used. An outline of a conventional method of forming a connection hole of an Al-based alloy by a sputtering method will be described below with reference to FIG.
【０００４】［工程−１０］先ず、例えば拡散層から成
る下層導体層１１２が形成されたシリコン半導体基板か
ら成る基体１００上に、例えばＢＰＳＧから成る絶縁層
１１４をＣＶＤ法にて形成し、次いで、下層導体層上方
の絶縁層１１４に例えばＲＩＥ法で開口部１１６を形成
する（図８の（Ａ）参照）。[Step-10] First, an insulating layer 114 made of, for example, BPSG is formed by a CVD method on a substrate 100 made of a silicon semiconductor substrate on which a lower conductor layer 112 made of, for example, a diffusion layer is formed. An opening 116 is formed in the insulating layer 114 above the lower conductor layer by, for example, the RIE method (see FIG. 8A).
【０００５】［工程−２０］次に、例えば、窒素ガス雰
囲気下、約９００゜Ｃで２０分間程度の熱処理を行い、
絶縁層１１４をガラスフローさせて絶縁層１１４の表面
の平坦化を行う（図８の（Ｂ）参照）。[Step-20] Next, for example, heat treatment is performed at about 900 ° C. for about 20 minutes in a nitrogen gas atmosphere,
The insulating layer 114 is glass-flowed to planarize the surface of the insulating layer 114 (see FIG. 8B).
【０００６】［工程−３０］その後、バリアメタル層
を、スパッタ法にて開口部１１６内を含む絶縁層１１４
全面に形成する。バリアメタル層は、例えば、下から、
３０ｎｍ厚さのＴｉ膜１１８、１２０ｎｍ厚さのＴｉＮ
膜１２０から成る（図８の（Ｃ）参照）。下層導体層１
１２とのオーミックコンタクトを取るために、下層のＴ
ｉ膜１１８を設ける。Ａｌ系合金の下層導体層１１２へ
の突き抜けを防止し、接合リーク電流の増加を防止する
ために、上層のＴｉＮ膜１２０を設ける。[Step-30] After that, a barrier metal layer is formed on the insulating layer 114 including the inside of the opening 116 by a sputtering method.
Form on the entire surface. The barrier metal layer is, for example, from below,
30 nm thick Ti film 118, 120 nm thick TiN
It is composed of the membrane 120 (see FIG. 8C). Lower conductor layer 1
T in order to make ohmic contact with 12
An i film 118 is provided. An upper TiN film 120 is provided in order to prevent the Al-based alloy from penetrating into the lower conductor layer 112 and prevent an increase in junction leakage current.
【０００７】［工程−４０］次いで、スパッタ法にてＡ
ｌ系合金から成る金属配線材料層１２４を開口部１１６
内を含む全面に堆積させる（図８の（Ｄ）参照）。これ
によって、開口部１１６はＡｌ系合金から成る金属配線
材料層１２４で埋め込まれ、接続孔１２８が形成され
る。また、バリアメタル層１１８，１２０及び金属配線
材料層１２４から成る上層導体層１２６が形成される。[Step-40] Next, the sputtering method A
The metal wiring material layer 124 made of an l-based alloy is formed in the opening 116.
It is deposited on the entire surface including the inside (see FIG. 8D). As a result, the opening 116 is filled with the metal wiring material layer 124 made of an Al-based alloy and the connection hole 128 is formed. Further, the upper conductor layer 126 including the barrier metal layers 118 and 120 and the metal wiring material layer 124 is formed.
【０００８】下層導体層が形成された基体上に絶縁層を
形成し、かかる絶縁層に設けられた開口部内に金属配線
材料を埋め込み、微細な接続孔を形成する別の技術に、
所謂ブランケットＣＶＤ法を挙げることができる。この
ブランケットＣＶＤ法は、例えば下層導体層が形成され
たシリコン半導体基板から成る基体上に絶縁層を形成す
る。そしてかかる絶縁層に開口部を形成した後、開口部
内に、例えばタングステン層を化学気相析出法（ＣＶＤ
法）にて堆積させる。次いで、絶縁層上に形成されたタ
ングステン層をエッチバックして除去することによっ
て、開口部の内部にタングステンから成るメタルプラグ
が形成された接続孔を完成させる方法である。尚、この
ような方法を、以下、タングステンブランケットＣＶＤ
法と呼ぶ。Another technique in which an insulating layer is formed on a substrate on which a lower conductor layer is formed, and a metal wiring material is embedded in an opening provided in the insulating layer to form a fine connection hole,
A so-called blanket CVD method can be mentioned. In this blanket CVD method, for example, an insulating layer is formed on a substrate made of a silicon semiconductor substrate on which a lower conductor layer is formed. After forming an opening in the insulating layer, a tungsten layer, for example, is formed in the opening by chemical vapor deposition (CVD).
Method). Then, the tungsten layer formed on the insulating layer is etched back and removed to complete a connection hole in which a metal plug made of tungsten is formed inside the opening. In addition, this method will be referred to as a tungsten blanket CVD hereinafter.
Call it the law.
【０００９】タングステンブランケットＣＶＤ法で絶縁
層上にタングステン層を形成する場合、タングステン層
の下に予めバリアメタル層を形成する必要がある。その
理由は、タングステンブランケットＣＶＤ法で形成され
るタングステン層はステップカバレッジには優れるもの
の、絶縁層に対する密着性が乏しいからである。また、
タングステン層を形成するための原料ガスであるＷＦ6
といった金属フッ化物ガスが下層導体層を浸食すること
を防止する必要もある。更に、ブランケットＣＶＤ法に
よるタングステン層の形成は比較的高温で行われるた
め、下層導体層に対するバリヤ性を高める必要もあるか
らである。When the tungsten layer is formed on the insulating layer by the tungsten blanket CVD method, it is necessary to previously form the barrier metal layer under the tungsten layer. The reason is that the tungsten layer formed by the tungsten blanket CVD method has excellent step coverage but poor adhesion to the insulating layer. Also,
WF 6 which is a source gas for forming the tungsten layer
It is also necessary to prevent such metal fluoride gas from eroding the lower conductor layer. Further, since the formation of the tungsten layer by the blanket CVD method is performed at a relatively high temperature, it is necessary to enhance the barrier property with respect to the lower conductor layer.
【００１０】以上の理由から、Ｔｉ膜／ＴｉＮ膜等から
成るバリアメタル層をタングステン層と絶縁層との間に
形成する必要がある。この場合、Ｔｉ膜の上にＴｉＮ膜
を形成する。For the above reasons, it is necessary to form a barrier metal layer composed of a Ti film / TiN film or the like between the tungsten layer and the insulating layer. In this case, a TiN film is formed on the Ti film.
【００１１】[0011]
【発明が解決しようとする課題】以上のように、Ａｌ系
合金を用いたスパッタ法あるいはブランケットタングス
テンＣＶＤ法においては、バリアメタル層の形成が不可
欠である。バリアメタル層を形成する材料であるＴｉ及
びＴｉＮは、−４×１０10ダイン／ｃｍ2及び−８×１
０10ダイン／ｃｍ2といった高い圧縮応力を有する。そ
のため、例えば、スパッタ法にて形成された半導体装置
の模式的な一部断面図である図９に示すように、接続孔
底部の絶縁層１１４の縁部分１１４Ａ近傍における基体
１００Ａには、バリアメタル層１１８，１２０の高い圧
縮応力に起因した剪断応力が発生し、場合によっては、
この剪断応力が転位源となって基体１００Ａに転位ルー
プが発生する。その結果、接合リーク電流が増加すると
いう問題がある。例えば、文献「バリアメタルの応力に
より誘起される接合リーク」、沖電気研究開発、1991年
10月、第152号、Vol.58, No.4, pp. 77-80 を参照のこ
と。As described above, the formation of the barrier metal layer is indispensable in the sputtering method or the blanket tungsten CVD method using the Al-based alloy. Ti and TiN, which are the materials for forming the barrier metal layer, are -4 × 10 10 dynes / cm 2 and -8 × 1.
It has a high compressive stress of 0 10 dynes / cm 2 . Therefore, for example, as shown in FIG. 9 which is a schematic partial cross-sectional view of a semiconductor device formed by a sputtering method, a barrier metal is formed on the substrate 100A near the edge 114A of the insulating layer 114 at the bottom of the connection hole. Shear stress is generated due to the high compressive stress of the layers 118, 120, and in some cases,
This shear stress acts as a dislocation source to generate a dislocation loop in the substrate 100A. As a result, there is a problem that the junction leak current increases. For example, Reference "Joint Leak Induced by Stress of Barrier Metal", Oki Electric Research & Development, 1991.
See October, No. 152, Vol.58, No.4, pp. 77-80.
【００１２】従って、本発明の目的は、接続孔内に形成
されたバリアメタル層に起因した半導体基板等の基体に
発生する応力が緩和された半導体装置及びその作製方法
を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device in which stress generated in a substrate such as a semiconductor substrate due to a barrier metal layer formed in a connection hole is relaxed and a method for manufacturing the semiconductor device.
【００１３】[0013]
【課題を解決するための手段】上記の目的は、基体に形
成された下層導体層と、この下層導体層を被覆する絶縁
層と、絶縁層上に形成される上層導体層と下層導体層と
を電気的に接続するために絶縁層に形成された接続孔を
有する半導体装置であって、接続孔は、（Ａ）その内部
に形成された金属配線材料層と、（Ｂ）金属配線材料層
と接続孔底部の下層導体層との間に形成されたバリアメ
タル層と、（Ｃ）バリアメタル層の上、下、又は上下に
形成され、バリアメタル層によって生じる応力を相殺す
るバッファ層、から成ることを特徴とする半導体装置に
よって達成することができる。The above object is to provide a lower conductor layer formed on a substrate, an insulating layer covering the lower conductor layer, and an upper conductor layer and a lower conductor layer formed on the insulating layer. A semiconductor device having a connection hole formed in an insulating layer for electrically connecting the connection hole, the connection hole including (A) a metal wiring material layer formed therein and (B) a metal wiring material layer. A barrier metal layer formed between the barrier metal layer and a lower conductor layer at the bottom of the connection hole; and (C) a buffer layer formed above, below, or above and below the barrier metal layer to cancel the stress generated by the barrier metal layer. It can be achieved by a semiconductor device characterized by being formed.
【００１４】バリアメタル層は、バリア性を有する膜で
あれば如何なる材料からも構成することができるが、例
えば、下からＴｉ／ＴｉＮの２層構造又はＺｒ／ＺｒＮ
の２層構造から成ることが望ましい。バッファ層は、バ
リアメタル層によって生じる応力を相殺することがで
き、且つ電気導電性を有している材料ならば如何なる材
料からも構成することができるが、中でも、シリコン系
材料から成ることが望ましい。シリコン系材料として、
ポリシリコン、非晶質シリコン、不純物を含有したポリ
シリコンや非晶質シリコン、あるいはＳｉとＧｅの混合
物等の、導電性を有するシリコン系材料を例示すること
ができる。更に、金属配線材料層は、アルミニウム、ア
ルミニウム合金又はタングステンから成ることが望まし
い。アルミニウム合金として、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ
−Ｃｕ等を例示することができる。The barrier metal layer can be made of any material as long as it has a barrier property. For example, a Ti / TiN two-layer structure or Zr / ZrN is formed from the bottom.
It is desirable to have a two-layer structure. The buffer layer can cancel the stress generated by the barrier metal layer and can be made of any material having electrical conductivity, but among them, it is preferable to be made of a silicon-based material. . As a silicon material,
Examples thereof include conductive silicon-based materials such as polysilicon, amorphous silicon, polysilicon containing impurities, amorphous silicon, and a mixture of Si and Ge. Further, the metal wiring material layer is preferably made of aluminum, aluminum alloy or tungsten. As an aluminum alloy, Al-Si, Al-Si
-Cu etc. can be illustrated.
【００１５】上記の目的を達成するための本発明の第１
の態様の半導体装置の作製方法は、（イ）下層導体層の
形成された基体上に絶縁層を形成し、次いで、下層導体
層上方の絶縁層に開口部を形成する工程と、（ロ）次の
工程で形成されるバリアメタル層によって生じる応力を
相殺するためのバッファ層を、少なくとも開口部底部に
形成する工程と、（ハ）開口部内を含む絶縁層上に、バ
リアメタル層を形成する工程と、（ニ）少なくとも開口
部内に金属配線材料層を形成する工程、から成ることを
特徴とする。A first aspect of the present invention for achieving the above object
In the method for manufacturing a semiconductor device according to the aspect of (1), (a) a step of forming an insulating layer on the substrate on which the lower conductor layer is formed, and then forming an opening in the insulating layer above the lower conductor layer, and (b) A step of forming a buffer layer for canceling the stress generated by the barrier metal layer formed in the next step at least at the bottom of the opening, and (c) forming the barrier metal layer on the insulating layer including the inside of the opening. And (d) forming a metal wiring material layer in at least the opening.
【００１６】本発明の第１の態様の半導体装置の作製方
法においては、前記（ハ）の工程の後、バリアメタル層
によって生じる応力を相殺するための第２のバッファ層
を、少なくとも開口部底部のバリアメタル層上に形成す
る工程を更に含むことができる。In the method for manufacturing a semiconductor device according to the first aspect of the present invention, after the step (c), the second buffer layer for canceling the stress generated by the barrier metal layer is provided at least at the bottom of the opening. The method may further include a step of forming on the barrier metal layer.
【００１７】上記の目的を達成するための本発明の第２
の態様の半導体装置の作製方法は、（イ）下層導体層の
形成された基体上に絶縁層を形成し、次いで、下層導体
層上方の絶縁層に開口部を形成する工程と、（ロ）開口
部内を含む絶縁層上に、バリアメタル層を形成する工程
と、（ハ）バリアメタル層によって生じる応力を相殺す
るためのバッファ層を、少なくとも開口部底部のバリア
メタル層上に形成する工程と、（ニ）少なくとも開口部
内に金属配線材料層を形成する工程、から成ることを特
徴とする。A second aspect of the present invention for achieving the above object.
In the method for manufacturing a semiconductor device according to the aspect of (1), (a) a step of forming an insulating layer on the substrate on which the lower conductor layer is formed, and then forming an opening in the insulating layer above the lower conductor layer, and (b) A step of forming a barrier metal layer on the insulating layer including the inside of the opening, and (c) a step of forming a buffer layer for canceling the stress generated by the barrier metal layer at least on the barrier metal layer at the bottom of the opening. (D) a step of forming a metal wiring material layer at least in the opening.
【００１８】本発明の第１及び第２の態様の半導体装置
の作製方法においては、バリアメタル層は、バリア性を
有する膜であれば如何なる材料からも構成することがで
きるが、例えば、下からＴｉ／ＴｉＮの２層構造又はＺ
ｒ／ＺｒＮの２層構造から成ることが望ましい。バッフ
ァ層は、バリアメタル層によって生じる応力を相殺する
ことができ、且つ電気導電性を有している材料ならば如
何なる材料からも構成することができるが、中でも、シ
リコン系材料から成ることが望ましい。シリコン系材料
として、ポリシリコン、非晶質シリコン、不純物を含有
したポリシリコンや非晶質シリコン、あるいはＳｉとＧ
ｅの混合物等の、導電性を有するシリコン系材料を例示
することができる。更に、金属配線材料層の形成は、ア
ルミニウム又はアルミニウム合金のスパッタ法、あるい
はブランケットタングステンＣＶＤ法によることが望ま
しい。In the method for manufacturing a semiconductor device according to the first and second aspects of the present invention, the barrier metal layer can be made of any material as long as it has a barrier property. Ti / TiN two-layer structure or Z
It is preferably composed of a two-layer structure of r / ZrN. The buffer layer can cancel the stress generated by the barrier metal layer and can be made of any material having electrical conductivity, but among them, it is preferable to be made of a silicon-based material. . As a silicon-based material, polysilicon, amorphous silicon, polysilicon or amorphous silicon containing impurities, or Si and G
Examples thereof include electrically conductive silicon-based materials such as a mixture of e. Further, the metal wiring material layer is preferably formed by a sputtering method of aluminum or an aluminum alloy, or a blanket tungsten CVD method.
【００１９】更に、上記の目的を達成するための本発明
の第３の態様の半導体装置の作製方法は、（イ）下層導
体層の形成された基体上に絶縁層を形成し、次いで、下
層導体層上方の絶縁層に開口部を形成する工程と、
（ロ）少なくとも開口部底部に、Ｔｉ又はＺｒから成
り、厚さ７．５ｎｍ乃至２０ｎｍ、好ましくは厚さ１０
ｎｍ乃至１５ｎｍの第１のバリアメタル層を形成する工
程と、（ハ）第１のバリアメタル層上に、ＴｉＮ又はＺ
ｒＮから成る第２のバリアメタル層を形成する工程と、
（ニ）少なくとも開口部内に金属配線材料層を形成する
工程、から成ることを特徴とする。尚、第１のバリアメ
タル層の厚さは、絶縁層上での平均的な厚さを意味す
る。Further, in order to achieve the above-mentioned object, a method of manufacturing a semiconductor device according to a third aspect of the present invention is (a) forming an insulating layer on a substrate on which a lower conductor layer is formed, and then forming a lower layer. A step of forming an opening in the insulating layer above the conductor layer,
(B) At least the bottom of the opening is made of Ti or Zr and has a thickness of 7.5 nm to 20 nm, preferably 10
a step of forming a first barrier metal layer having a thickness of 15 nm to 15 nm, and (c) TiN or Z on the first barrier metal layer.
forming a second barrier metal layer of rN;
(D) A step of forming a metal wiring material layer in at least the opening. The thickness of the first barrier metal layer means the average thickness on the insulating layer.
【００２０】本発明において、基体は、例えばシリコン
半導体基板、あるいはシリコン半導体基板の上に形成さ
れた各種絶縁層から構成することができる。下層導体層
とは、半導体基板に形成された拡散層、各種電極又は配
線層、あるいは、絶縁層上に形成された各種電極あるい
は配線層を意味する。絶縁層は、ＢＰＳＧ、ＰＳＧ、Ｂ
ＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳｉＯ2又はＳ
ｉＮ等の公知の絶縁材料から構成することができる。接
続孔とは、コンタクトホール、スルーホールあるいはビ
ヤホールの総称である。In the present invention, the substrate can be composed of, for example, a silicon semiconductor substrate or various insulating layers formed on the silicon semiconductor substrate. The lower conductor layer means a diffusion layer formed on a semiconductor substrate, various electrodes or wiring layers, or various electrodes or wiring layers formed on an insulating layer. The insulating layer is BPSG, PSG, B
SG, AsSG, PbSG, SbSG, SiO 2 or S
It can be made of a known insulating material such as iN. The connection hole is a general term for a contact hole, a through hole, or a via hole.
【００２１】[0021]
【作用】本発明の半導体装置あるいは第１及び第２の態
様の半導体装置の作製方法においては、バリアメタル層
によって生じる応力を相殺するバッファ層が形成されて
いる。その結果、接続孔底部の絶縁層の縁部分近傍にお
ける基体に転位ループが発生することを防止でき、接合
リーク電流が増加するという問題を回避することができ
る。In the method of manufacturing the semiconductor device of the present invention or the semiconductor device of the first and second aspects, the buffer layer for canceling the stress generated by the barrier metal layer is formed. As a result, dislocation loops can be prevented from occurring in the substrate near the edge of the insulating layer at the bottom of the contact hole, and the problem of increased junction leakage current can be avoided.
【００２２】本発明の第３の半導体装置の作製方法にお
いては、第１のバリアメタル層の厚さを制限する。これ
によって、第１のバリアメタル層にて下層導体層とのオ
ーミックコンタクトを確実に取りつつ、第１のバリアメ
タル層に起因して発生する応力を最小化することができ
る。In the third method of manufacturing a semiconductor device of the present invention, the thickness of the first barrier metal layer is limited. This makes it possible to minimize the stress generated due to the first barrier metal layer while ensuring ohmic contact with the lower conductor layer in the first barrier metal layer.
【００２３】[0023]
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described based on embodiments with reference to the drawings.
【００２４】（実施例１）実施例１は、本発明の半導体
装置及び第１の態様の半導体装置の作製方法に関する。
実施例１における半導体装置は、図１に模式的な一部断
面図を示すように、基体１０に形成された下層導体層１
２と、この下層導体層１２を被覆する絶縁層１４と、下
層導体層１２と上層導体層２６を電気的に接続するため
に絶縁層１４に形成された接続孔２８とを有する。実施
例１においては、基体１０はシリコン半導体基板から成
り、下層導体層１２は拡散層であり、絶縁層１４はＢＰ
ＳＧから成る。絶縁層１４上には上層導体層２６が形成
されており、接続孔２８及び上層導体層２６は、Ａｌ系
合金から成る金属配線材料層２４から構成されている。Example 1 Example 1 relates to a semiconductor device of the present invention and a method for manufacturing the semiconductor device of the first aspect.
The semiconductor device according to the first embodiment has a lower conductor layer 1 formed on a base 10 as shown in a schematic partial cross-sectional view of FIG.
2, an insulating layer 14 covering the lower conductor layer 12, and a connection hole 28 formed in the insulating layer 14 for electrically connecting the lower conductor layer 12 and the upper conductor layer 26. In the first embodiment, the base 10 is made of a silicon semiconductor substrate, the lower conductor layer 12 is a diffusion layer, and the insulating layer 14 is BP.
Composed of SG. An upper conductor layer 26 is formed on the insulating layer 14, and the connection hole 28 and the upper conductor layer 26 are composed of a metal wiring material layer 24 made of an Al-based alloy.
【００２５】金属配線材料層２４と接続孔２８の底部の
下層導体層１２との間にはバリアメタル層が形成されて
いる。かかるバリアメタル層は、下からＴｉ膜１８／Ｔ
ｉＮ膜２０の２層構成である。実施例１の半導体装置に
おいては、バリアメタル層１８，２０は、更に、接続孔
２８の側壁、及び絶縁層１４上の金属配線材料層２４の
下にも形成されている。A barrier metal layer is formed between the metal wiring material layer 24 and the lower conductor layer 12 at the bottom of the connection hole 28. The barrier metal layer is formed from the bottom of the Ti film 18 / T.
The iN film 20 has a two-layer structure. In the semiconductor device of the first embodiment, the barrier metal layers 18 and 20 are further formed on the side wall of the connection hole 28 and under the metal wiring material layer 24 on the insulating layer 14.
【００２６】実施例１の半導体装置においては、接続孔
２８の底部のバリアメタル層１８，２０の下にバッファ
層２２を備えている。バッファ層２２は、例えば、ポリ
シリコンから成る。かかるバッファ層２２は、バリアメ
タル層１８，２０によって生じる応力を相殺する。尚、
実施例１の半導体装置においては、接続孔２８の側壁及
び絶縁層１４上にもバッファ層２２が形成されている。In the semiconductor device of the first embodiment, the buffer layer 22 is provided below the barrier metal layers 18 and 20 at the bottom of the connection hole 28. The buffer layer 22 is made of, for example, polysilicon. The buffer layer 22 cancels the stress generated by the barrier metal layers 18 and 20. still,
In the semiconductor device of Example 1, the buffer layer 22 is also formed on the side wall of the connection hole 28 and the insulating layer 14.
【００２７】以下、図１に示した半導体装置を、本発明
の第１の態様の半導体装置の作製方法によって作製する
各工程を、半導体素子の模式的な一部断面図である図２
を参照して説明する。2A and 2B which are schematic partial cross-sectional views of a semiconductor element, showing respective steps of manufacturing the semiconductor device shown in FIG. 1 by the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
Will be described with reference to.
【００２８】［工程−１００］先ず、下層導体層１２の
形成された基体１０上に絶縁層１４を形成し、次いで、
下層導体層１２上方の絶縁層１４に開口部１６を形成す
る。即ち、シリコン半導体基板から成る基体１０に、通
常の方法で拡散層から成る下層導体層１２を形成した
後、通常のＣＶＤ法によってＢＰＳＧから成る厚さ６０
０ｎｍの絶縁層１４を形成する。その後、通常のリソグ
ラフィ技術及びドライエッチング技術により、絶縁層１
４に開口部１６を形成する（図２の（Ａ）参照）。[Step-100] First, the insulating layer 14 is formed on the substrate 10 on which the lower conductor layer 12 is formed, and then,
An opening 16 is formed in the insulating layer 14 above the lower conductor layer 12. That is, after the lower conductor layer 12 made of the diffusion layer is formed on the substrate 10 made of the silicon semiconductor substrate by the usual method, the thickness 60 made of BPSG is made by the usual CVD method.
The insulating layer 14 of 0 nm is formed. After that, the insulating layer 1 is formed by the usual lithography technique and dry etching technique.
The opening 16 is formed in 4 (see FIG. 2A).
【００２９】［工程−１１０］その後、例えば窒素雰囲
気下、９００゜Ｃで２０分間程度の熱処理を行い、絶縁
層１４をガラスフローさせて絶縁層１４の表面の平坦化
を行う（図２の（Ｂ）参照）。[Step-110] After that, for example, in a nitrogen atmosphere, heat treatment is performed at 900 ° C. for about 20 minutes, and the insulating layer 14 is glass-flowed to flatten the surface of the insulating layer 14 ((in FIG. 2). See B)).
【００３０】［工程−１２０］次いで、開口部１６内を
含む絶縁層１４上に、ポリシリコンから成り厚さ６０ｎ
ｍのバッファ層２２を、例えばＣＶＤ法にて形成する
（図２の（Ｃ）参照）。ポリシリコンの引張応力は、１
×１０10ダイン／ｃｍ2である。従って、このバッファ
層２２は、次の工程で形成されるバリアメタル層１８，
２０に発生する応力を緩和する。ポリシリコンから成る
バッファ層２２の形成条件を、例えば以下のとおりとす
ることができる。 使用ガス ： ＳｉＨ4／Ｈ2＝２５／７５sccm 温度 ： ６４０゜Ｃ 圧力 ： ０．１Ｐａ[Step-120] Next, on the insulating layer 14 including the inside of the opening 16, a polysilicon layer having a thickness of 60 n is formed.
The buffer layer 22 of m is formed by, for example, the CVD method (see FIG. 2C). The tensile stress of polysilicon is 1
× 10 10 dynes / cm 2 . Therefore, the buffer layer 22 is formed of the barrier metal layer 18 formed in the next step,
The stress generated in 20 is relaxed. The conditions for forming the buffer layer 22 made of polysilicon can be set as follows, for example. Gas used: SiH 4 / H 2 = 25/75 sccm Temperature: 640 ° C Pressure: 0.1 Pa
【００３１】［工程−１３０］次いで、開口部１６内を
含む絶縁層１４の全面に、例えばスパッタ法にてバリア
メタル層１８，２０を形成する。バリアメタル層１８，
２０は、例えば、下から、３０ｎｍ厚さのＴｉ膜１８及
び１２０ｎｍ厚さのＴｉＮ膜２０の２層から成る（図２
の（Ｄ）参照）。下層導体層とのオーミックコンタクト
を取るために、下層のＴｉ膜１８を設ける。Ａｌ系合金
の下層導体層への突き抜けを防止するために、上層のＴ
ｉＮ膜２０を設ける。尚、Ｔｉ膜１８及びＴｉＮ膜２０
の厚さは、絶縁層１４上での平均的な厚さである。開口
部１６の底部におけるこれらの膜の厚さは、スパッタ条
件や開口部のアスペクト比等にも依存するが、絶縁層１
４上の平均膜厚の約４０％程度である。Ｔｉ膜１８及び
ＴｉＮ膜２０の形成を、例えば以下の条件とすることが
できる。 （Ｔｉ膜の形成） ターゲット ： Ｔｉ 使用ガス ： アルゴン ガス圧 ： ０．５Ｐａ （４ m Torr） パワー ： ２ｋＷ （ＴｉＮ膜の形成） ターゲット ： Ｔｉ 使用ガス ： 窒素 ガス圧 ： １．１Ｐａ （８ m Torr） パワー ： ６ｋＷ[Step-130] Next, barrier metal layers 18 and 20 are formed on the entire surface of the insulating layer 14 including the inside of the opening 16 by, for example, a sputtering method. Barrier metal layer 18,
20 is composed of, for example, two layers from the bottom, a Ti film 18 having a thickness of 30 nm and a TiN film 20 having a thickness of 120 nm (FIG. 2).
(D)). A lower Ti film 18 is provided to make ohmic contact with the lower conductor layer. In order to prevent penetration of the Al-based alloy into the lower conductor layer, the upper T
An iN film 20 is provided. Incidentally, the Ti film 18 and the TiN film 20
Is an average thickness on the insulating layer 14. The thickness of these films at the bottom of the opening 16 depends on the sputtering conditions and the aspect ratio of the opening, but the insulating layer 1
It is about 40% of the average film thickness on No. 4. The Ti film 18 and the TiN film 20 can be formed under the following conditions, for example. (Formation of Ti film) Target: Ti used gas: Argon gas pressure: 0.5 Pa (4 m Torr) Power: 2 kW (Formation of TiN film) Target: Ti used gas: Nitrogen gas pressure: 1.1 Pa (8 m Torr ) Power: 6kW
【００３２】［工程−１４０］その後、開口部１６内に
金属配線材料層２４を形成し、接続孔２８を完成させ
る。併せて、絶縁層１４上にバリアメタル層１８，２０
及び金属配線材料層２４から成る上層導体層２６を形成
し、以て下層導体層１２と上層導体層２６を接続孔２８
によって電気的に接続する。即ち、スパッタ法にてＡｌ
系合金から成る金属配線材料層２４を開口部１６内を含
む全面に堆積させる。このとき、基体１０を高温（４０
０゜Ｃ以上Ａｌ系合金の融点である約６６０゜Ｃ以下の
温度まで）に加熱しておき、絶縁層１４上に堆積したＡ
ｌ系合金を流動状態とさせて開口部１６内に流入させ、
開口部１６をＡｌ系合金で埋め込むことが好ましい。金
属配線材料層２４の絶縁層１４上における厚さを６００
ｎｍとした。開口部１６はＡｌ系合金で埋め込まれる。
こうして、図１に模式的な一部断面図を示した半導体装
置が作製される。その後、絶縁層１４上の金属配線材料
層２４及びバリアメタル層１８，２０から成る上層導体
層２６を選択的に除去して、上層配線層を形成する。[Step-140] After that, the metal wiring material layer 24 is formed in the opening 16 to complete the connection hole 28. In addition, the barrier metal layers 18 and 20 are formed on the insulating layer 14.
And an upper conductor layer 26 composed of the metal wiring material layer 24 is formed, so that the lower conductor layer 12 and the upper conductor layer 26 are connected to each other through a connection hole 28.
To connect electrically. That is, Al is formed by the sputtering method.
A metal wiring material layer 24 made of a system alloy is deposited on the entire surface including the inside of the opening 16. At this time, the substrate 10 is heated to a high temperature (40
A deposited on the insulating layer 14 by heating to a temperature of 0 ° C. or higher to a temperature of about 660 ° C. or lower which is the melting point of the Al-based alloy.
The l-based alloy is made to flow and is made to flow into the opening 16,
It is preferable to fill the opening 16 with an Al-based alloy. The thickness of the metal wiring material layer 24 on the insulating layer 14 is 600.
nm. The opening 16 is filled with an Al-based alloy.
Thus, the semiconductor device whose schematic partial cross-sectional view is shown in FIG. 1 is manufactured. After that, the upper wiring layer formed of the metal wiring material layer 24 and the barrier metal layers 18 and 20 on the insulating layer 14 is selectively removed to form an upper wiring layer.
【００３３】開口部１６の底部には、基体１０とバリア
メタル層１８，２０との間にバッファ層２２が形成され
ているので、バリアメタル層１８，２０の高い応力が緩
和され、基体１０に転位ループが発生することを防止す
ることができる。その結果、接合リーク電流が増加する
という問題を回避することができる。Since the buffer layer 22 is formed between the base 10 and the barrier metal layers 18 and 20 at the bottom of the opening 16, the high stress of the barrier metal layers 18 and 20 is relieved and the base 10 is covered. It is possible to prevent the occurrence of dislocation loops. As a result, the problem that the junction leak current increases can be avoided.
【００３４】（実施例２）実施例２は、実施例１の半導
体装置及びその作製方法の変形である。実施例２の半導
体装置は、実施例１にて説明した半導体装置と一部の構
造が異なり、図３の（Ａ）に示すように、少なくとも接
続孔２８の底部のバリアメタル層１８，２０の上及び下
にバッファ層２２Ａ及び２２が形成されている。(Embodiment 2) Embodiment 2 is a modification of the semiconductor device and its manufacturing method of Embodiment 1. The semiconductor device of the second embodiment is partially different from the semiconductor device of the first embodiment in structure, and as shown in FIG. 3A, at least the barrier metal layers 18, 20 at the bottom of the connection hole 28 are formed. Buffer layers 22A and 22 are formed above and below.
【００３５】実施例２の半導体装置は、実施例１にて説
明した半導体装置の作製方法と実質的に同様の方法で作
製することができる。但し、実施例１の［工程−１３
０］と［工程−１４０］との間で、［工程−１２０］を
再度実施する。The semiconductor device of Example 2 can be manufactured by a method substantially similar to the method of manufacturing the semiconductor device described in Example 1. However, in [Step-13 of Example 1]
[Step-120] is performed again between 0] and [Step-140].
【００３６】（実施例３）実施例３は、実施例１の半導
体装置及びその作製方法の変形である。実施例３の半導
体装置は、実施例１にて説明した半導体装置と一部の構
造が異なり、図３の（Ｂ）に示すように、少なくとも接
続孔２８の底部のバリアメタル層１８，２０の上にバッ
ファ層２２が形成されている。(Third Embodiment) A third embodiment is a modification of the semiconductor device and the manufacturing method thereof according to the first embodiment. The semiconductor device of the third embodiment differs from the semiconductor device described in the first embodiment in part of the structure, and as shown in FIG. 3B, at least the barrier metal layers 18, 20 at the bottom of the connection hole 28 are formed. The buffer layer 22 is formed thereon.
【００３７】実施例３の半導体装置は、本発明の第２の
態様に係る半導体装置の作製方法にて作製することがで
きる。この半導体装置の作製方法は、実施例１にて説明
した半導体装置の作製方法と手順が相違する。即ち、実
施例１の工程を、［工程−１００］、［工程−１１
０］、［工程−１３０］、［工程−１２０］、［工程−
１４０］の順に変更する。各工程の具体的な条件等は、
実施例１と同様とすることができるので、詳細な説明は
省略する。The semiconductor device of Example 3 can be manufactured by the method of manufacturing a semiconductor device according to the second aspect of the present invention. This semiconductor device manufacturing method differs from the semiconductor device manufacturing method described in Embodiment 1 in the procedure. That is, the process of Example 1 was replaced with [process-100], [process-11
0], [step-130], [step-120], [step-
140] in that order. Specific conditions of each process are
Since it can be similar to that of the first embodiment, detailed description thereof will be omitted.
【００３８】（実施例４）実施例４も、本発明の第１の
態様の半導体装置の作製方法に関する。実施例１におい
ては、スパッタ法にてＡｌ系合金から成る金属配線材料
層２４を開口部１６内を含む全面に堆積させたが、実施
例４においては、ブランケットタングステンＣＶＤ法に
て、タングステンから成る金属配線材料層２４を開口部
１６内を含む全面に堆積させた後、必要に応じて絶縁層
１４上の金属配線材料層２４を除去し、タングステンか
ら成るメタルプラグ２４Ａを開口部内に形成して、接続
孔２８を完成させる。これによって、図４の（Ａ）に模
式的な一部断面図として示す半導体装置を作製すること
ができる。Example 4 Example 4 also relates to a method of manufacturing a semiconductor device according to the first aspect of the present invention. In Example 1, the metal wiring material layer 24 made of an Al-based alloy was deposited on the entire surface including the inside of the opening 16 by the sputtering method, but in Example 4, it was made of tungsten by the blanket tungsten CVD method. After depositing the metal wiring material layer 24 on the entire surface including the inside of the opening 16, the metal wiring material layer 24 on the insulating layer 14 is removed if necessary, and a metal plug 24A made of tungsten is formed in the opening. , The connection hole 28 is completed. Thus, the semiconductor device shown in the schematic partial cross-sectional view of FIG. 4A can be manufactured.
【００３９】以下、図４の（Ａ）に示した半導体装置
を、本発明の第１の態様の半導体装置の作製方法によっ
て作製する各工程を、半導体素子の模式的な一部断面図
である図５を参照して説明する。The following is a schematic partial cross-sectional view of a semiconductor element showing each step of manufacturing the semiconductor device shown in FIG. 4A by the method for manufacturing a semiconductor device according to the first embodiment of the present invention. This will be described with reference to FIG.
【００４０】［工程−４００］先ず、実施例１の［工程
−１００］と同様に、下層導体層１２の形成された基体
１０上に絶縁層１４を形成し、次いで、下層導体層１２
上方の絶縁層１４に開口部１６を形成する。即ち、例え
ば、シリコン半導体基板から成る基体１０に、通常の方
法で拡散層から成る下層導体層１２を形成した後、通常
のＣＶＤ法によってＢＰＳＧから成る厚さ６００ｎｍの
絶縁層１４を形成する。その後、通常のリソグラフィ技
術及びドライエッチング技術により、絶縁層１４に開口
部１６を形成する。[Step-400] First, as in [Step-100] of Example 1, the insulating layer 14 is formed on the substrate 10 on which the lower conductor layer 12 is formed, and then the lower conductor layer 12 is formed.
An opening 16 is formed in the upper insulating layer 14. That is, for example, a lower conductor layer 12 made of a diffusion layer is formed on a substrate 10 made of a silicon semiconductor substrate by an ordinary method, and then an insulating layer 14 made of BPSG and having a thickness of 600 nm is formed by an ordinary CVD method. After that, the opening 16 is formed in the insulating layer 14 by the usual lithography technique and dry etching technique.
【００４１】［工程−４１０］次いで、開口部１６内を
含む絶縁層１４上に、実施例１の［工程−１２０］と同
様に、ポリシリコンから成り厚さ６０ｎｍのバッファ層
２２を、例えばＣＶＤ法にて形成する（図５の（Ａ）参
照）。このバッファ層２２は、次の工程で形成されるバ
リアメタル層１８，２０に発生する応力を緩和する。[Step-410] Next, a buffer layer 22 made of polysilicon and having a thickness of 60 nm is formed on the insulating layer 14 including the inside of the opening 16 in the same manner as in [Step-120] of Example 1, for example, CVD. Formed by the method (see FIG. 5A). The buffer layer 22 relieves the stress generated in the barrier metal layers 18 and 20 formed in the next step.
【００４２】［工程−４２０］次いで、実施例１の［工
程−１３０］と同様の方法で、開口部１６内を含む絶縁
層１４上に、バリアメタル層１８，２０をスパッタ法に
て開口部１６内を含む絶縁層１４の全面に形成する。バ
リアメタル層１８，２０は、例えば、下から、３０ｎｍ
厚さのＴｉ膜１８及び１２０ｎｍ厚さのＴｉＮ膜２０の
２層から成る（図５の（Ｂ）参照）。[Step-420] Then, in the same manner as in [Step-130] of the first embodiment, barrier metal layers 18 and 20 are formed on the insulating layer 14 including the inside of the opening 16 by sputtering. It is formed on the entire surface of the insulating layer 14 including the inside of 16. The barrier metal layers 18 and 20 are, for example, 30 nm from the bottom.
It is composed of two layers of a Ti film 18 having a thickness and a TiN film 20 having a thickness of 120 nm (see FIG. 5B).
【００４３】［工程−４３０］その後、少なくとも開口
部１６内に金属配線材料層２４を形成し、接続孔２８を
完成させる。金属配線材料層２４の形成は、ブランケッ
トタングステンＣＶＤ法にて行う（図５の（Ｃ）参
照）。このブランケットタングステンＣＶＤの条件を、
例えば、以下のとおりとすることができる。 第１ステップ（核形成段階） ＷＦ6／ＳｉＨ4／Ａｒ＝５／３／２０００sccm 圧力 ４×１０2Ｐａ（３Torr） 温度 ４５０°Ｃ 第２ステップ（高速成長段階） ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 １．１×１０4Ｐａ（８０Torr） 温度 ４５０°Ｃ[Step-430] After that, the metal wiring material layer 24 is formed at least in the opening 16 to complete the connection hole 28. The metal wiring material layer 24 is formed by a blanket tungsten CVD method (see FIG. 5C). The conditions of this blanket tungsten CVD are
For example, it can be as follows. 1st step (nucleation stage) WF 6 / SiH 4 / Ar = 5/3 / 2000sccm Pressure 4 × 10 2 Pa (3 Torr) Temperature 450 ° C 2nd step (fast growth stage) WF 6 / H 2 / Ar = 40/400 / 2250sccm Pressure 1.1 × 10 4 Pa (80 Torr) Temperature 450 ° C
【００４４】［工程−４４０］次いで、絶縁層１４上の
タングステンから成る金属配線材料層２４及びバリアメ
タル層１８，２０を除去して、開口部１６内にタングス
テンプラグ２４Ａ及びバリアメタル層１８，２０を残
し、接続孔２８を完成させる。絶縁層１４上のタングス
テンから成る金属配線材料層２４及びバリアメタル層１
８，２０の一部は、必要に応じて残してもよい。こうし
て、図４の（Ａ）に示した半導体装置が作製される。こ
の半導体装置の絶縁層１４上には、更に、例えばＡｌ系
合金から成る上層導体層をスパッタ法等によって形成す
ることができる。[Step-440] Next, the metal wiring material layer 24 made of tungsten and the barrier metal layers 18 and 20 on the insulating layer 14 are removed, and the tungsten plug 24A and the barrier metal layers 18 and 20 are provided in the opening 16. And the connection hole 28 is completed. A metal wiring material layer 24 made of tungsten and a barrier metal layer 1 on the insulating layer 14.
A part of 8 and 20 may be left if necessary. Thus, the semiconductor device shown in FIG. 4A is manufactured. On the insulating layer 14 of this semiconductor device, an upper conductor layer made of, for example, an Al-based alloy can be further formed by a sputtering method or the like.
【００４５】実施例４にて説明した半導体装置及びその
作製方法と概ね同様の方法で、実施例２及び実施例３に
て説明したバッファ層の構造を有する半導体装置を、実
施例２及び実施例３の順序（但し、金属配線材料層２４
の形成方法はブランケットタングステンＣＶＤ法によ
る）に従って作製することもできる。こうして作製され
た半導体装置の模式的な一部断面図を図４の（Ｂ）及び
（Ｃ）に示す。The semiconductor device having the structure of the buffer layer described in the second and third embodiments is manufactured by the same method as the semiconductor device and the manufacturing method thereof described in the fourth embodiment. 3 order (however, the metal wiring material layer 24
Can be formed according to the blanket tungsten CVD method). 4B and 4C are schematic partial cross-sectional views of the semiconductor device manufactured in this manner.
【００４６】（実施例５）実施例５は、本発明の第３の
態様の半導体装置の作製方法に関する。実施例５におけ
る半導体装置は、図８の（Ｄ）に示した半導体装置と基
本的には同様の構造である。以下、図７を参照して、実
施例５について説明する。Example 5 Example 5 relates to a method of manufacturing a semiconductor device according to the third aspect of the present invention. The semiconductor device in Example 5 has basically the same structure as the semiconductor device shown in FIG. The fifth embodiment will be described below with reference to FIG. 7.
【００４７】実施例５の半導体装置の作製方法が従来の
半導体装置の作製方法と異なる点は、第１のバリアメタ
ル層の厚さを制限した点にある。即ち、少なくとも開口
部底部に、Ｔｉ又はＺｒから成る第１のバリアメタル層
１８Ａを形成する際、第１のバリアメタル層１８Ａの厚
さを７．５ｎｍ乃至２０ｎｍとする。ここで、第１のバ
リアメタル層１８Ａの厚さは、絶縁層１４上の平均厚さ
とする。The manufacturing method of the semiconductor device of Example 5 is different from the conventional manufacturing method of the semiconductor device in that the thickness of the first barrier metal layer is limited. That is, when forming the first barrier metal layer 18A made of Ti or Zr at least at the bottom of the opening, the thickness of the first barrier metal layer 18A is set to 7.5 nm to 20 nm. Here, the thickness of the first barrier metal layer 18A is the average thickness on the insulating layer 14.
【００４８】複数のバリアメタル層によって発生する応
力の総和であるトータル・フォース（ＴＦ）を以下のよ
うに定義する。即ち、Ｎ層目のバリアメタル層によって
発生する応力をＦNとした場合、ＦNは、 ＦN＝｛Ｎ層めのバリアメタル層を構成する材料の応力
（ダイン／ｃｍ2）｝×｛Ｎ層目のバリアメタル層の厚
さ（ｃｍ）｝（ダイン／ｃｍ） で表すことができ、トータル・フォース（ＴＦ）は、各
バリアメタル層によって発生する応力の総和（Ｆ1＋Ｆ2
＋・・・ＦN）である。前掲の文献には、トータル・フ
ォースが３．０×１０5ダイン／ｃｍより大きいと、４
００〜５００゜Ｃの熱処理によって半導体基板に転位が
発生する旨が記載されている。The total force (TF), which is the total stress generated by the plurality of barrier metal layers, is defined as follows. That is, when the stress generated by the N-th layer of the barrier metal layer was set to F N, F N is, F N = {N-th layer of the barrier stress of the material constituting the metal layer (dynes / cm 2)} × { The total force (TF) can be expressed by the thickness (cm) of the N-th barrier metal layer} (dyne / cm), and the total force (F 1 + F 2 ) generated by each barrier metal layer.
+ ... F N ). According to the above-mentioned document, if the total force is larger than 3.0 × 10 5 dynes / cm, 4
It is described that dislocation occurs in a semiconductor substrate by heat treatment at 00 to 500 ° C.
【００４９】第２のバリアメタル層２０ＡがＴｉＮから
成る場合、バリア性を保持するための最小膜厚は、接続
孔２８の底部において約３０ｎｍである。第２のバリア
メタル層２０Ａのカバレッジを４０％（即ち、絶縁層１
４上の第２のバリアメタル層２０Ａの厚さを１００とし
たとき、接続孔２８底部における第２のバリアメタル層
２０Ａの厚さは４０となる）とした場合、絶縁層１４上
の第２のバリアメタル層２０Ａの最小厚さは、約７５ｎ
ｍである。When the second barrier metal layer 20A is made of TiN, the minimum film thickness for maintaining the barrier property is about 30 nm at the bottom of the connection hole 28. The coverage of the second barrier metal layer 20A is 40% (that is, the insulating layer 1
4 and the thickness of the second barrier metal layer 20A on the insulating layer 14 is 100, the thickness of the second barrier metal layer 20A on the bottom of the connection hole 28 is 40). The minimum thickness of the barrier metal layer 20A is about 75n.
m.
【００５０】第１のバリアメタル層１８ＡがＴｉから成
る場合、オーミックコンタクトを取るための最小膜厚
は、接続孔２８の底部において約３ｎｍである。第１の
バリアメタル層１８Ａのカバレッジを４０％（即ち、絶
縁層１４上の第１のバリアメタル層１８Ａの厚さを１０
０としたとき、接続孔２８底部における第１のバリアメ
タル層１８Ａの厚さは４０となる）とした場合、絶縁層
１４上の第１のバリアメタル層１８Ａの最小厚さは、約
７．５ｎｍである。When the first barrier metal layer 18A is made of Ti, the minimum film thickness for making ohmic contact is about 3 nm at the bottom of the contact hole 28. The coverage of the first barrier metal layer 18A is 40% (that is, the thickness of the first barrier metal layer 18A on the insulating layer 14 is 10%).
When the thickness of the first barrier metal layer 18A at the bottom of the connection hole 28 is 40, the minimum thickness of the first barrier metal layer 18A on the insulating layer 14 is about 7. It is 5 nm.
【００５１】一方、Ｔｉの圧縮応力は−４×１０10ダイ
ン／ｃｍ2であり、ＴｉＮの圧縮応力は−８×１０10ダ
イン／ｃｍ2である。On the other hand, the compressive stress of Ti is -4 × 10 10 dynes / cm 2 , and the compressive stress of TiN is -8 × 10 10 dynes / cm 2 .
【００５２】絶縁層１４上の第２のバリアメタル層２０
Ａの平均厚さを８０ｎｍ、１２０ｎｍ、１６０ｎｍとし
たときの、絶縁層１４上の第１のバリアメタル層１８Ａ
の厚さ（ｔ）とトータル・フォース（ＴＦ）との関係を
図６に示す。図６から明らかなように、トータル・フォ
ースを３×１０5ダイン／ｃｍ以下とするためには、絶
縁層１４上の第１のバリアメタル層１８Ａの厚さ（ｔ）
を２０ｎｍ以下にする必要がある。Second barrier metal layer 20 on insulating layer 14
The first barrier metal layer 18A on the insulating layer 14 when the average thickness of A is 80 nm, 120 nm, and 160 nm
The relationship between the thickness (t) and the total force (TF) is shown in FIG. As apparent from FIG. 6, in order to set the total force to 3 × 10 5 dynes / cm or less, the thickness (t) of the first barrier metal layer 18A on the insulating layer 14 is set.
Needs to be 20 nm or less.
【００５３】即ち、第１のバリアメタル層１８Ａの厚さ
（ｔ）の最小値は、オーミックコンタクトを取れる厚さ
によって規定される。また、その最大値は、バリアメタ
ル層全体から求められるトータル・フォース（ＴＦ）が
３×１０5ダイン／ｃｍ以下となるような値である。That is, the minimum value of the thickness (t) of the first barrier metal layer 18A is defined by the thickness that allows ohmic contact. The maximum value is such that the total force (TF) obtained from the entire barrier metal layer is 3 × 10 5 dynes / cm or less.
【００５４】以下、実施例５の半導体装置の作製方法
を、図７を参照して説明する。A method of manufacturing the semiconductor device of Example 5 will be described below with reference to FIGS.
【００５５】［工程−５００］先ず、例えば拡散層から
成る下層導体層１２が形成されたシリコン半導体基板か
ら成る基体１０上に、例えばＢＰＳＧから成る絶縁層１
４をＣＶＤ法にて形成し、次いで、下層導体層上方の絶
縁層１４に例えばＲＩＥ法で開口部１６を形成する。[Step-500] First, an insulating layer 1 made of, for example, BPSG is formed on a substrate 10 made of a silicon semiconductor substrate on which a lower conductor layer 12 made of, for example, a diffusion layer is formed.
4 is formed by the CVD method, and then the opening 16 is formed in the insulating layer 14 above the lower conductor layer by, for example, the RIE method.
【００５６】［工程−５１０］次に、例えば、窒素ガス
雰囲気下、約９００゜Ｃで２０分間程度の熱処理を行
い、絶縁層１４をガラスフローさせて絶縁層１４の表面
の平坦化を行う（図７の（Ａ）参照）。[Step-510] Next, for example, heat treatment is performed at about 900 ° C. for about 20 minutes in a nitrogen gas atmosphere, and the insulating layer 14 is glass-flowed to flatten the surface of the insulating layer 14 ( (See FIG. 7A).
【００５７】［工程−５２０］その後、第１のバリアメ
タル層１８Ａを、スパッタ法にて開口部１６内を含む絶
縁層１４全面に形成する（図７の（Ｂ）参照）。第１の
バリアメタル層１８Ａは、例えば、１０ｎｍ厚さのＴｉ
膜から成る。尚、Ｔｉ膜の厚さ絶縁層１４上での平均厚
さであり、開口部１６の底部におけるＴｉ膜の平均厚さ
は約４ｎｍである。第１のバリアメタル層１８Ａの形成
を、例えば以下の条件とすることができる。 （Ｔｉ膜の形成） ターゲット ： Ｔｉ 使用ガス ： アルゴン ガス圧 ： ０．５Ｐａ （４ m Torr） パワー ： ２ｋＷ[Step-520] After that, the first barrier metal layer 18A is formed on the entire surface of the insulating layer 14 including the inside of the opening 16 by the sputtering method (see FIG. 7B). The first barrier metal layer 18A is made of, for example, Ti having a thickness of 10 nm.
Composed of a membrane. The thickness of the Ti film is the average thickness on the insulating layer 14, and the average thickness of the Ti film at the bottom of the opening 16 is about 4 nm. The formation of the first barrier metal layer 18A can be performed under the following conditions, for example. (Formation of Ti film) Target: Ti Working gas: Argon gas pressure: 0.5 Pa (4 m Torr) Power: 2 kW
【００５８】［工程−５３０］その後、第２のバリアメ
タル層２０Ａを、スパッタ法にて第１のバリアメタル層
１８Ａ上に形成する（図７の（Ｃ）参照）。第２のバリ
アメタル層２０Ａは、例えば、１２０ｎｍ厚さのＴｉＮ
膜から成る。尚、ＴｉＮ膜の厚さ絶縁層１４上での平均
厚さであり、開口部１６の底部におけるＴｉＮ膜の平均
厚さは約４８ｎｍである。第２のバリアメタル層２０Ａ
の形成を、例えば以下の条件とすることができる。 （ＴｉＮ膜の形成） ターゲット ： Ｔｉ 使用ガス ： 窒素 ガス圧 ： １．１Ｐａ （８ m Torr） パワー ： ６ｋＷ[Step-530] After that, the second barrier metal layer 20A is formed on the first barrier metal layer 18A by the sputtering method (see FIG. 7C). The second barrier metal layer 20A is formed of, for example, TiN having a thickness of 120 nm.
Composed of a membrane. The thickness of the TiN film is the average thickness on the insulating layer 14, and the average thickness of the TiN film at the bottom of the opening 16 is about 48 nm. Second barrier metal layer 20A
Can be formed under the following conditions, for example. (Formation of TiN film) Target: Ti Working gas: Nitrogen gas pressure: 1.1 Pa (8 m Torr) Power: 6 kW
【００５９】［工程−５４０］次いで、スパッタ法にて
Ａｌ系合金から成る金属配線材料層２４を開口部１６内
を含む全面に堆積させる（図７の（Ｄ）参照）。これに
よって、開口部１６はＡｌ系合金から成る金属配線材料
層２４で埋め込まれ、接続孔２８が形成される。また、
第１及び第２のバリアメタル層１８Ａ，２０Ａ及び金属
配線材料層２４から成る上層導体層２６が形成される。[Step-540] Next, a metal wiring material layer 24 made of an Al-based alloy is deposited on the entire surface including the inside of the opening 16 by a sputtering method (see FIG. 7D). As a result, the opening 16 is filled with the metal wiring material layer 24 made of an Al-based alloy and the connection hole 28 is formed. Also,
An upper conductor layer 26 including the first and second barrier metal layers 18A and 20A and the metal wiring material layer 24 is formed.
【００６０】実施例５にて説明した半導体装置の作製方
法におけるスパッタ法による金属配線材料層２４の形成
の代わりに、ブランケットタングステンＣＶＤ法によっ
てタングステンから成る金属配線層２４を形成すること
もできる。Instead of forming the metal wiring material layer 24 by the sputtering method in the semiconductor device manufacturing method described in the fifth embodiment, the metal wiring layer 24 made of tungsten can be formed by the blanket tungsten CVD method.
【００６１】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。下層導体層として、拡散層以外にも、シリコン
半導体基板に形成された各種電極又は配線層、あるいは
絶縁層上に形成された各種電極又は配線層から構成する
ことができる。バッファ層２０は、場合によっては、２
層構造を有するバリアメタル層１８，２０の層間に形成
してもよい。The present invention has been described above based on the preferred embodiments, but the present invention is not limited to these embodiments. The lower conductor layer may be composed of various electrodes or wiring layers formed on the silicon semiconductor substrate or various electrodes or wiring layers formed on the insulating layer, in addition to the diffusion layer. The buffer layer 20 may be 2
It may be formed between the barrier metal layers 18 and 20 having a layered structure.
【００６２】また、Ｔｉ膜／ＴｉＮ膜の組み合わせ以外
にも、Ｚｒ膜／ＺｒＮ膜の組み合わせをバリアメタル
層、あるいは第１／第２のバリアメタル層に用いること
ができる。尚、実施例１〜４においては、圧縮応力を発
生するバリアメタル層及び引張応力を発生するバッファ
層を例にとり説明したが、引張応力を発生するバリアメ
タル層及び圧縮応力を発生するバッファ層の組み合わせ
も本発明に包含される。金属配線材料層は、スパッタ
法、ブランケットタングステンＣＶＤ法以外にも、例え
ばタングステン選択ＣＶＤ法等、公知の方法で形成する
ことができる。Besides the combination of Ti film / TiN film, the combination of Zr film / ZrN film can be used for the barrier metal layer or the first / second barrier metal layer. In addition, in Examples 1 to 4, the barrier metal layer that generates a compressive stress and the buffer layer that generates a tensile stress have been described as an example, but the barrier metal layer that generates a tensile stress and the buffer layer that generates a compressive stress are described. Combinations are also included in the invention. The metal wiring material layer can be formed by a known method such as a tungsten selective CVD method in addition to the sputtering method and the blanket tungsten CVD method.
【００６３】バリアメタル層１８，２０、第１のバリア
メタル層１８Ａ、第２のバリアメタル層２０Ａあるいは
場合によっては金属配線材料層２４の形成には、マグネ
トロンスパッタリング装置、ＤＣスパッタリング装置、
ＲＦスパッタリング装置、ＥＣＲスパッタリング装置、
また基板バイアスを印加するバイアススパッタリング装
置にて行うことができる。For forming the barrier metal layers 18, 20, the first barrier metal layer 18A, the second barrier metal layer 20A or the metal wiring material layer 24 in some cases, a magnetron sputtering device, a DC sputtering device,
RF sputtering equipment, ECR sputtering equipment,
Further, it can be performed by a bias sputtering device that applies a substrate bias.
【００６４】[0064]
【発明の効果】本発明においては、接続孔底部の絶縁層
の縁部分近傍における基体に転位ループが発生すること
を防止でき、接合リーク電流が増加するという問題を回
避することができる。According to the present invention, it is possible to prevent a dislocation loop from being generated in the substrate in the vicinity of the edge portion of the insulating layer at the bottom of the contact hole, and to avoid the problem of increased junction leakage current.
【図１】スパッタ法にて作製された実施例１の半導体装
置の模式的な一部断面図である。FIG. 1 is a schematic partial cross-sectional view of a semiconductor device of Example 1 manufactured by a sputtering method.
【図２】実施例１の半導体装置の作製方法の各工程を説
明するための、半導体素子等の模式的な一部断面図であ
る。FIG. 2 is a schematic partial cross-sectional view of a semiconductor element or the like for explaining each step of the method for manufacturing a semiconductor device of Example 1.
【図３】図１に示した半導体装置の変形を示す、半導体
装置の模式的な一部断面図である。FIG. 3 is a schematic partial cross-sectional view of a semiconductor device showing a modification of the semiconductor device shown in FIG.
【図４】ブランケットタングステンＣＶＤ法にて作製さ
れた実施例４の半導体装置の模式的な一部断面図であ
る。FIG. 4 is a schematic partial cross-sectional view of a semiconductor device of Example 4 produced by a blanket tungsten CVD method.
【図５】実施例４の半導体装置の作製方法の各工程を説
明するための、半導体素子等の模式的な一部断面図であ
る。FIG. 5 is a schematic partial cross-sectional view of a semiconductor element or the like for explaining each step of the method for manufacturing a semiconductor device of Example 4.
【図６】絶縁層上の第１のバリアメタル層の厚さ（ｔ）
とトータル・フォース（ＴＦ）との関係を示す図であ
る。FIG. 6 is a thickness (t) of a first barrier metal layer on an insulating layer.
It is a figure which shows the relationship between the total force (TF).
【図７】実施例５の半導体装置の作製方法の各工程を説
明するための、半導体素子等の模式的な一部断面図であ
る。FIG. 7 is a schematic partial cross-sectional view of a semiconductor element or the like for explaining each step of the method for manufacturing a semiconductor device of Example 5;
【図８】従来の半導体装置の作製方法の各工程を説明す
るための、半導体素子等の模式的な一部断面図である。FIG. 8 is a schematic partial cross-sectional view of a semiconductor element or the like for explaining each step of a conventional method for manufacturing a semiconductor device.
【図９】従来の半導体装置における問題点を説明するた
めの、半導体装置の模式的な一部断面図である。FIG. 9 is a schematic partial cross-sectional view of a semiconductor device for explaining problems in a conventional semiconductor device.
１０ 半導体基板（基体） １２ 下層導体層 １４ 絶縁材料層 １６ 開口部 １８，２０ バリアメタル層 １８Ａ 第１のバリアメタル層 ２０Ａ 第２のバリアメタル層 ２２，２２Ａ バッファ層 ２４ 金属配線材料層 ２６ 上層導体層 ２８ 接続孔 10 Semiconductor Substrate (Base) 12 Lower Conductor Layer 14 Insulating Material Layer 16 Opening 18,20 Barrier Metal Layer 18A First Barrier Metal Layer 20A Second Barrier Metal Layer 22,22A Buffer Layer 24 Metal Wiring Material Layer 26 Upper Conductor Layer 28 Connection hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/3205 H01L 21/88 M
Claims (9)
体層を被覆する絶縁層と、該絶縁層上に形成される上層
導体層と該下層導体層とを電気的に接続するために絶縁
層に形成された接続孔を有する半導体装置であって、 該接続孔は、 （Ａ）その内部に形成された金属配線材料層と、 （Ｂ）該金属配線材料層と接続孔底部の下層導体層との
間に形成されたバリアメタル層と、 （Ｃ）該バリアメタル層の上、下、又は上下に形成さ
れ、バリアメタル層によって生じる応力を相殺するバッ
ファ層、 から成ることを特徴とする半導体装置。1. A lower conductor layer formed on a substrate, an insulating layer covering the lower conductor layer, an upper conductor layer formed on the insulating layer and the lower conductor layer are electrically connected. A semiconductor device having a connection hole formed in an insulating layer in the semiconductor device, wherein the connection hole includes (A) a metal wiring material layer formed therein, (B) the metal wiring material layer and a bottom portion of the connection hole. A barrier metal layer formed between the lower conductor layer and (C) a buffer layer formed above, below, or above and below the barrier metal layer to cancel the stress generated by the barrier metal layer. Semiconductor device.
Ｎの２層構造又はＺｒ／ＺｒＮの２層構造から成り、前
記バッファ層はシリコン系材料から成ることを特徴とす
る請求項１に記載の半導体装置。2. The barrier metal layer comprises Ti / Ti from below.
2. The semiconductor device according to claim 1, wherein the semiconductor device has a two-layer structure of N or a two-layer structure of Zr / ZrN, and the buffer layer is made of a silicon material.
ルミニウム合金又はタングステンから成ることを特徴と
する請求項１又は請求項２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the metal wiring material layer is made of aluminum, an aluminum alloy or tungsten.
縁層を形成し、次いで、該下層導体層上方の絶縁層に開
口部を形成する工程と、 （ロ）次の工程で形成されるバリアメタル層によって生
じる応力を相殺するためのバッファ層を、少なくとも開
口部底部に形成する工程と、 （ハ）開口部内を含む絶縁層上に、バリアメタル層を形
成する工程と、 （ニ）少なくとも開口部内に金属配線材料層を形成する
工程、 から成ることを特徴とする半導体装置の作製方法。4. A step of: (a) forming an insulating layer on a substrate on which a lower conductor layer is formed, and then forming an opening in the insulating layer above the lower conductor layer; and (b) in the next step. A step of forming a buffer layer for canceling the stress generated by the formed barrier metal layer at least at the bottom of the opening, and (c) a step of forming the barrier metal layer on the insulating layer including the inside of the opening, D) A step of forming a metal wiring material layer in at least the opening, and a method of manufacturing a semiconductor device.
よって生じる応力を相殺するための第２のバッファ層
を、少なくとも開口部底部のバリアメタル層上に形成す
る工程を更に含むことを特徴とする請求項４に記載の半
導体装置の作製方法。5. After the step (c), the method further includes the step of forming a second buffer layer for canceling the stress generated by the barrier metal layer on at least the barrier metal layer at the bottom of the opening. The method for manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is manufactured.
縁層を形成し、次いで、該下層導体層上方の絶縁層に開
口部を形成する工程と、 （ロ）開口部内を含む絶縁層上に、バリアメタル層を形
成する工程と、 （ハ）バリアメタル層によって生じる応力を相殺するた
めのバッファ層を、少なくとも開口部底部のバリアメタ
ル層上に形成する工程と、 （ニ）少なくとも開口部内に金属配線材料層を形成する
工程、 から成ることを特徴とする半導体装置の作製方法。6. A step of: (a) forming an insulating layer on a substrate on which a lower conductor layer is formed, and then forming an opening in the insulating layer above the lower conductor layer; and (b) including the inside of the opening. A step of forming a barrier metal layer on the insulating layer, and (c) a step of forming a buffer layer for canceling the stress generated by the barrier metal layer on at least the barrier metal layer at the bottom of the opening, and (d) And a step of forming a metal wiring material layer in at least the opening.
Ｎの２層構造又はＺｒ／ＺｒＮの２層構造から成り、前
記バッファ層はシリコン系材料から成ることを特徴とす
る請求項４又は請求項６に記載の半導体装置の作製方
法。7. The barrier metal layer comprises Ti / Ti from below.
7. The method for manufacturing a semiconductor device according to claim 4, wherein the buffer layer is made of a two-layer structure of N or a two-layer structure of Zr / ZrN, and the buffer layer is made of a silicon material.
ム又はアルミニウム合金のスパッタ法、あるいはブラン
ケットタングステンＣＶＤ法によることを特徴とする請
求項４乃至請求項７のいずれか１項に記載の半導体装置
の作製方法。8. The semiconductor device according to claim 4, wherein the metal wiring material layer is formed by a sputtering method of aluminum or an aluminum alloy, or a blanket tungsten CVD method. Of manufacturing.
縁層を形成し、次いで、該下層導体層上方の絶縁層に開
口部を形成する工程と、 （ロ）少なくとも開口部底部に、Ｔｉ又はＺｒから成
り、厚さ７．５ｎｍ乃至２０ｎｍの第１のバリアメタル
層を形成する工程と、 （ハ）第１のバリアメタル層上に、ＴｉＮ又はＺｒＮか
ら成る第２のバリアメタル層を形成する工程と、 （ニ）少なくとも開口部内に金属配線材料層を形成する
工程、 から成ることを特徴とする半導体装置の作製方法。9. (a) A step of forming an insulating layer on a substrate on which a lower conductor layer is formed, and then forming an opening in the insulating layer above the lower conductor layer, and (b) at least the bottom of the opening. And a step of forming a first barrier metal layer made of Ti or Zr and having a thickness of 7.5 nm to 20 nm, and (c) a second barrier metal layer made of TiN or ZrN on the first barrier metal layer. A method of manufacturing a semiconductor device, comprising: a step of forming a layer; and (d) a step of forming a metal wiring material layer in at least the opening.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167496A JPH0774247A (en) | 1993-06-14 | 1993-06-14 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
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| JP5167496A JPH0774247A (en) | 1993-06-14 | 1993-06-14 | Semiconductor device and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774247A true JPH0774247A (en) | 1995-03-17 |
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ID=15850763
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JPH0774247A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-06-14 JP JP5167496A patent/JPH0774247A/en active Pending
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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