JPH077384B2

JPH077384B2 - 並列相互相関器

Info

Publication number: JPH077384B2
Application number: JP62236194A
Authority: JP
Inventors: 栄松守山
Original assignee: 郵政省通信総合研究所長
Priority date: 1987-09-22
Filing date: 1987-09-22
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPH01125668A

Description

【発明の詳細な説明】（１）発明の属する技術分野本発明は、計算時間の短い相互相関器に関するものであ
る。

（２）従来の技術通常、相互相関を計算する場合は信号をディジタル化し
た後、ディジタル信号処理技術を用いて計算する場合が
多い。相関を計算する信号が既知の場合、ディジタル信
号処理技術を用いた相互相関器は計算時間を理論的には
０にすることが可能であるが、実際の装置では、ディジ
タル信号処理素子の処理遅延のためアナログ方式のスラ
イディング相関器に比較して計算時間が長い。このた
め、高速の信号処理を必要とする用途には、適用できな
い。また高い信号対雑音比（以下「S/N」と略記す
る。）を必要とする場合には量子化ビット数は量子化雑
音を低減するため多くする必要がある。これが計算速度
の低下とハードウェアコストの上昇をもたらす。

一方、スライディング相関方式の相互相関器はその構成
要素の中に積分器があるため、そと積分時間よりも計算
時間を短くすることは理論的にできない。しかし相関器
を並列に複数用いることより計算時間を短縮することが
可能である。この場合具体的にどのように相関器を配置
し、どの信号をどの相関器に入出力するかが装置実現の
鍵となる。

第１図は通常のスライディング相関器のブロック図であ
って、１は相関器入力信号、２はスライディングする参
照信号を発生する参照信号発生器、３は乗算器、４は積
分器である。この相関器では参照信号のスライディング
に伴い参照信号の１周期にわたる相互相関値が積分器４
から出力される。参照信号と相関のある成分を雑音とと
もに含む入力信号と、参照信号との間の相互相関をとる
場合などは、参照信号のスライディング速度を低下させ
るとともに、積分器４の積分時間を長くすることにより
相関器出力の雑音を低減できる。しかしこの場合、積分
時間を長くしたため計算時間は長くなる。また入力信号
の状態変化が激しいとき、スライディング１周期ごとの
標本化では相互相関値の変化が激しいため正確の相互相
関値を得られない場合がある。

（３）発明の目的本発明ではこれらの欠点を除去し、計算時間が短く、従
来のスライディング相関器の出力信号と同一形式の出力
を有する相関器を提供することにある。

上記目的を達成するために、本発明に係る並列相互相関
器は、参照信号を発生する参照信号発生手段（例えば参
照信号発生器11）と、前記参照信号発生手段からの参照
信号を夫々異なる遅延時間だけ遅延させる複数の遅延手
段（例えば４段の遅延素子500）と、各遅延手段から各
々出力されるＮ個の参照信号の出力先を、参照信号発生
手段からの信号がＮ回スライディングする間に「Ｎ−
１」回だけ切替えるＮ個の切替手段（例えば２進アップ
カウンタ1000、第１マルチプレクサ100、第２マルチプ
レクサ200、第３マルチプレクサ300、第４マルチプレク
サ400）と、各切替手段によって切替えられたＮ個の参
照信号夫々に対応して設けられた、一方の入力端子に参
照信号を、他方の入力端子に被相関信号たる相関器入力
信号を受けるＮ個の相関手段（例えば第１相関器600、
第２相関器700、第３相関器800、第４相関器900）と、
各相関手段からの信号を前記参照信号発生手段からの信
号がＮ回スライディングする間にＮ回の切替を行う相関
出力切替手段（例えば第11マルチプレクサ1100、２進ア
ップカウンタ1120）と、を備え、前記相関出力切替手段
からの信号を相関器出力として得るものとした。

（４）発明の構成及び作用以下、第２図によって本発明を詳細に説明する。説明の
都合上、相関器数ＮをＮ＝４としているが本発明ではＮ
の値を任意に大きくすることが可能である。第２図は本
発明の一実施例を示す概念構成図であって、10は相関器
入力信号、11はスライディングする参照信号を発生する
参照信号発生器、100はマルチプレクサ１、101はマルチ
プレクサ１の第１入力、102はマルチプレクサ１の第２
入力、103はマルチプレクサ１の第３入力、104はマルチ
プレクサ１の第４入力、105はマルチプレクサ１の出
力、106はマルチプレクサ１の切替え制御信号入力、200
はマルチプレクサ２、201はマルチプレクサ２の第１入
力、202はマルチプレクサ２の第２入力、203はマルチプ
レクサ２の第３入力、204はマルチプレクサ２の第４入
力、205はマルチプレクサ２の出力、206はマルチプレク
サ２の切り替え制御信号入力、300はマルチプレクサ
３、301はマルチプレクサ３の第１入力、302はマルチプ
レクサ３の第２入力、303はマルチプレクサ３の第３入
力、304はマルチプレクサ３の第４入力、305はマルチプ
レクサ３の出力、306はマルチプレクサ３の切替え制御
信号入力、400はマルチプレクサ４、401はマルチプレク
サ４の第１入力、402はマルチプレクサ４の第２入力、4
03はマルチプレクサ４の第３入力、404はマルチプレク
サ４の第４入力、405はマルチプレクサ４の出力、406は
マルチプレクサ４の切替え制御信号入力、500は４段の
遅延素子、501は遅延素子の１段目出力、502は遅延素子
の２段目出力、503は遅延素子の３段目出力、504は遅延
素子の４段目出力、600は相関器１、601は乗算器、602
は積分器、700は相関器２、701は乗算器、702は積分
器、800は相関器３、801は乗算器、802は積分器、900は
相関器４、901は乗算器、902は積分器、1000は相関器入
力切替えマルチプレクサ制御信号発生用２ビット２進ア
ップカウンタ１、1010は２進アップカウンタ１クロック
入力、1020は２進アップカウンタ１出力、1100は積分器
出力切替えマルチプレクサ11、1110は２進アップカウン
タ２出力、1120は積分器出力切り替えマルチプレクサ制
御信号発生用２ビット２進アップカウンタ２、1130は２
進アップカウンタ２クロック入力、1200は並列相互相関
器出力である。

マルチプレクサ１、マルチプレクサ２、マルチプレクサ
３、マルチプレクサ４及び、マルチプレクサ10はそれぞ
れ４入力１出力で、マルチプレクサ切替え制御信号が２
進で「00」のときマルチプレクサの第１入力がマルチプ
レクサから出力され、「01」のとき第２入力が、「10」
のとき第３入力が、「11」のとき第４入力がそれぞれ出
力される。

４段の遅延素子500と、マルチプレクサ100、200、300、
400間は、遅延素子の１段目出力501とマルチプレクサ入
力101、204、303、402を、遅延素子の２段目出力502と
マルチプレクサ入力102、201、304、403を、遅延素子の
３段目出力503とマルチプレクサ入力103、202、301、40
4を、遅延素子の４段目出力504とマルチプレクサ入力10
4、203、302、401を、接続する。ここで、参照信号発生
器11では参照信号のスライディングを参照信号に参照信
号の一部を周期的に割り込ませることにより実現するも
のとする。

４回の参照信号の割り込みに対し、２進アップカウンタ
１クロック入力1010の３回のパルス入力と、２進アップ
カウンタ２クロック入力1130の４回のパルス入力によ
り、並列相互相関器出力1200から信号を得る場合、参照
信号発生器11の４回の参照信号の割り込みに対しマルチ
プレクサ出力105、205、305、405には参照信号が１回割
り込まれた信号と等価な信号が出力される。このため、
この１回の割り込み周期に同期して積分器602、702、80
2、902の積分とリセットを位相をずらして繰り返すこと
により各相関器600、700、800、900は１回の参照信号の
割り込みによる相関と等価な動作を並列に行う。さら
に、参照信号の４回の割り込みに対応し、各相関器の積
分器のリセット直前の値を積分器出力切替えマルチプレ
クサ1100により出力できるよう、２進アップカウンタ２
出力1110の切替え速度と位相を２進アップカウンタ２ク
ロック入力1130により調整することにより、参照信号の
４回の割り込みに対応した速度で参照信号の１回の割り
込みに対応した相互相関の計算値が並列相互相関器出力
1200より得られる。

本発明による並列相互相関器では、相関器の段数ＮをＫ
倍にすると計算時間を同一に保ったまま参照信号の割り
込み回数を1/K、すなわち相互相関の計算長をＫ倍にす
ることができる。また逆に相互相関の計算長を同一に保
てば等価的に計算時間を1/K倍にすることができる。

なお、相関器の段数がＮのときはＮ回の参照信号の割り
込みに対し、２進アップカウンタ１クロック入力1010の
クロックパルスをＮ−１回、２進アップカウンタ２クロ
ック入力1030のクロックパルスをＮ回、各相関器の積分
器の積分とリセットを１回とすることにより、Ｎ回の割
り込みに対応した速度で並列相互相関器出力1200が得ら
れる。また、マルチプレクサと相関器間の結線の変更に
より２進アップカウンタ１と２進アップカウンタ２をダ
ウンカウンタに置き換えることができる。

（５）発明の効果以上述べたように、本発明よる並列相互相関器では、そ
の相互相関信号の出力形式が通常のスライディング相関
器とほぼ同様である。このため従来まで用いられていた
スライディング相関器を本発明による並列相互相関器に
簡単に置き換えることができる。また相関器の段数Ｎは
必要に応じて任意に大きくできるなど、相互相関器の設
計・構成する場合の自由度が高い。

本発明によれば、相互相関の計算時間を必要に応じて任
意かつ大幅に低減できるため、相互相関器の一種であ
る、スペクトルアナライザ、レーダー、相関受信機等の
測定器、通信機等に広く応用することにより高性能な装
置を実現でき、その効果は大なるものである。

【図面の簡単な説明】

第１図は通常のスライディング相関器のブロック図であ
って、１は相関器入力信号、２はスライディングする参
照信号を発生する参照信号発生器、３は乗算器、４は積
分器である。第２図は本発明の一実施例を示す概念構成図である。図
中の10は相関器入力信号、11はスライディングする参照
信号を発生する参照信号発生器、100はマルチプレクサ
１、101はマルチプレクサ１の第１入力、102はマルチプ
レクサ１の第２入力、103はマルチプレクサ１の第３入
力、104はマルチプレクサ１の第４入力、105はマルチプ
レクサ１の出力、106はマルチプレクサ１の切替え制御
信号入力、200はマルチプレクサ２、201はマルチプレク
サ２の第１入力、202はマルチプレクサ２の第２入力、2
03はマルチプレクサ２の第３入力、204はマルチプレク
サ２の第４入力、205はマルチプレクサ２の出力、206は
マルチプレクサ２の切り替え制御信号入力、300はマル
チプレクサ３、301はマルチプレクサ３の第１入力、302
はマルチプレクサ３の第２入力、303はマルチプレクサ
３の第３入力、304はマルチプレクサ３の第４入力、305
はマルチプレクサ３の出力、306はマルチプレクサ３の
切替え制御信号入力、400はマルチプレクサ４、401はマ
ルチプレクサ４の第１入力、402はマルチプレクサ４の
第２入力、403はマルチプレクサ４の第３入力、404はマ
ルチプレクサ４の第４入力、405はマルチプレクサ４の
出力、406はマルチプレクサ４の切替え制御信号入力、5
00は４段の遅延素子、501は遅延素子の１段目出力、502
は遅延素子の２段目出力、503は遅延素子の３段目出
力、504は遅延素子の４段目出力、600は相関器１、601
は乗算器、602は積分器、700は相関器２、701は乗算
器、702は積分器、800は相関器３、801は乗算器、802は
積分器、900は相関器４、901は乗算器、902は積分器、1
000は相関器入力切替えマルチプレクサ制御信号発生用
２ビット２進アップカウンタ１、1010は２進アップカウ
ンタ１クロック入力、1020は２進アップカウンタ１出
力、1100は積分器出力切り替えマルチプレクサ11、1110
は２進アップカウンタ２出力、1120は積分器出力切替え
マルチプレクサ制御信号発生用２ビット２進アップカウ
ンタ２、1130は２進アップカウンタ２クロック入力、12
00は並列相互相関器出力である。マルチプレクサ１、マルチプレクサ２、マルチプレクサ
３、マルチプレクサ４及び、マルチプレクサ10はそれぞ
れ４入力１出力で、マルチプレクサ切り替え制御信号が
２進で「00」のときマルチプレクサの第１入力がマルチ
プレクサから出力され、「01」のとき第２入力が、「1
0」のとき第３入力が、「11」のとき第４入力がそれぞ
れ出力される。

Claims

【特許請求の範囲】

【請求項１】参照信号を発生する参照信号発生手段と、前記参照信号発生手段からの参照信号を夫々異なる遅延
時間だけ遅延させる複数の遅延手段と、各遅延手段から各々出力されるＮ個の参照信号の出力先
を、参照信号発生手段からの信号がＮ回スライディング
する間に「Ｎ−１」回だけ切替えるＮ個の切替手段と、各切替手段によって切替えられたＮ個の参照信号夫々に
対応して設けられた、一方の入力端子に参照信号を、他
方の入力端子に被相関信号たる相関器入力信号を受ける
Ｎ個の相関手段と、各相関手段からの信号を前記参照信号発生手段からの信
号がＮ回スライディングする間にＮ回の切替を行う相関
出力切替手段と、を備え、前記相関出力切替手段からの信号を相関器出力
として得る並列相互相関器。