JPH077374B2 - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH077374B2 JPH077374B2 JP2276573A JP27657390A JPH077374B2 JP H077374 B2 JPH077374 B2 JP H077374B2 JP 2276573 A JP2276573 A JP 2276573A JP 27657390 A JP27657390 A JP 27657390A JP H077374 B2 JPH077374 B2 JP H077374B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- control signal
- bus
- controller
- control
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明はコンピュータ、特に、ダイレクトメモリアク
セス（DMA）またはその他のデータ転送動作を強制排除
するためのコンピュータ回路にかかわるものである。
セス（DMA）またはその他のデータ転送動作を強制排除
するためのコンピュータ回路にかかわるものである。
B.従来の技術 コンピュータシステムは通常、システムを通じてデータ
を転送するための複数のコントローラを含んでいる。こ
のようなコントローラのあるものは、ダイレクトメモリ
アクセス（DMA）操作を扱うが他のものは選択スレーブ
動作を扱う、というように、それぞれが独自の方法でデ
ータを転送するように設計されている。データの流れを
制御するためには、各コントローラが特定のバス或いは
バスインタフェース回路のようなシステム内のある「シ
ステム資源」へのアクセスをしなければならない。これ
らの資源のうちのいくつかは、複数のコントローラが共
有することもあるので、各コントローラが行う操作は多
くの場合、互いに排他的である。そこで、同時に２つの
コントローラがシステム内で転送すべきデータを有して
いる時、両コントローラ間の奪い合い（コンテンショ
ン）の問題を解決することが必要である。
を転送するための複数のコントローラを含んでいる。こ
のようなコントローラのあるものは、ダイレクトメモリ
アクセス（DMA）操作を扱うが他のものは選択スレーブ
動作を扱う、というように、それぞれが独自の方法でデ
ータを転送するように設計されている。データの流れを
制御するためには、各コントローラが特定のバス或いは
バスインタフェース回路のようなシステム内のある「シ
ステム資源」へのアクセスをしなければならない。これ
らの資源のうちのいくつかは、複数のコントローラが共
有することもあるので、各コントローラが行う操作は多
くの場合、互いに排他的である。そこで、同時に２つの
コントローラがシステム内で転送すべきデータを有して
いる時、両コントローラ間の奪い合い（コンテンショ
ン）の問題を解決することが必要である。
C.発明が解決しようとする課題 DMA動作は通常、大量のデータを転送し、システムに資
源を長時間使用することがある。このために、他のコン
トローラがそのシステム資源にアクセスできるようにDM
A動作が強制排除されることがある。排除コントローラ
がそのデータ転送動作を完了した時、資源の制御がDMA
コントローラに戻され、そのシステム資源の支配を再び
確立した後で、中断の時点からDMA動作が続行される。
しかしながら、この強制排除方式における問題は、排除
コントローラがその動作を終了した後、DMAコントロー
ラがシステム資源の制御を再度確立するまでに、付加的
な時間を必要とすることである。しかし、強制排除がDM
Aにトランスペアレントであって、排除コントローラが
動作を終了した時に、資源の支配権を改めて設定せず
に、DMA動作を続行するDMAコントローラに制御が戻れば
好都合である。そこで以下に記載する発明は、DMA又は
他のデータ転送動作のトランスペアレントな強制排除を
可能とする回路である。
源を長時間使用することがある。このために、他のコン
トローラがそのシステム資源にアクセスできるようにDM
A動作が強制排除されることがある。排除コントローラ
がそのデータ転送動作を完了した時、資源の制御がDMA
コントローラに戻され、そのシステム資源の支配を再び
確立した後で、中断の時点からDMA動作が続行される。
しかしながら、この強制排除方式における問題は、排除
コントローラがその動作を終了した後、DMAコントロー
ラがシステム資源の制御を再度確立するまでに、付加的
な時間を必要とすることである。しかし、強制排除がDM
Aにトランスペアレントであって、排除コントローラが
動作を終了した時に、資源の支配権を改めて設定せず
に、DMA動作を続行するDMAコントローラに制御が戻れば
好都合である。そこで以下に記載する発明は、DMA又は
他のデータ転送動作のトランスペアレントな強制排除を
可能とする回路である。
D.課題を解決するための手段 この発明は第１の及び第２のコンピュータバス間のデー
タの流れを制御するためのインタフェース回路である。
このインタフェース回路はデータ転送を制御するための
第１のコントローラ手段を含む。第１のコントローラ手
段は、第１の制御信号用出力ポートと、第２の制御信号
受信用入力ポートとを有する。また、第２のコントロー
ラ手段も設けられ、この第２のコントローラ手段は、第
３の制御信号用出力ポートと、第２の制御信号受信用入
力ポートとを有する。第１のバスとのデータの授受を行
うためのバスインタフェースコントローラは、第２の制
御信号用出力ポートと、第１及び第２のコントローラ手
段からの第２及び第３の制御信号を入力するための入力
ポートとを有する。第２のコントローラからのデータ転
送要求信号に応答して、第１の制御信号をバスインタフ
ェース回路から遮断するためにブレークイン回路が設け
られる。
タの流れを制御するためのインタフェース回路である。
このインタフェース回路はデータ転送を制御するための
第１のコントローラ手段を含む。第１のコントローラ手
段は、第１の制御信号用出力ポートと、第２の制御信号
受信用入力ポートとを有する。また、第２のコントロー
ラ手段も設けられ、この第２のコントローラ手段は、第
３の制御信号用出力ポートと、第２の制御信号受信用入
力ポートとを有する。第１のバスとのデータの授受を行
うためのバスインタフェースコントローラは、第２の制
御信号用出力ポートと、第１及び第２のコントローラ手
段からの第２及び第３の制御信号を入力するための入力
ポートとを有する。第２のコントローラからのデータ転
送要求信号に応答して、第１の制御信号をバスインタフ
ェース回路から遮断するためにブレークイン回路が設け
られる。
他の実施例では、この発明は第１のバスを有するコンピ
ュータシステムに用いられるコンピュータアダプタカー
ドをその内容とする。アダプタカードは第２のバスと、
メモリと、第２のバスに接続されたプロセッサとを含
む。アダプタカードには、データ転送を制御するための
第１及び第２のコントローラ手段が含まれる。第１のコ
ントローラは第１の制御信号用出力ポートと、第２の制
御信号受信用入力ポートとを有する。第２のコントロー
ラは第３の制御信号用出力ポートと、第２の制御信号受
信用入力ポートを有する。また、第１のバスとのデータ
の授受を行うためのバスインタフェースコントローラも
設けられる。バスインタフェースコントローラは、第２
の制御信号用出力ポートと、第１及び第２のコントロー
ラからの第１及び第３の制御信号を受信するための入力
ポートとを有する。第２のコントローラからのデータ転
送要求に応答して第１の制御信号をバスインタフェース
コントローラから遮断するためにブレークイン回路が設
けられる。更に、アダプタカードを第１のバスに結合す
るための手段も設けられる。
ュータシステムに用いられるコンピュータアダプタカー
ドをその内容とする。アダプタカードは第２のバスと、
メモリと、第２のバスに接続されたプロセッサとを含
む。アダプタカードには、データ転送を制御するための
第１及び第２のコントローラ手段が含まれる。第１のコ
ントローラは第１の制御信号用出力ポートと、第２の制
御信号受信用入力ポートとを有する。第２のコントロー
ラは第３の制御信号用出力ポートと、第２の制御信号受
信用入力ポートを有する。また、第１のバスとのデータ
の授受を行うためのバスインタフェースコントローラも
設けられる。バスインタフェースコントローラは、第２
の制御信号用出力ポートと、第１及び第２のコントロー
ラからの第１及び第３の制御信号を受信するための入力
ポートとを有する。第２のコントローラからのデータ転
送要求に応答して第１の制御信号をバスインタフェース
コントローラから遮断するためにブレークイン回路が設
けられる。更に、アダプタカードを第１のバスに結合す
るための手段も設けられる。
更に他の実施例では、この発明は、データを転送するた
めの第１及び第２のコントローラ手段と、コンピュータ
バスとのデータの授受を行うためのバスインタフェース
コントローラと共に用いられるブレークイン回路をその
内容とする。第１のコントローラは、第１の制御信号用
出力ポートと、第２の制御信号受信用入力ポートとを有
する。第２のコントローラは、第３の制御信号用出力ポ
ートと、第２の制御信号受信用入力ポートを有する。バ
スインタフェースコントローラは、第２の制御信号用出
力ポートと、第１及び第３の制御信号用の入力ポートと
を有する。ブレークイン回路は、第２のコントローラか
らのデータ転送要求信号に応答して第１の制御信号をバ
スインタフェースコントローラから遮断するための手段
を含む。また、ブレークイン回路は、第２のコントロー
ラからの要求信号に応答して第２の制御信号を第１のコ
ントローラから遮断する手段をも含む。
めの第１及び第２のコントローラ手段と、コンピュータ
バスとのデータの授受を行うためのバスインタフェース
コントローラと共に用いられるブレークイン回路をその
内容とする。第１のコントローラは、第１の制御信号用
出力ポートと、第２の制御信号受信用入力ポートとを有
する。第２のコントローラは、第３の制御信号用出力ポ
ートと、第２の制御信号受信用入力ポートを有する。バ
スインタフェースコントローラは、第２の制御信号用出
力ポートと、第１及び第３の制御信号用の入力ポートと
を有する。ブレークイン回路は、第２のコントローラか
らのデータ転送要求信号に応答して第１の制御信号をバ
スインタフェースコントローラから遮断するための手段
を含む。また、ブレークイン回路は、第２のコントロー
ラからの要求信号に応答して第２の制御信号を第１のコ
ントローラから遮断する手段をも含む。
E.実施例 第１図では、コンピュータアダプタカード102がコンピ
ュータシステムのシステムバス104に接続されている。
システムバス104としては公知のマイクロチャネルバス
を使用するのが好ましいが、他のコンピュータバスでも
使用可能である。アダプタカード102は、ローカルマイ
クロプロセッサ108が接続されたローカルバス106を含
む。ローカルメモリ120はローカルバス106にも接続さ
れ、現にローカルバスの制御下にあるデバイスによって
直接的にアドレス指定可能である。２個のモジュール11
2、114に分割されたバスマスタインタフェース回路110
は、システムバス104とローカルバス106との間のデバイ
ス転送を対応させる。一般に、第２のモジュール114は
第１のモジュール112を介するデバイス転送を制御す
る。
ュータシステムのシステムバス104に接続されている。
システムバス104としては公知のマイクロチャネルバス
を使用するのが好ましいが、他のコンピュータバスでも
使用可能である。アダプタカード102は、ローカルマイ
クロプロセッサ108が接続されたローカルバス106を含
む。ローカルメモリ120はローカルバス106にも接続さ
れ、現にローカルバスの制御下にあるデバイスによって
直接的にアドレス指定可能である。２個のモジュール11
2、114に分割されたバスマスタインタフェース回路110
は、システムバス104とローカルバス106との間のデバイ
ス転送を対応させる。一般に、第２のモジュール114は
第１のモジュール112を介するデバイス転送を制御す
る。
データ及び制御信号は、両モジュール間の「制御」及び
「ICバス」各ライン上を送られる。
「ICバス」各ライン上を送られる。
「REQB」ラインは、システムバスとの間でのデータの転
送のためにシステムバス104の制御権を第２のモジュー
ル114が要求する時、第２のモジュール114によってアク
ティブに設定される。この要求に応じて、第１のモジュ
ール112内のシステムバスアービトレーション回路115が
システムバスの制御権を得るために機能し、システムバ
スの支配権が得られた時、第１のモジュールは、第２の
モジュールがシステムバスの制御権を今や得たことを示
すアクティブなSB_WON信号を第２のモジュールに送出す
る。
送のためにシステムバス104の制御権を第２のモジュー
ル114が要求する時、第２のモジュール114によってアク
ティブに設定される。この要求に応じて、第１のモジュ
ール112内のシステムバスアービトレーション回路115が
システムバスの制御権を得るために機能し、システムバ
スの支配権が得られた時、第１のモジュールは、第２の
モジュールがシステムバスの制御権を今や得たことを示
すアクティブなSB_WON信号を第２のモジュールに送出す
る。
同様に、第２のモジュールがローカルバスの制御権を要
求する時は、第２のモジュールがHOLDをアクティブにす
る。このHOLD要求に応答して、ローカルマイクロプロセ
ッサ108がローカルバスの制御を解除し、HLDA（ホール
ドアクノリッジ）をアクティブにする。HLDAがアクティ
ブな時、第２のモジュール114はローカルバスの制御権
を得ることができる。そしてデータ転送が完了すると、
第２のモジュールがローカルバスの制御を解除し、HOLD
を非アクティブにする。
求する時は、第２のモジュールがHOLDをアクティブにす
る。このHOLD要求に応答して、ローカルマイクロプロセ
ッサ108がローカルバスの制御を解除し、HLDA（ホール
ドアクノリッジ）をアクティブにする。HLDAがアクティ
ブな時、第２のモジュール114はローカルバスの制御権
を得ることができる。そしてデータ転送が完了すると、
第２のモジュールがローカルバスの制御を解除し、HOLD
を非アクティブにする。
システムを介してデータを転送するにはいくつかの「動
作」がある。これらのデータ転送動作を以下に示す。
作」がある。これらのデータ転送動作を以下に示す。
1.LBSS（ローカルバス選択スレーブ） このLBSS動作では、インタフェース回路110がローカル
バス106上のI/Oスレーブとしてアドレス指定される。即
ち、インタフェース回路は、現にローカルバスの制御中
であるデバイスによってローカルバスから直接的にアド
レス指定可能である図示しないレジスタを含んでいる。
バス106上のI/Oスレーブとしてアドレス指定される。即
ち、インタフェース回路は、現にローカルバスの制御中
であるデバイスによってローカルバスから直接的にアド
レス指定可能である図示しないレジスタを含んでいる。
2.LB_DMAC（ローカルバスダイレクトメモリアクセスコ
ントローラ） この動作では、インタフェース回路110がローカルバス1
06のマスタであり、データがローカルバスとインタフェ
ース回路のメモリアレイ116との間で転送される。この
メモリアレイは、例えば64個のバイト幅レジスタのアレ
イであり、DMA（ダイレクトメモリアクセス）動作中、
データ転送に使用される複数のデータバッファである。
ントローラ） この動作では、インタフェース回路110がローカルバス1
06のマスタであり、データがローカルバスとインタフェ
ース回路のメモリアレイ116との間で転送される。この
メモリアレイは、例えば64個のバイト幅レジスタのアレ
イであり、DMA（ダイレクトメモリアクセス）動作中、
データ転送に使用される複数のデータバッファである。
3.SB_DMAC（システムバスダイレクトメモリアクセスコ
ントローラ） この動作では、インタフェース回路110がシステムバス1
04のマスタとなり、データがシステムバスとメモリアレ
イ116との間で転送される。
ントローラ） この動作では、インタフェース回路110がシステムバス1
04のマスタとなり、データがシステムバスとメモリアレ
イ116との間で転送される。
4.SBSS（システムバス選択スレーブ） このデータ転送動作では、インタフェース回路110がシ
ステムバス104上のI/Oスレーブとしてアドレス指定され
る。言い換えれば、インタフェース回路110は、現にシ
ステムバスを制御中であるデバイスによってシステムバ
スから直接的にアドレス指定可能な図示しないレジスタ
を含んでいる。
ステムバス104上のI/Oスレーブとしてアドレス指定され
る。言い換えれば、インタフェース回路110は、現にシ
ステムバスを制御中であるデバイスによってシステムバ
スから直接的にアドレス指定可能な図示しないレジスタ
を含んでいる。
5.SBMS（システムバスメモリスレーブ） このデータ転送動作では、ローカルバス106上のメモリ1
20がシステムバス104からメモリスレーブとしてアドレ
ス指定可能である。即ち、システムバスのマスタがシス
テムバス上で特定のアドレスを主張している時、ローカ
ルバス106上の対応するメモリアドレスがアクセスさ
れ、ローカルバス上のメモリとシステムバスとの間でデ
ータが転送される。換言すれば、この動作において、ロ
ーカルバスメモリ120がシステムバス104上にマッピング
される。
20がシステムバス104からメモリスレーブとしてアドレ
ス指定可能である。即ち、システムバスのマスタがシス
テムバス上で特定のアドレスを主張している時、ローカ
ルバス106上の対応するメモリアドレスがアクセスさ
れ、ローカルバス上のメモリとシステムバスとの間でデ
ータが転送される。換言すれば、この動作において、ロ
ーカルバスメモリ120がシステムバス104上にマッピング
される。
6.DMAP（ダイレクトメモリアクセスポート） この動作では、インタフェース回路110がシステムバス1
04のマスタとなり、データレジスタ118とシステムバス
との間のデータ転送が行われる。データレジスタ118はI
/Oスレーブとしてローカルバスから直接的にアクセス可
能である。
04のマスタとなり、データレジスタ118とシステムバス
との間のデータ転送が行われる。データレジスタ118はI
/Oスレーブとしてローカルバスから直接的にアクセス可
能である。
第２図に、ブレークイン回路を含むインタフェース回路
の一部をブロック図で示す。同図をみると、インタフェ
ース回路110は、上述のSB_DMACとLB_DMACの両方を制御
するダイレクトメモリアクセスコントローラ（DMAC）20
2を含んでいる。加えて、インタフェース回路のこの部
分がダイレクトメモリアクセスポート（DMAP）コントロ
ーラ204とシステムバス選択スレーブ（SBSS）コントロ
ーラ206とを含む。SBSSコントローラは、同様にSBMS動
作をも制御する。これらのコントローラの設計は、後述
するアービタ208とローカルバスインタフェース回路212
の設計とともに、この技術分野でよく知られている。し
かしこれらの動作については、ブレークインロジック21
0との相互接続とその動作とを理解できるように、以下
に詳細に説明する。
の一部をブロック図で示す。同図をみると、インタフェ
ース回路110は、上述のSB_DMACとLB_DMACの両方を制御
するダイレクトメモリアクセスコントローラ（DMAC）20
2を含んでいる。加えて、インタフェース回路のこの部
分がダイレクトメモリアクセスポート（DMAP）コントロ
ーラ204とシステムバス選択スレーブ（SBSS）コントロ
ーラ206とを含む。SBSSコントローラは、同様にSBMS動
作をも制御する。これらのコントローラの設計は、後述
するアービタ208とローカルバスインタフェース回路212
の設計とともに、この技術分野でよく知られている。し
かしこれらの動作については、ブレークインロジック21
0との相互接続とその動作とを理解できるように、以下
に詳細に説明する。
DMAC202、DMAP204、SBSS206の３つのコントローラのい
ずれかが実行すべきデータ転送動作を持っている時、シ
ステム資源が使用できるかどうかを判定するために適宜
のシステム資源の制御権をまず要求しなければならな
い。各コントローラは内部アービタ208に接続される要
求または「REQ」ラインを有しており、このラインはそ
のコントローラが実行すべき動作を有している時にアク
ティブにされる。より具体的には、ローカルバスDMAC動
作の期間中である時に、DMACコントローラ202がLB_DMAC
_REQのアクティブにし、DMAP204は、DMAポート動作の期
間中にDMAP_REQをアクティブとし、SBSSはシステムバス
選択スレーブ動作の期間中にSBSS_REQをアクティブと
し、システムバスメモリスレーブ動作の期間中にSBMS_R
EQをアクティブにする。複数の要求がある時は、内部ア
ービタ208が所定の優先規則に基づいてどの要求を初め
に許可すべきかを判定する。そして、内部アービタ208
は、その判定によりコントローラにWON′（獲得）信号
を発生する。例えばSBSSの要求が許可された時は、SBSS
_WON′がアスティブにされることになる。あるコントロ
ーラが「勝」とされた時は、そのコントローラが対応す
る共有の資源（バス、インタフェース回路等）の制御権
を得て、データ転送を開始する。
ずれかが実行すべきデータ転送動作を持っている時、シ
ステム資源が使用できるかどうかを判定するために適宜
のシステム資源の制御権をまず要求しなければならな
い。各コントローラは内部アービタ208に接続される要
求または「REQ」ラインを有しており、このラインはそ
のコントローラが実行すべき動作を有している時にアク
ティブにされる。より具体的には、ローカルバスDMAC動
作の期間中である時に、DMACコントローラ202がLB_DMAC
_REQのアクティブにし、DMAP204は、DMAポート動作の期
間中にDMAP_REQをアクティブとし、SBSSはシステムバス
選択スレーブ動作の期間中にSBSS_REQをアクティブと
し、システムバスメモリスレーブ動作の期間中にSBMS_R
EQをアクティブにする。複数の要求がある時は、内部ア
ービタ208が所定の優先規則に基づいてどの要求を初め
に許可すべきかを判定する。そして、内部アービタ208
は、その判定によりコントローラにWON′（獲得）信号
を発生する。例えばSBSSの要求が許可された時は、SBSS
_WON′がアスティブにされることになる。あるコントロ
ーラが「勝」とされた時は、そのコントローラが対応す
る共有の資源（バス、インタフェース回路等）の制御権
を得て、データ転送を開始する。
しかし、DMAC動作が現にローカルバスで実行されてお
り、DMAP動作（DMAP_REQ）、SBSS動作（SBSS_REQ）、又
はSBMS動作（SBMS_REQ）の何れかの要求があると、これ
らの動作が現在行われているDMAC動作に対してブレーク
イン（割り込み）して、これによりそのDMAC動作を一時
的に中断（サスペンド）する。これはブレークインロジ
ック210によって達成される。
り、DMAP動作（DMAP_REQ）、SBSS動作（SBSS_REQ）、又
はSBMS動作（SBMS_REQ）の何れかの要求があると、これ
らの動作が現在行われているDMAC動作に対してブレーク
イン（割り込み）して、これによりそのDMAC動作を一時
的に中断（サスペンド）する。これはブレークインロジ
ック210によって達成される。
第２図と第３図のタイミング図を参照すると、初めにLB
_DMAC_REQをアクティブにすることによりDMACがローカ
ルバスDMAC動作を要求する。この要求に応答して、内部
アービタ208がアクティブHOLD要求をローカルマイクロ
プロセッサ108に送出し、マイクロプロセッサ108はロー
カルバス106の制御を解除する時に、HLDA信号で応答す
る。ローカルバスの解除に応答して、内部アービタがLB
_DMAC_WONをアクティブにして、データ転送動作を開始
しても良いことをDMACに示す。
_DMAC_REQをアクティブにすることによりDMACがローカ
ルバスDMAC動作を要求する。この要求に応答して、内部
アービタ208がアクティブHOLD要求をローカルマイクロ
プロセッサ108に送出し、マイクロプロセッサ108はロー
カルバス106の制御を解除する時に、HLDA信号で応答す
る。ローカルバスの解除に応答して、内部アービタがLB
_DMAC_WONをアクティブにして、データ転送動作を開始
しても良いことをDMACに示す。
ローカルバス上のDMAC動作を行うために、DMACコントロ
ーラ202はまず、ローカルバスサイクルスタートLB_CYC_
STARTラインをアクティブにする。現に行われているブ
レークイン動作がなければ、ブレークインロジック210
からのBLOCK_STARTラインがローレベルに設定され、そ
の結果、DMAC202からのアクティブLB_CYC_START信号がA
NDゲート214とORゲート216を介してローカルバスインタ
フェースコントローラ212に送られる。ローカルバスイ
ンタフェースコントローラは、ローカルバスに対するDM
ACデート転送動作を開始し、これに応じてローカルバス
サイクルアクノリッジLB_CYC_ACKラインにパルス信号を
送る。ブレークイン動作がなされていない時は、ブレー
クインロジック210からのBLOCK_ACK出力がローレベルに
設定され、従って、LB_CYC_ACK信号がANDゲート218を介
してDMACに返送される。これにより、DMAC202とローカ
ルバスインタフェース回路212とのハンドシェーキング
が完了し、DMACデータ転送が続行される。尚、DMACから
のサイクルスタートラインLB_CYC_STIRTは、LB_DMAC_WO
N信号がアクティブとされているDMACが実行すべきデー
タ転送を有している期間は、アクティブに維持される。
同様に、ローカルバスインタフェース回路212は、ロー
カルバスで実行する各データ転送毎に１回、サイクルア
クノリッジ信号LB_CYC_ACKを発生する。
ーラ202はまず、ローカルバスサイクルスタートLB_CYC_
STARTラインをアクティブにする。現に行われているブ
レークイン動作がなければ、ブレークインロジック210
からのBLOCK_STARTラインがローレベルに設定され、そ
の結果、DMAC202からのアクティブLB_CYC_START信号がA
NDゲート214とORゲート216を介してローカルバスインタ
フェースコントローラ212に送られる。ローカルバスイ
ンタフェースコントローラは、ローカルバスに対するDM
ACデート転送動作を開始し、これに応じてローカルバス
サイクルアクノリッジLB_CYC_ACKラインにパルス信号を
送る。ブレークイン動作がなされていない時は、ブレー
クインロジック210からのBLOCK_ACK出力がローレベルに
設定され、従って、LB_CYC_ACK信号がANDゲート218を介
してDMACに返送される。これにより、DMAC202とローカ
ルバスインタフェース回路212とのハンドシェーキング
が完了し、DMACデータ転送が続行される。尚、DMACから
のサイクルスタートラインLB_CYC_STIRTは、LB_DMAC_WO
N信号がアクティブとされているDMACが実行すべきデー
タ転送を有している期間は、アクティブに維持される。
同様に、ローカルバスインタフェース回路212は、ロー
カルバスで実行する各データ転送毎に１回、サイクルア
クノリッジ信号LB_CYC_ACKを発生する。
例えばSBSSコントローラ206が今、メモリスレーブ動作
（SBMS）を行うためにインタフェース回路のシステム資
源の制御権を必要としている場合では、コントローラ20
6はSBMS_REQラインをアクティブにすることを主張す
る。内部アービタは、既にLB_DMAC_WONを表明すること
によってDMACコントローラに対して内部の資源の制御権
を許可しているので、そのDMAC動作が完了するまではSB
SSコントローラの要求には応じることができない。しか
し、アクティブなSBMS_REQもブレークインロジック210
に結合され、ブレークインロジック210がBI_SBMS_WONを
アクティブにすることによって上記要求に応えることが
できる。このアクティブBI_SBMS_WON信号はSBSSコント
ローラに送られ、SBSSコントローラは要求していたメモ
リスレーブ動作を開始する。しかし、まず、ブレークイ
ンロジックはBLOCK_STARTラインをハイレベルにし、こ
れによってANDゲート214でLB_CYC_START信号を遮断若し
くは禁止し、この信号がローカルバスインタフェース回
路212に達するとを阻止する。このサイクルスタート信
号を遮断する後、ブレークインロジックは、BLOCK_ACK
をアクティブに設定し、これによってサイクルアクノリ
ッジ信号LB_CYC_ACKがDMAコントローラ202に達するのが
防止される。その結果、DMACコントローラには、それが
依然としてローカルバスコントローラ212の制御権を有
し、ローカルバスインタフェースがその要求に応じるの
が遅れているにすぎないように見える。しかしながら、
実際には、SBSSコントローラがローカルバスインタフェ
ース回路212の一時的な制御権を有している。
（SBMS）を行うためにインタフェース回路のシステム資
源の制御権を必要としている場合では、コントローラ20
6はSBMS_REQラインをアクティブにすることを主張す
る。内部アービタは、既にLB_DMAC_WONを表明すること
によってDMACコントローラに対して内部の資源の制御権
を許可しているので、そのDMAC動作が完了するまではSB
SSコントローラの要求には応じることができない。しか
し、アクティブなSBMS_REQもブレークインロジック210
に結合され、ブレークインロジック210がBI_SBMS_WONを
アクティブにすることによって上記要求に応えることが
できる。このアクティブBI_SBMS_WON信号はSBSSコント
ローラに送られ、SBSSコントローラは要求していたメモ
リスレーブ動作を開始する。しかし、まず、ブレークイ
ンロジックはBLOCK_STARTラインをハイレベルにし、こ
れによってANDゲート214でLB_CYC_START信号を遮断若し
くは禁止し、この信号がローカルバスインタフェース回
路212に達するとを阻止する。このサイクルスタート信
号を遮断する後、ブレークインロジックは、BLOCK_ACK
をアクティブに設定し、これによってサイクルアクノリ
ッジ信号LB_CYC_ACKがDMAコントローラ202に達するのが
防止される。その結果、DMACコントローラには、それが
依然としてローカルバスコントローラ212の制御権を有
し、ローカルバスインタフェースがその要求に応じるの
が遅れているにすぎないように見える。しかしながら、
実際には、SBSSコントローラがローカルバスインタフェ
ース回路212の一時的な制御権を有している。
SBSSコントローラはそのデータ転送を終了した時に、SB
MS_REQラインを非アクティブにし、それに応じてブレー
クインロジックが両ブロック信号を非アクティブにし、
これによってサイクルスタート及びサイクルアクノリッ
ジ信号のブロックを解除し、DMACコントローラに対して
資源の制御権を戻す。
MS_REQラインを非アクティブにし、それに応じてブレー
クインロジックが両ブロック信号を非アクティブにし、
これによってサイクルスタート及びサイクルアクノリッ
ジ信号のブロックを解除し、DMACコントローラに対して
資源の制御権を戻す。
第４図はブレークインロジック210の概略図、第５図は
ブレークインロジックの動作の状態図である。これらの
図において、ブレークインロジックは第５図中で、S0、
S1、S2、S3の符号で示した４つの状態を有する。これら
の４つの状態は第４の図の非同期のSRラッチSR1（40
2）、SR2（404）及びSR3（406）の下記状態に対応す
る。
ブレークインロジックの動作の状態図である。これらの
図において、ブレークインロジックは第５図中で、S0、
S1、S2、S3の符号で示した４つの状態を有する。これら
の４つの状態は第４の図の非同期のSRラッチSR1（40
2）、SR2（404）及びSR3（406）の下記状態に対応す
る。
ローカルバスDMAC動作が進行中でLB_DMAC_WONがアクテ
ィブの時、ブレークイン回路は状態S0にあってブレーク
イン要求BI_REQが発生するのを待機している。SB_WONが
アクティブとされたシステムバスメモリスレーブ動作要
求（SBMS_REQ）、システムバス選択スレーブ動作要求
（SBSS_REQ）又はダイレクトメモリアクセスポート動作
要求（DMAP_REQ）に応じて、BI_REQがORゲート408及びA
NDゲート410を介してアクティブにされる。ブレークイ
ン要求（BI_REQ）がアクティブである時、ローカルバス
インタフェース回路212からの次のサイクルアクノリッ
ジパルスで、SR1にANDゲート412の出力がラッチされ
る。そして、サイクルアクノリッジパルスがローレベル
になると、この回路は、ラッチSR2にANDゲート414の出
力がラッチされた時に状態S2になる。状態S2では、BLOC
K_START信号がアクティブにされる。LB_BUSYがローレベ
ルになると、この回路はラッチSR3にANDゲート416の出
力がラッチされる３の状態（S3）になる。LB_BUSYは、
ローカルバスインタフェース回路からの信号であって、
単に、ローカルバスインタフェース回路がその現在の動
作を終了するのにビジーであることを示す。状態S3で
は、対応するブレークイン「勝」（WON）信号がANDゲー
ト418、420または422を介してアクティブにされる。第
２図に示すように、「勝」信号BI_DMAP_WON、BI_SBSS_W
ONまたはBI_SBMS_WONは対応するコントローラ202、204
又は206をORゲート220、222または224を介してイネーブ
ルとし、そのコントローラがデータ転送を実行する。こ
のコントローラがアクティブ要求信号（SBMS_REQ、SBSS
_REQまたはDMAP_REQ）を解除すると、ラッチSR1、SR2及
びSR3がインバータ424を介してリセットされ、これによ
りブレークイン動作を終了するとともに制御権をDMACに
返される。
ィブの時、ブレークイン回路は状態S0にあってブレーク
イン要求BI_REQが発生するのを待機している。SB_WONが
アクティブとされたシステムバスメモリスレーブ動作要
求（SBMS_REQ）、システムバス選択スレーブ動作要求
（SBSS_REQ）又はダイレクトメモリアクセスポート動作
要求（DMAP_REQ）に応じて、BI_REQがORゲート408及びA
NDゲート410を介してアクティブにされる。ブレークイ
ン要求（BI_REQ）がアクティブである時、ローカルバス
インタフェース回路212からの次のサイクルアクノリッ
ジパルスで、SR1にANDゲート412の出力がラッチされ
る。そして、サイクルアクノリッジパルスがローレベル
になると、この回路は、ラッチSR2にANDゲート414の出
力がラッチされた時に状態S2になる。状態S2では、BLOC
K_START信号がアクティブにされる。LB_BUSYがローレベ
ルになると、この回路はラッチSR3にANDゲート416の出
力がラッチされる３の状態（S3）になる。LB_BUSYは、
ローカルバスインタフェース回路からの信号であって、
単に、ローカルバスインタフェース回路がその現在の動
作を終了するのにビジーであることを示す。状態S3で
は、対応するブレークイン「勝」（WON）信号がANDゲー
ト418、420または422を介してアクティブにされる。第
２図に示すように、「勝」信号BI_DMAP_WON、BI_SBSS_W
ONまたはBI_SBMS_WONは対応するコントローラ202、204
又は206をORゲート220、222または224を介してイネーブ
ルとし、そのコントローラがデータ転送を実行する。こ
のコントローラがアクティブ要求信号（SBMS_REQ、SBSS
_REQまたはDMAP_REQ）を解除すると、ラッチSR1、SR2及
びSR3がインバータ424を介してリセットされ、これによ
りブレークイン動作を終了するとともに制御権をDMACに
返される。
F.発明の効果 この発明によれば、DMAなどのデータ転送の中断及び再
開を効率よく行うことができる。
開を効率よく行うことができる。
第１図はデータ転送ブレークインを有するバスインタフ
ェースを採用したアダプタ回路を有するコンピュータシ
ステムのブロック図、第２図はバスマスタインタフェー
ス回路の一部を示すブロック図、第３図はインタフェー
ス回路のデータ転送ブレークイン動作を示すタイミング
図、第４図はブレークイン回路の概略図、第５図はデー
タ転送ブレークイン動作の状態図である。
ェースを採用したアダプタ回路を有するコンピュータシ
ステムのブロック図、第２図はバスマスタインタフェー
ス回路の一部を示すブロック図、第３図はインタフェー
ス回路のデータ転送ブレークイン動作を示すタイミング
図、第４図はブレークイン回路の概略図、第５図はデー
タ転送ブレークイン動作の状態図である。
フロントページの続き (72)発明者 ディーン・アラン・カーマン アメリカ合衆国、フロリダ州ランタナ コ プレーコート1402 (72)発明者 ラッセル・ステファン・パジェット アメリカ合衆国、フロリダ州ローヤルパー ムビーチ スパロードライブ51 (72)発明者 ロバート・ディーン・ヨーダー アメリカ合衆国、フロリダ州デルレイビー チ ジョグレーン5189 (56)参考文献 特開 昭62−154045（ＪＰ，Ａ) 特開 昭50−3237（ＪＰ，Ａ) 特開 昭63−98755（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１のバスを有するコンピュータ・システ
ムで使用されるアダプタ・カードであって、 前記アダプタ・カードは、 （ａ）第２のバスと、 （ｂ）前記第２のバスに接続されたメモリとプロセッサ
と、 （ｃ）第１の制御信号用の出力ポートと第２の制御信号
を受け取る入力ポートとを有し、データ転送を制御する
第１の制御手段と、 （ｄ）第３の制御信号用の出力ポートと前記第２の制御
信号を受け取る入力ポートとを有し、データ転送を制御
する第２の制御手段と、 （ｅ）前記第２の制御信号用の出力ポートと、前記第１
の制御手段からの前記第１の制御信号と前記第２の制御
手段からの前記第３の制御信号を受け取る入力ポートを
有し、前記第２のバスとデータ転送を行うバス・インタ
フェース・コントローラと、 （ｆ）前記第２の制御手段からのデータ転送要求信号に
応答して、前記第１の制御信号を前記バス・インタフェ
ース・コントローラから遮断し、前記第２の制御信号を
前記第１の制御手段から遮断するブレークイン回路と、 を有するアダプタ・カード。 - 【請求項２】前記ブレークイン回路が、前記第２の制御
信号のパルスに応答して第１の状態から第２の状態に遷
移するロジック回路を含み、 前記第１の状態は、アイドル状態で、 前記第２の状態では、前記第１の制御信号が前記バス・
インタフェース・コントローラから遮断される、 ことを特徴とする請求項１に記載のアダプタ・カード。 - 【請求項３】前記ブレークイン回路が、第１の状態と第
２の状態を有するロジック回路を含み、 前記第１の状態は、アイドル状態で、 前記第２の状態では、前記第２の制御信号が前記第１の
制御手段から遮断される、 ことを特徴とする請求項１に記載のアダプタ・カード。 - 【請求項４】前記ブレークイン回路が、第１の状態と第
２の状態を有するロジック回路を含み、 前記第１の状態では、前記第１の制御信号が前記バス・
インタフェース・コントローラから遮断され、 前記第２の状態では、前記第２の制御信号が前記第１の
制御手段から遮断される、 ことを特徴とする請求項１に記載のアダプタ・カード。 - 【請求項５】前記ブレークイン回路が、前記第２の制御
信号のパルスに応答して第１の状態、第２の状態そして
第３の状態と３つの状態を遷移し、前記第１の状態は、
アイドル状態で、前記第３の状態は、前記第１の制御信
号が前記バス・インタフェース・コントローラから遮断
される状態であるロジック回路を含む、 ことを特徴とする請求項１に記載のアダプタ・カード。 - 【請求項６】前記ブレークイン回路が、前記第２の制御
信号のパルスに応答して第１の状態、第２の状態、第３
の状態そして第４の状態と４つの状態を遷移し、前記第
１の状態は、アイドル状態で、前記第３の状態では、前
記第１の制御信号が前記バス・インタフェース・コント
ローラから遮断され、前記第４の状態では、前記第２の
制御信号が前記第１の制御手段から遮断される状態であ
るロジック回路を含む、 ことを特徴とする請求項１に記載のアダプタ・カード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US434385 | 1989-11-13 | ||
| US07/434,385 US5119480A (en) | 1989-11-13 | 1989-11-13 | Bus master interface circuit with transparent preemption of a data transfer operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160545A JPH03160545A (ja) | 1991-07-10 |
| JPH077374B2 true JPH077374B2 (ja) | 1995-01-30 |
Family
ID=23724015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276573A Expired - Lifetime JPH077374B2 (ja) | 1989-11-13 | 1990-10-17 | インタフェース回路 |
Country Status (12)
| Country | Link |
|---|---|
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| EP (1) | EP0428330A3 (ja) |
| JP (1) | JPH077374B2 (ja) |
| KR (1) | KR930008039B1 (ja) |
| CN (1) | CN1020815C (ja) |
| AU (1) | AU638495B2 (ja) |
| BR (1) | BR9005632A (ja) |
| CA (1) | CA2026737C (ja) |
| DE (1) | DE4035837A1 (ja) |
| MY (1) | MY104505A (ja) |
| NZ (1) | NZ235801A (ja) |
| SG (1) | SG43722A1 (ja) |
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| CZ383292A3 (en) * | 1992-02-18 | 1994-03-16 | Koninkl Philips Electronics Nv | Method of testing electronic circuits and an integrated circuit tested in such a manner |
| US5596749A (en) * | 1992-09-21 | 1997-01-21 | Texas Instruments Incorporated | Arbitration request sequencer |
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| JPH10501359A (ja) * | 1994-06-14 | 1998-02-03 | ユニシス コーポレーション | デッドロック・フリー高速ブリッジ回路 |
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| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6735715B1 (en) | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
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| CN103313459A (zh) * | 2012-03-13 | 2013-09-18 | 鸿富锦精密工业（深圳）有限公司 | 指示灯控制装置 |
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- 1989-11-13 US US07/434,385 patent/US5119480A/en not_active Expired - Fee Related
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1990
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