JPH077337B2 - Information processing equipment - Google Patents

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 作用 Ｇ 実施例 G₁ 画像処理装置の説明（第２図） G₂ モード切換の説明（第１図、第３図） G₃ プログラム実行モードの説明（第１図） G₄ プログラム交換モードの説明（第１図） G₅ リセット（停止）モードの説明（第１図） G₆ TC（40）の処理の流れの説明（第１図、第４図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明はプログラムに従って情報例えば画像の処理を
なす装置であって、このプログラムの内容を可変できる
処理装置に関する。A Industrial Field of Use B Outline of Invention C Conventional Technology D Problems to be Solved by the Invention E Means for Solving Problems F Action G Example G ₁ Description of Image Processing Device (Fig. 2) G ₂ Mode switching (Figs. 1 and 3) G ₃ Program execution mode (Fig. 1) G ₄ Program exchange mode (Fig. 1) G ₅ Reset (stop) mode (1st) Fig.) Description of G ₆ TC (40) processing flow (Figs. 1 and 4) H Effect of the invention A Industrial field of application The present invention is a device for processing information such as images according to a program, The present invention relates to a processing device that can change the contents of this program.

Ｂ 発明の概要 この発明は可変プログラムの情報処理装置において、第
１のモード（プログラム実行）、第２のモード（リセッ
ト＝停止）、第３のモード（プログラム交換）の３つの
モードで処理用プロセッサのマイクロプログラムをコン
トロールすることにより処理の実行〜停止及びプログラ
ム交換を明快に矛盾なくできるようにしたものである。B Outline of the Invention The present invention provides a processor for processing in a variable program information processing apparatus in three modes of a first mode (program execution), a second mode (reset = stop), and a third mode (program exchange). By controlling the micro program, execution / stop of processing and program exchange can be clearly and consistently performed.

Ｃ 従来の技術 ビデオ画像処理システムが種々提案されている（例えば
電子通信学会論文誌85/4 Vol.J68−D No.4、特開昭58-2
15813号公報参照）。C Prior Art Various video image processing systems have been proposed (for example, IEICE Transactions 85/4 Vol.J68-D No. 4, JP-A-58-2).
15813).

第５図はこのビデオ画像処理装置の一例を示すものであ
る。FIG. 5 shows an example of this video image processing apparatus.

一般にこの種の処理装置は同図に示すように入出力部
（１）と、入力画像メモリ（2A）と出力画像メモリ（2
B）とからなるメモリ部（２）と、データ処理部（３）
とから構成されている。In general, this type of processing apparatus has an input / output unit (1), an input image memory (2A) and an output image memory (2A) as shown in FIG.
Memory unit (2) consisting of B) and data processing unit (3)
It consists of and.

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をA/D変換してデジタル画像データとし、これ
を入力画像メモリ（2A）に書き込み、また、出力画像メ
モリ（2B）より処理された画像データを読み出し、これ
をD/A変換してアナログビデオ信号に戻し、これを例え
ばVTR（５）に記録したり、モニタ受像機（６）に供給
してビデオ画像をモニタできるようにする。The input / output unit (1), for example, A / D-converts the video signal from the video camera (4) into digital image data, writes this in the input image memory (2A), and outputs it from the output image memory (2B). Read the processed image data, convert it to D / A and return to analog video signal, record it on VTR (5) or supply it to monitor receiver (6) so that video image can be monitored. To

メモリ部（２）への書き込み及び読み出しは画像のまと
まり、すなわち１フィールドあるいは１フレーム単位で
なされる。このため入力画像メモリ（2A）及び出力画像
メモリ（2B）の各々は１フィールドあるいは１フレーム
分の画像データ分の容量を有するメモリを複数枚有す
る。Writing and reading to and from the memory unit (2) are performed in units of an image, that is, in units of one field or one frame. Therefore, each of the input image memory (2A) and the output image memory (2B) has a plurality of memories each having a capacity of one field or one frame of image data.

データ処理部（３）はプロセッサを有し、そのプログラ
ムに従って入力画像メモリ（2A）にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ（2B）に書き込む処理を
行う。The data processing unit (3) has a processor, reads the image data stored in the input image memory (2A) according to the program, performs various processings on the image data, and outputs the processed data to the output image memory (2B). ).

データ処理部（３）のプロセッサは１枚あるいは複数枚
のプロセッサからなっており、そのマイクロプログラム
メモリの内容であるマイクロプログラムは、より処理の
幅を広げる場合には交換できるようにされている。この
場合、プログラム供給部（一般にはホストのコンピュー
タ）（７）よりそのマイクロプログラムが各プロセッサ
に供給され、ユーザのプログラム交換要求（スイッチの
オン）によりマイクロプログラムが交換されるようにさ
れている。The processor of the data processing unit (3) is composed of one or a plurality of processors, and the microprogram as the contents of the microprogram memory can be exchanged when the range of processing is further expanded. In this case, the microprogram is supplied from the program supply unit (generally a host computer) (7) to each processor, and the microprogram is exchanged in response to a program exchange request (switch on) from the user.

Ｄ 発明が解決しようとする問題点 上記のような、可変プログラム処理システムにおいて
は、プロセッサのマイクロプログラムによる処理実行、
処理停止、プログラム交換を明快に矛盾なくできること
が必要である。D Problems to be Solved by the Invention In the variable program processing system as described above, the processing execution by the microprogram of the processor,
It is necessary to clearly and consistently stop processing and exchange programs.

Ｅ 問題点を解決するための手段 本発明によれば複数の処理用プロセッサと、該複数の処
理用プロセッサのモードを実行モードとリセットモード
とプログラム交換モードのうちの任意のモードに切り換
え制御する制御用プロセッサと、を備えた情報処理装置
であって、 上記制御用プロセッサは、上記モードを示す信号を出力
するモード信号生成手段（403）と、処理プログラムと
該処理プログラムが格納される位置を示すアドレス信号
を出力するプログラム供給部（401）（402）と、上記処
理プログラムの書き込みを可能にするための書込み信号
を出力する書込み信号発生手段（404）とを備え、 上記複数の処理用プロセッサは夫々、マイクロプログラ
ムを記憶するマイクロプログラムメモリ（61〜64）と、
該マイクロプログラムメモリに読出しアドレスを供給す
るマイクロプログラムコントローラ（60）と、上記マイ
クロプログラムメモリから読出された上記マイクロプロ
グラムに応じた処理動作を行う演算部と、上記プログラ
ム供給部からのアドレス信号と上記マイクロプログラム
コントローラからのアドレス信号とを選択的に上記マイ
クロプログラムメモリに供給するセレクタ（70）とを有
し、 上記実行モード時に、上記モード信号生成手段（403）
が上記実行モードを示す信号を出力し、上記セレクタ
（70）は、上記実行モードを示す信号に基づいて上記マ
イクロプログラムコントローラ（60）からのアドレス信
号を上記マイクロプログラムメモリ（61〜64）に供給
し、上記演算部が上記マイクロプログラムメモリ（61〜
64）から読出されたマイクロプログラムに応じた処理動
作を実行し、 上記リセットモード時に、上記モード信号生成手段が上
記リセットモードを示す信号を出力し、上記セレクタ
（70）は、上記リセットモードを示す信号に基づいて上
記マイクロプログラムコントローラ（60）からのアドレ
ス信号を上記マイクロプログラムメモリ（61〜64）に供
給し、上記マイクロプログラムコントローラが上記リセ
ットモードを示す信号に基づいて常に所定のアドレスを
示すアドレス信号を出力することにより、上記演算部の
処理動作が停止し、 上記プログラム交換モード時に、上記モード信号生成手
段（403）が上記プログラム交換モードを示す信号を出
力し、上記セレクタ（70）は、上記プログラム交換モー
ドを示す信号に基づいて上記プログラム供給部（401）
（402）からの上記アドレス信号を上記マイクロプログ
ラムメモリ（61〜64）に供給し、上記マイクロプログラ
ムメモリ（61〜64）は、上記書込み信号発生手段（40
4）から供給される上記書込み信号に応答して、上記セ
レクタ（70）を介して供給される上記アドレス信号にて
示される位置に上記プログラム供給部（401）（402）か
ら供給される上記処理プログラムを交換後のマイクロプ
ログラムとして記憶するようになされている情報処理装
置を提供する。E Means for Solving the Problems According to the present invention, a control for switching control of a plurality of processing processors and modes of the plurality of processing processors to an arbitrary mode among an execution mode, a reset mode, and a program exchange mode. An information processing apparatus comprising: a processor for control, wherein the control processor indicates a mode signal generation means (403) for outputting a signal indicating the mode, a processing program, and a position where the processing program is stored. A plurality of processing processors, each of which includes a program supply unit (401) (402) that outputs an address signal and a write signal generation unit (404) that outputs a write signal for enabling the writing of the processing program. Micro program memories (61 to 64) for storing micro programs,
A micro program controller (60) that supplies a read address to the micro program memory, an arithmetic unit that performs a processing operation according to the micro program read from the micro program memory, an address signal from the program supply unit, and the A selector (70) for selectively supplying an address signal from a micro program controller to the micro program memory, and in the execution mode, the mode signal generation means (403)
Outputs a signal indicating the execution mode, and the selector (70) supplies the address signal from the micro program controller (60) to the micro program memories (61 to 64) based on the signal indicating the execution mode. However, the arithmetic unit is operated by the microprogram memory (61-
64) executes a processing operation according to the microprogram read from the microprogram, the mode signal generating means outputs a signal indicating the reset mode in the reset mode, and the selector (70) indicates the reset mode. An address signal from the micro program controller (60) is supplied to the micro program memory (61 to 64) on the basis of the signal, and the micro program controller always indicates a predetermined address based on the signal indicating the reset mode. By outputting a signal, the processing operation of the arithmetic unit is stopped, and in the program exchange mode, the mode signal generation means (403) outputs a signal indicating the program exchange mode, and the selector (70) is The program supply unit based on the signal indicating the program exchange mode 401)
The address signal from (402) is supplied to the micro program memory (61 to 64), and the micro program memory (61 to 64) causes the write signal generating means (40
In response to the write signal supplied from 4), the processing supplied from the program supply section (401) (402) to the position indicated by the address signal supplied via the selector (70). Provided is an information processing device configured to store a program as a microprogram after replacement.

Ｆ 作用 第１のモードのときはマイクロプログラムコントローラ
（60）よりのアドレスがセレクト手段（70）を通じてマ
イクロプログラムメモリ（61）〜（64）に供給されてプ
ログラムが実行され、第２のモードのときはマイクロプ
ログラムコントローラ（60）よりのアドレスがセレクト
手段（70）を通じてマイクロプログラムメモリ（61）〜
（64）に供給されるもマイクロプログラムコントローラ
（60）にはこれより常にプログラムスタートアドレスを
発生させる信号が供給されて処理停止とされ、第３のモ
ードのときは、プログラム供給部（40）よりのアドレス
がセレクト手段（70）を通じてマイクロプログラムメモ
リ（61）〜（64）に供給されるとともに書き込み信号発
生手段（404）よりの書き込み信号によりプログラム供
給部（40）よりのプログラムがこのマイクロプログラム
メモリ（61）〜（64）に書き込まれてプログラム交換さ
れる。F operation In the first mode, the address from the micro program controller (60) is supplied to the micro program memories (61) to (64) through the selecting means (70) to execute the program, and in the second mode. The address from the micro program controller (60) is passed through the select means (70) to the micro program memory (61) ~
The signal supplied to the micro program controller (60) is always supplied to the micro program controller (60) to stop the processing. In the third mode, the program supply section (40) Is supplied to the micro program memories (61) to (64) through the selecting means (70), and the program from the program supplying section (40) causes the program from the micro program memory by the write signal from the write signal generating means (404). (61) to (64) are written and the programs are exchanged.

Ｇ 実施例 G₁ 画像処理装置の説明 第２図はこの発明装置が適用されるビデオ画像処理装置
の全体の概要の一実施例を示すもので、この例はデータ
処理の高速化を実現した例である。G Embodiment G ₁ Description of Image Processing Device FIG. 2 shows an embodiment of the overall outline of a video image processing device to which the device of the present invention is applied. This example is an example of realizing high-speed data processing. Is.

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下PIPと称す）（30A）とア
ドレスの管理等のデータの流れの管理と処理のタイミン
グ合わせを司るプロセッサの系（以下PVPと称す）（30
B）とに分ける。That is, in this example, the data processing unit is mainly a processor system that calculates pixel values (hereinafter referred to as PIP) (30A) and a processor system that manages data flow management such as address management and timing of processing (hereinafter (PVP) (30
B) and divide.

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
58-215813号公報参照）。したがって、この例の場合に
はビデオデータ処理をリアルタイムで行うことが可能に
なるほどの高速処理ができる。In the conventional data processing section, the processing time that is the sum of the processing times of both is required, whereas if it is divided in this way, the processing time of the larger one of the two will be sufficient (Japanese Patent Laid-Open Publication No. Sho.
58-215813). Therefore, in the case of this example, high-speed processing that enables video data processing to be performed in real time can be performed.

また、同図において（10）は入出力部（以下IOCと称
す）、（20）はメモリ部（以下VIMと称す）で、これは
入力画像メモリ（VIMIN）（20A）と出力画像メモリ（VI
MOUT）（20B）とからなる。（40）は処理の実行，停
止、プログラム交換をコントロールする全体のコントロ
ーラとしてのプロセッサ（以下TCと称す）である。Further, in the figure, (10) is an input / output unit (hereinafter referred to as IOC), (20) is a memory unit (hereinafter referred to as VIM), which is an input image memory (VIMIN) (20A) and an output image memory (VIA).
MOUT) (20B). (40) is a processor (hereinafter referred to as TC) as an overall controller that controls execution, stop, and program exchange of processing.

（50）はホストのコンピュータで、TC（40）から各プロ
セッサに供給するプログラムはこのホストのコンピュー
タ（50）から供給しておく。TC（40）ではそのプログラ
ムを例えばRAMにストアしておく。(50) is a host computer, and the program supplied from the TC (40) to each processor is supplied from this host computer (50). TC (40) stores the program in RAM, for example.

IOC（10）は前述と同様にビデオカメラやVTRからのビデ
オ信号をA/D変換し、入力画像メモリ（20A）に画像イメ
ージで書き込み、また、処理後の画像を出力画像メモリ
（20B）から読み出し、D/A変換し、モニタ等に出力す
る。The IOC (10) A / D-converts the video signal from the video camera or VTR, writes it as an image image in the input image memory (20A), and outputs the processed image from the output image memory (20B) as described above. Read, D / A convert, and output to a monitor.

この場合、このIOC（10）に入出力可能な信号はNTSC方
式あるいはR,G,B方式のビデオ信号であり、その方式の
指定はTC（40）によりなされる。また、１画素は例えば
８ビットのデータとされる。In this case, the signal that can be input / output to / from the IOC (10) is an NTSC type or R, G, B type video signal, and that type is designated by the TC (40). Further, one pixel is, for example, 8-bit data.

VIM（20）は複数枚のフレームメモリ、例えば12枚の765
×512バイトのフレームメモリから構成されている。こ
の例の場合、これら12枚のフレームメモリの使われ方は
固定的ではなく、処理目的に応じ、あるいは処理対象画
像に応じ、入力画像メモリ（20A）と出力画像メモリ（2
0B）とに自由に割り当てることができるようにされてい
る。また、メモリは２枚１組にして使用され、一方が書
き込み状態のとき、他方より読み出しができるようにさ
れて、IOC（10）によるVIM（20）の外部からの処理と、
PIP（30A）及びPVP（30B）によるVIM（20）の内部での
処理が並行して行えるようにされている。VIM (20) has multiple frame memories, eg 12 765
It consists of × 512 bytes of frame memory. In this example, these 12 frame memories are not used in a fixed manner, and the input image memory (20A) and the output image memory (2
0B) and can be freely assigned to. In addition, the memories are used as a set of two, and when one is in the writing state, the other can be read from, and the processing from the outside of the VIM (20) by the IOC (10),
Processing inside the VIM (20) by the PIP (30A) and PVP (30B) can be performed in parallel.

この場合において、このVIM（20）の複数枚のフレーム
メモリが、IOC（10）の支配下におかれるか、PVP（30
B）の支配下におかれるかの支配モード信号はIOC（10）
より発生し、VIM（20）に供給されている。In this case, multiple frame memories of this VIM (20) are under the control of IOC (10) or PVP (30
The control mode signal which is under the control of B) is IOC (10).
More generated and supplied to VIM (20).

PIP（30A）とPVP（30B）は基本的には同じアーキテクチ
ャで、制御部、演算部、メモリ部、入出力ポートからな
る独立のプロセッサで、それぞれ複数の単位プロセッサ
からなるマルチプロセッサ構成とされ、主として並列処
理方式により処理の高速化が図られている。The PIP (30A) and PVP (30B) are basically the same architecture, and are independent processors consisting of a control unit, an arithmetic unit, a memory unit, and an input / output port, each of which has a multiprocessor configuration including a plurality of unit processors, Higher processing speed is mainly achieved by the parallel processing method.

PIP（30A）は例えば60枚のPIPプロセッサと数枚のサブ
のプロセッサを有し、VIM（20）よりの画像データを加
工又はこのPIP内部で画像データを生成する。The PIP (30A) has, for example, 60 PIP processors and several sub processors, and processes image data from the VIM (20) or generates image data inside this PIP.

PVP（30B）は例えば30枚のプロセッサを有し、VIM（2
0）よりの画像データのPIP（30A）への割り当てや回収
などVIM（20）より内側の画像データの流れをコントロ
ールする。PVP (30B) has, for example, 30 processors, and VIM (2B
Controls the flow of image data inside the VIM (20) such as assigning and collecting the image data from 0) to the PIP (30A).

すなわち、PVP（30B）ではVIM（20）へのアドレスデー
タ及びコントロール信号を生成し、これらをVIM（20）
に供給するとともに、PIP（30A）の入出力コントロール
信号や他のコントロール信号を生成し、これらをPIP（3
0A）に供給する。That is, the PVP (30B) generates address data and control signals for the VIM (20), and these are generated by the VIM (20).
Supply to the PIP (30A) and generate input / output control signals for PIP (30A) and other control signals.
0A).

この画像データ処理としては常に入力画像メモリ（20
A）の１枚のフレームよりのデータのみを処理して出力
画像メモリ（20B）にその処理後のデータを書き込む場
合のみではなく、複数枚のフレームメモリよりの複数フ
レームにまたがるデータを用いて処理を行うこともあ
る。The input image memory (20
Not only when processing only the data from one frame of A) and writing the processed data to the output image memory (20B), but also using the data that spans multiple frames from the multiple frame memory May be done.

そして、PIP（30A）及びPVP（30B）での演算桁数は16ビ
ットが標準で画像データ処理の演算処理は１フレームの
画像データは１フレーム以内の処理すなわちリアルタイ
ム処理ができるような処理速度が可能とされる。もっと
も、１フレーム以上の処理時間を必要とする処理もあ
る。The number of calculation digits in PIP (30A) and PVP (30B) is 16 bits as standard, and the calculation processing of image data processing has a processing speed that can process one frame of image data within one frame, that is, real-time processing. Made possible. However, there are some processes that require a processing time of one frame or more.

この場合、PIP（30A）及びPVP（30B）による画像データ
処理はフレームに同期して行われる。このため、PVP（3
0B）にはIOC（10）よりフレームに同期した処理開始タ
イミング信号PSが供給される。この信号PSは通常ハイレ
ベルで、処理開始タイミングになるとローレベルとな
る。一方、PVP（30B）からは１つの処理が終了したこと
を示す信号OKがIOC（10）に供給される。この信号OKはP
VP（30B）のプロセッサのうち処理系のタイミング管理
を司るこのPVP（30B）の中核のプロセッサより処理が終
わると出力される。処理開始タイミング信号PSは各フレ
ームの１ライン目を示すフレーム開始信号と処理終了信
号OKとからIOC（10）において生成する。In this case, the image data processing by PIP (30A) and PVP (30B) is performed in synchronization with the frame. Therefore, PVP (3
A processing start timing signal PS synchronized with the frame is supplied to 0B) from the IOC (10). This signal PS is normally at high level, and becomes low level at the processing start timing. On the other hand, from the PVP (30B), a signal OK indicating that one process is completed is supplied to the IOC (10). This signal OK is P
This is output when processing is completed from the core processor of this PVP (30B), which controls timing of the processing system among the processors of VP (30B). The processing start timing signal PS is generated at the IOC (10) from the frame start signal indicating the first line of each frame and the processing end signal OK.

リアルタイムで処理をなす場合には、信号OKは各フレー
ムの終りで必ず得られるため、信号PSはフレーム開始信
号FLと同じ信号になる。When processing is performed in real time, the signal OK is always obtained at the end of each frame, so the signal PS becomes the same signal as the frame start signal FL.

一方、処理時間が１フレームより長い場合には、信号PS
はフレーム周期とはならず、信号OKが出た次のフレーム
の始めで得られる。On the other hand, if the processing time is longer than one frame, the signal PS
Is not the frame period and is obtained at the beginning of the next frame when the signal OK is output.

そして、IOC（10）からの処理開始タイミング信号PSが
ローレベルになったことをPVP（30B）の中核のプロセッ
サがプログラム的に検出すると、このプロセッサが走り
出し、他のプロセッサ（PIPも含む）にプログラムによ
りタイミング信号を出して、VIM（20）にアドレスを供
給し、VIM（20）よりの画像データを読み出してPIP（30
A）にて加工処理を行う。そして、処理が終わると信号O
Kを出力して停止し、次の処理開始タイミング信号PSを
待つ。Then, when the core processor of PVP (30B) programmatically detects that the processing start timing signal PS from the IOC (10) has become low level, this processor starts running and other processors (including PIP) The timing signal is output by the program, the address is supplied to the VIM (20), the image data from the VIM (20) is read, and the PIP (30
Processing is performed in A). Then, when processing is completed, signal O
It outputs K and stops, and waits for the next processing start timing signal PS.

この場合、同期信号やバースト信号は除かれた画像信号
部分のみが処理対象とされており、VIM（20）から読み
出されたデータは同期信号やバースト信号は含んでいな
い。このため、このIOC（10）では同期信号、バースト
信号、垂直ブランキング信号を生成するROMを内蔵して
おり、MTSC信号の場合、VIMOUT（20B）からのデータを
（必要なら組みかえて）これら同期信号、バースト信
号、垂直ブランキング信号とともにD/Aコンバータに送
る。In this case, only the image signal portion excluding the sync signal and the burst signal is targeted for processing, and the data read from the VIM (20) does not include the sync signal and the burst signal. For this reason, this IOC (10) has a built-in ROM that generates the synchronization signal, burst signal, and vertical blanking signal. In the case of MTSC signal, the data from VIMOUT (20B) (recombined if necessary) Send to D / A converter together with sync signal, burst signal and vertical blanking signal.

また、３原色信号である場合にも、外部同期信号が必要
であり、これもこの回路（15）で生成され、モニター等
に供給されるようにされている。Further, even in the case of the three primary color signals, an external synchronization signal is necessary, and this is also generated by this circuit (15) and supplied to a monitor or the like.

G₂ モード切換の説明 以上のようなマルチプロセッサによる並列処理システム
において、TC（40）が以下に述べるように３つのモード
により総合的に管理することにより、矛盾なく処理実
行、停止、プログラム交換ができるものである。Description of G ₂ mode switching In the parallel processing system with multi-processors as described above, TC (40) manages comprehensively in three modes as described below, so that processing execution, stop, and program exchange can be performed consistently. It is possible.

第１図はPIP（30A）又はPVP（30B）の複数のプロセッサ
のうちの１つのプロセッサの制御部と、TC（40）との間
の接続関係を示すもので、プログラム交換されているす
べてのプロセッサについて同様の構成となる。FIG. 1 shows the connection between the control unit of one of the multiple processors of PIP (30A) or PVP (30B) and the TC (40). The processor has the same configuration.

すなわち、同図において、TC（40）以外はプロセッサの
制御部の構成の一例を示し、（60）はマイクロプログラ
ムコントローラ、（61）〜（64）はマイクロプログラム
メモリである。マイクロプログラムコントローラ（60）
からはマイクロプログラムメモリ（61）〜（64）のアド
レスを発生する。That is, in the figure, an example of the configuration of the control unit of the processor other than the TC (40) is shown, (60) is a micro program controller, and (61) to (64) are micro program memories. Micro Program Controller (60)
Generates addresses of micro program memories (61) to (64).

マイクロプログラムメモリ（61）からは、マイクロプロ
グラムコントローラ（60）の複数のインストラクション
のうちの１つを選択するインストラクションビットが得
られ、これがレジスタ（65）を介してコントローラ（6
0）のインストラクション端子Ｉに供給される。The microprogram memory (61) provides an instruction bit for selecting one of a plurality of instructions of the microprogram controller (60), which is provided via the register (65) to the controller (6).
0) instruction terminal I.

この場合、インストラクションビットは例えば４ビット
で16通りのインストラクションをこのコントローラ（6
0）は有する。In this case, the instruction bit is, for example, 4 bits, and 16 kinds of instructions are provided by this controller (6
0) has.

また、（66）は選択器で、これには所望の１ビットの情
報が複数個供給され、マイクロプログラムメモリ（62）
より読み出された情報によってそのうちの１つが選択さ
れる。この選択器（66）よりの１ビットの情報はプログ
ラムコントローラ（60）にコンディションコードとして
供給され、次のアドレスとして、１個歩進したものか、
ダイレクト入力端Ｄに供給されるアドレスか、その他の
アドレスかを選択する情報とされる。Further, (66) is a selector, to which a plurality of desired 1-bit information is supplied, and the micro program memory (62)
One of them is selected according to the read information. The 1-bit information from the selector (66) is supplied to the program controller (60) as a condition code, and is the next address incremented by one?
The information is information for selecting the address supplied to the direct input terminal D or another address.

マイクロプログラムメモリ（63）からは、例えば「go t
o文」の行き先のアドレスの情報や、Doループの回数等
の情報が得られ、これはレジスタ（67₁）にラッチされ
る。From the microprogram memory (63), for example, "go t
Information about the destination address of the "o sentence" and information such as the number of Do loops are obtained, and this is latched in the register (67 ₁ ).

マイクロプログラムメモリ（64）からはマイクロインス
トラクションの情報が得られ、これはレジスタ（68）を
介してこのプロセッサの演算部に与えられる。Microinstruction information is obtained from the microprogram memory (64) and is provided to the arithmetic unit of this processor via the register (68).

このマイクロプログラムコントローラ（60）は３つのイ
ネーブル信号PL,VECT,MAPのうちの１つをインストラク
ションビットに応じてイネーブルとするようにされてい
る。したがって、インストラクションビットによりレジ
スタ（67₁）〜（67₃）のうちの１つがイネーブルにな
り、そのレジスタにラッチされていたアドレスがダイレ
クト入力となる。殆どのインストラクションでは信号PL
がイネーブルになり、信号VECT,MAPがイネーブルになる
のは特定のインストラクションのみである。しかも、そ
のインストラクションビットの状態において、ダイレク
ト入力を選択するかどうかは選択器（66）よりのコンデ
ィションコードによる。The microprogram controller (60) enables one of the three enable signals PL, VECT, MAP according to the instruction bit. Therefore, _one of the registers (67 ₁ ) to (67 ₃ ) is enabled by the instruction bit, and the address latched in the register becomes a direct input. Signal PL for most instructions
Are enabled and the signals VECT, MAP are enabled only for specific instructions. Moreover, in the state of the instruction bit, whether to select the direct input depends on the condition code from the selector (66).

また、このマイクロプログラムコントローラ（60）はレ
ジスタ（65）よりの４ビットのインストラクションビッ
トが〔0000〕のとき、〔JUMP ZERO〕という命令になり
このマイクロプログラムコントローラ（60）よりはコン
ディションコードに関係なく常にスタートアドレスであ
る０番地が出力される状態となる。Also, this micro program controller (60) becomes an instruction of [JUMP ZERO] when the instruction bit of 4 bits from the register (65) is [0000], and regardless of the condition code than this micro program controller (60). The start address 0 is always output.

一方、TC（40）はマイクロプログラムメモリ（61）〜
（64）に供給するプログラムがストアされるRAM（401）
と、そのアドレス発生器（402）を有する。On the other hand, TC (40) is a micro program memory (61) ~
RAM (401) where the program supplied to (64) is stored
And its address generator (402).

また、実行モード、リセット（停止）モード、プログラ
ム交換モードの３つのモード実現するための２ビットの
モード信号MA及びMBを生成するモード信号生成手段（40
3）が設けられるとともに、プログラム交換モードのと
き、マイクロプログラムメモリ（61）〜（64）に対する
プログラム書き込み信号を発生する書き込み信号発生手
段（404）が設けられる。In addition, a mode signal generation means (40) for generating 2-bit mode signals MA and MB for realizing three modes of an execution mode, a reset (stop) mode and a program exchange mode (40
3) is provided, and write signal generating means (404) for generating a program write signal to the micro program memories (61) to (64) is provided in the program exchange mode.

モード信号生成手段（403）は例えば第３図のように形
成される。The mode signal generating means (403) is formed, for example, as shown in FIG.

すなわち、スイッチSWA及びSWBは操作者によって切り換
えられるスイッチで、それぞれその一方の端子Ａに正の
直流電圧が与えられ、他方の端子Ｂは接地されている。
そして、スイッチSWAに得られる信号ａはオアゲート（4
08）の一方の入力端に供給される。また、スイッチSWB
に得られる信号ｂはモード信号MBとして導出されるとと
もにオアゲート（408）の他方の入力端に供給される。
そして、オアゲート（408）よりモード信号MAが導出さ
れる。That is, the switches SWA and SWB are switches that can be switched by the operator, and a positive DC voltage is applied to one terminal A of the switches and the other terminal B is grounded.
The signal a obtained at the switch SWA is the OR gate (4
08) is supplied to one input terminal. Also, switch SWB
The signal b obtained at 1 is derived as the mode signal MB and is supplied to the other input terminal of the OR gate (408).
Then, the mode signal MA is derived from the OR gate (408).

この場合、この２ビットのモード信号MA及びMBにより次
のようにモードが設定される。In this case, the mode is set as follows by the 2-bit mode signals MA and MB.

すなわち、スイッチSWBが端子Ａ側に切り換えられると
きはスイッチSWAの状態にかかわらず実行モード、スイ
ッチSWAが端子Ａ側に切り換えられ、スイッチSWBが端子
Ｂ側に切り換えられるとリセットモード、さらにスイッ
チSWBがＢ側に切り換えられ、かつスイッチSWAも端子Ｂ
側に切り換えられるとプログラム交換モードとなる。 That is, when the switch SWB is switched to the terminal A side, the execution mode is executed irrespective of the state of the switch SWA, the switch SWA is switched to the terminal A side, and the switch SWB is switched to the terminal B side in the reset mode, and further the switch SWB is switched to the reset mode. Switched to B side, and switch SWA is also terminal B
When switched to the side, the program exchange mode is set.

上記の〔表１〕から明らかなように、信号MBが「０」に
なるときはプログラムの実行を停止し、「１」になった
ら実行可能となる。したがって、このモード信号MBはリ
セット（停止）信号として意味づけられる。As is clear from Table 1 above, when the signal MB becomes "0", the execution of the program is stopped, and when it becomes "1", the program can be executed. Therefore, this mode signal MB is meant as a reset (stop) signal.

一方、信号MAが「０」になるときがプログラム交換が可
能となる。したがって、このモード信号MAはチェンジ信
号として意味づけられる。On the other hand, when the signal MA becomes "0", program exchange becomes possible. Therefore, this mode signal MA is meant as a change signal.

この２つのモード信号MA,MBによって次のように各モー
ドが現出される。These two mode signals MA and MB cause each mode to appear as follows.

すなわち、（70）はマイクロプログラムメモリ（61）〜
（64）に対するアドレスを、マイクロプログラムコント
ローラ（60）からのアドレスと、TC（40）からのアドレ
スとを選択するためのセレクタで、このセレクト信号と
して信号MAが供給され、この信号MAが「１」のときマイ
クロプログラムコントローラ（60）よりのアドレスを、
この信号MAが「０」のときTC（40）よりのアドレスを、
それぞれ選択する。That is, (70) is the micro program memory (61) ~
A signal MA is supplied as this select signal by a selector for selecting the address for (64) from the address from the micro program controller (60) and the address from the TC (40), and this signal MA is "1. , The address from the micro program controller (60)
When this signal MA is "0", the address from TC (40)
Select each.

また、（71）は書き込み信号WRをゲートするゲート回路
で、信号MAがそのゲート信号とされ、これが「０」のと
きゲート開とされて、マイクロプログラムメモリ（61）
〜（64）の各書き込みイネーブル端子に信号WRが供給さ
れる。Reference numeral (71) is a gate circuit for gated the write signal WR, and the signal MA is used as the gate signal, and when the signal MA is "0", the gate is opened, and the microprogram memory (61).
The signal WR is supplied to each write enable terminal of (64).

各マイクロプログラムメモリ（61）〜（64）は、その書
き込みイネーブル端子に「０」が供給されるとき書き込
み可能状態となる。Each of the micro program memories (61) to (64) becomes a writable state when "0" is supplied to its write enable terminal.

さらに、信号MBはレジスタ（65）のリセット端子に供給
され、これが「０」のときレジスタ（65）はリセットさ
れる。Further, the signal MB is supplied to the reset terminal of the register (65), and when it is "0", the register (65) is reset.

TC（40）においてはモード信号MA,MBの状態をロード制
御部（400）が監視し、各モードに応じて、このTC（4
0）内の処理をコントロールするようにされている。In the TC (40), the load control section (400) monitors the state of the mode signals MA and MB, and according to each mode, the TC (4
It is designed to control the processing in (0).

G₃ プログラム実行モードの説明 このとき、モード信号MAは「１」であるので、セレクタ
（70）からはマイクロプログラムコントローラ（60）よ
りのアドレスが得られ、これはレジスタ（69）を介して
１クロック分遅らされて各マイクロプログラムメモリ
（61）〜（64）に供給される。また、オアゲート（71）
の出力は信号MAが「１」であるので常に「１」となり、
メモリ（61）〜（64）は書き込みイネーブルにならな
い。G ₃ Program Execution Mode Description At this time, since the mode signal MA is “1”, the address from the micro program controller (60) is obtained from the selector (70), which is 1 via the register (69). It is delayed by the clock and supplied to each of the micro program memories (61) to (64). Also, OR gate (71)
The output of is always "1" because the signal MA is "1",
Memories (61)-(64) are not write enabled.

さらに、モード信号MBが「１」であるので、レジスタ
（65）はリセットされず、マイクロプログラムメモリ
（61）より読み出されたデータがこのレジスタ（65）で
１クロック分遅らされてマイクロプログラムコントロー
ラ（60）のインストラクション端子に供給され、プログ
ラムが実行される。このとき、マイクロプログラムメモ
リ（64）よりはマイクロインストラクションが読み出さ
れ、レジスタ（68）で１クロック分遅らされて演算部に
供給される。Further, since the mode signal MB is "1", the register (65) is not reset, and the data read from the microprogram memory (61) is delayed by one clock in this register (65) and the microprogram It is supplied to the instruction terminal of the controller (60) and the program is executed. At this time, the micro instruction is read from the micro program memory (64), delayed by one clock in the register (68), and supplied to the arithmetic unit.

この実行モードにおいて、プログラムコントローラ（6
0）とマイクロプログラムメモリ（61）〜（64）との間
に１つのレジスタ（69）、マイクロプログラムメモリ
（61）〜（63）の出力側とプログラムコントローラ（6
0）との間に１つのレジスタ（65），（67₁）、（選択器
（66）の入力にはレジスタが在る）というように２つの
パイプラインレジスタをはさんでいる。これによってク
ロックサイクルを短くすることができる。In this run mode, the program controller (6
0) and the micro program memory (61) to (64), a register (69), the output side of the micro program memory (61) to (63) and the program controller (6).
Two pipeline registers are sandwiched between one register (65), (67 ₁ ) and (0) and (there is a register at the input of the selector (66)). This can shorten the clock cycle.

すなわち、この例の画像処理装置は、マルチプロセッサ
による並列処理方式を主として採用するが、上記のよう
にパイプライン処理方式をも一部取り入れてより処理の
高速化が図られている。That is, the image processing apparatus of this example mainly adopts a parallel processing method by a multiprocessor, but as described above, a part of the pipeline processing method is also adopted to further speed up the processing.

G₄ プログラム交換モードの説明 このとき、モード信号MBは「０」であるので、レジスタ
（65）はリセットされ、プログラムコントローラ（60）
のインストラクション端子には〔0000〕が供給されるの
で、このプログラムコントローラ（60）よりのアドレス
は常に０が出力し続け、停止している。つまり、PIP（3
0A）及び（30B）のすべての処理系プロセッサのプログ
ラムアドレスが「０」で、プログラム停止の状態にあ
る。G ₄ Explanation of program exchange mode At this time, since the mode signal MB is "0", the register (65) is reset and the program controller (60) is reset.
Since [0000] is supplied to the instruction terminal of, the address from the program controller (60) always outputs 0 and is stopped. That is, PIP (3
The program addresses of all the processors of 0A) and (30B) are "0", and the programs are stopped.

一方、モード信号MAも「０」であるので、セレクタ（7
0）はTC（40）のアドレス発生器（402）よりのアドレス
を選択する状態になる。On the other hand, since the mode signal MA is also “0”, the selector (7
0) is in a state of selecting an address from the address generator (402) of TC (40).

すなわち、このプログラム交換モードではすべてのプロ
セッサのマイクロプログラムメモリは完全にTC（40）に
支配される。なお、この場合、プログラムコントローラ
（60）の出力イネーブル端子に信号MAを供給して、この
プログラムコントローラ（60）の出力バッファをオフと
しておくようにしてもよい。That is, in this program exchange mode, the microprogram memory of all processors is completely controlled by TC (40). In this case, the signal MA may be supplied to the output enable terminal of the program controller (60) to turn off the output buffer of the program controller (60).

そして、このプログラム交換のモードにおいては、TC
（40）のプログラム交換のプログラムに従って、ロード
制御部（400）の命令に従いアドレス発生器（402）より
RAM（401）にアドレスが与えられて、マイクロプログラ
ムメモリ（61）〜（64）に送るプログラムデータがこの
RAM（401）より読み出される。これとともに書き込み信
号発生手段（404）よりの書き込み信号WRが「０」にな
り、モード信号MAが「０」であるので、オアゲート（7
1）の出力も「０」になるためマイクロプログラムメモ
リ（61）〜（64）は書き込み可能状態となる。And in this program exchange mode, TC
From the address generator (402) according to the instruction of the load control unit (400) according to the program for program exchange (40).
The address is given to the RAM (401) and the program data to be sent to the micro program memories (61) to (64) is this.
Read from RAM (401). At the same time, the write signal WR from the write signal generating means (404) becomes "0" and the mode signal MA is "0", so the OR gate (7
Since the output of 1) is also "0", the microprogram memories (61) to (64) are ready for writing.

したがって、RAM（401）よりのプログラムデータがアド
レス発生手段（402）よりのアドレスに従ってマイクロ
プログラムメモリ（61）〜（64）に順次書き込まれてプ
ログラム交換がなされる。Therefore, the program data from the RAM (401) is sequentially written into the micro program memories (61) to (64) according to the address from the address generating means (402) to exchange the programs.

この例では、このプログラム交換は複数のプロセッサの
１つ毎に順次なされる。In this example, this program exchange is sequentially performed for each of the plurality of processors.

すなわち、TC（40）にはプロセッサ選択信号がストアさ
れているROM（405）が設けられており、このROM（405）
よりプログラム交換時、ロード制御部（400）よりの命
令によりプロセッサ選択信号が読み出される。そして、
このプロセッサ選択信号がデコーダ（406）でデコード
されて、選択されるプロセッサに対する選択信号SELの
みが「０」になり、他は「１」となる。この選択信号SE
Lはオアゲート（71）に供給されており、この選択信号S
ELが「０」になっているプロセッサのマイクロプログラ
ムメモリ（61）〜（64）のみが書き込み可能状態とさ
れ、プログラムの書き換えがなされる。That is, the TC (40) is provided with the ROM (405) in which the processor selection signal is stored. This ROM (405)
During program exchange, the processor selection signal is read by an instruction from the load control section (400). And
This processor selection signal is decoded by the decoder (406), and only the selection signal SEL for the selected processor becomes "0" and the others become "1". This selection signal SE
L is supplied to the OR gate (71), and this selection signal S
Only the microprogram memories (61) to (64) of the processor whose EL is "0" are set to the writable state, and the program is rewritten.

１つのプロセッサのマイクロプログラムメモリへの書き
換えが終わると、ROM（405）から次のプロセッサのプロ
セッサ選択信号が発生し、そのプロセッサの選択信号SE
Lが「０」になり、同様にしてこのプロセッサのプログ
ラム交換がされる。すべてのプロセッサのプログラムを
交換するときはこれがプロセッサの数だけ繰り返される
ことになる。When the rewriting to the microprogram memory of one processor is completed, the processor selection signal for the next processor is generated from the ROM (405), and the selection signal SE for that processor is generated.
L becomes "0", and the programs of this processor are exchanged in the same manner. When exchanging the programs of all processors, this is repeated for the number of processors.

また、この例では各プロセッサに送るプログラムが複数
ある場合、あるいは、各プロセッサに送るプログラムが
異なる複数のものである場合、これら複数のプログラム
を１つのプログラムとみなして各プロセッサに書き込む
ようにする。そして、そのプロセッサ毎において必要な
プログラムはその実行開始アドレスを各プロセッサに与
えることにより指定してやるようにする。Further, in this example, when there are a plurality of programs to be sent to each processor, or when there are a plurality of different programs to be sent to each processor, these plurality of programs are regarded as one program and written to each processor. Then, a program required for each processor is specified by giving the execution start address to each processor.

その実行開始アドレスはRAM（407）より得られ、各プロ
セッサのレジスタ（67₃）に供給される。そしてこのレ
ジスタ（67₃）のラッチ信号として前の選択信号SELが供
給され、この選択信号SELが「０」から「１」になるタ
イミングでそのときの実行開始アドレスがラッチされ
る。The execution start address is obtained from RAM (407), it is supplied to each processor register (67 _3). Then, the previous selection signal SEL is supplied as a latch signal of this register (67 ₃ ), and the execution start address at that time is latched at the timing when this selection signal SEL changes from “0” to “1”.

このレジスタ（67₃）はマイクロプログラムコントロー
ラ（60）よりのイネーブル信号MAPによりイネーブルに
なり、そのラッチデータがダイレクト入力端Ｄに供給さ
れるが、前述の実行モード時において、プログラムスタ
ートするとき、このレジスタ（67₃）よりのアドレスが
プログラムコントローラ（60）に取り込まれて、このア
ドレスからプログラムコントローラ（60）よりアドレス
が発生するようにされている。The register (67 ₃₎ is enabled by the enable signal MAP than microprogram controller (60), although the latched data is supplied to the direct input terminal D, in the execution mode described above, when programming start, this address from the register (67 ₃₎ is incorporated into the program controller (60), the address from the program controller (60) is adapted to generate from this address.

こうして、１つのプロセッサにはプログラムとその実行
開始アドレスが順次送られる。なおRAM（407）の各プロ
セッサ毎の実行開始アドレスはホストのコンピュータ
（50）より予め与えられている。In this way, the program and its execution start address are sequentially sent to one processor. The execution start address of each processor in the RAM (407) is given in advance by the host computer (50).

前述もしたように、このプログラム交換モードではマイ
クロプログラムコントローラ（60）はアドレス０番地を
出し続け、停止状態にある。As described above, in this program exchange mode, the micro program controller (60) continues to output the address 0 and is in a stopped state.

G₅ リセット（停止）モードの説明 このときは、モード信号MA＝1,MB＝０であるので、各プ
ロセッサのセレクタ（70）からはプログラムコントロー
ラ（60）よりのアドレスが選択されるが、レジスタ（6
5）が信号MBによりリセット状態であるので、このプロ
グラムコントローラ（60）からはアドレス０番地が出続
け、すべてのプロセッサではプログラム実行停止の状態
となる。G ₅ Explanation of reset (stop) mode At this time, since the mode signals MA = 1, MB = 0, the address from the program controller (60) is selected from the selector (70) of each processor, but the register (6
Since 5) is in the reset state by the signal MB, the address 0 continues to be output from the program controller (60), and the program execution is stopped in all the processors.

信号MAが「１」であるから、マイクロプログラムメモリ
（61）〜（64）に「０」になる書き込み信号は与えられ
ない。Since the signal MA is "1", the write signal which becomes "0" is not given to the micro program memories (61) to (64).

そして、このリセットモードにおいて各プロセッサのマ
イクロプログラムメモリに予め書き込まれている複数の
プログラムのうちの次に実行したいプログラムの開始ア
ドレスが指定し直される。すなわち、これはプログラム
交換時と同様にROM（405）よりプロセッサ選択信号とRA
M（407）より実行開始アドレスがプロセッサ毎に順次出
力され、順次各プロセッサのレジスタ（67₃）に、信号S
ELによって実行開始アドレスがラッチされる。Then, in this reset mode, the start address of the program to be executed next among the plurality of programs previously written in the microprogram memory of each processor is re-designated. That is, this is the same as when exchanging programs from the ROM (405) to the processor selection signal and RA.
The execution start address is sequentially output from M (407) for each processor, and the signal S is sequentially output to the register (67 ₃ ) of each processor.
The execution start address is latched by EL.

G₆ TC（40）の処理の流れの説明 以上の３つのモードはTC（40）のプロセッサのプログラ
ムによってコントロールされる。G ₆ TC (40) processing flow description The above three modes are controlled by the TC (40) processor program.

第４図はそのTC（40）における処理のフローチャートで
ある。FIG. 4 is a flowchart of the processing in the TC (40).

すなわち、先ず、ステップ〔101〕でリセット信号MBの
状態が判別される。そして、信号MB＝１のときは、第３
図から明らかなように信号MA＝１であるのでプログラム
実行モードであり、TC（40）ではこのステップ〔101〕
を続けることになる。That is, first, in step [101], the state of the reset signal MB is determined. When the signal MB = 1, the third
As can be seen from the figure, the signal MA = 1, so it is in the program execution mode. In TC (40), this step [101]
Will continue.

そして、信号MB＝０になると、このステップ〔101〕か
らステップ〔102〕に進み、信号MAの状態が判別され
る。When the signal MB = 0, the process proceeds from step [101] to step [102] to determine the state of the signal MA.

信号MA＝１であればリセットモードであり、前述したよ
うに全プロセッサのプログラムコントローラ（60）はア
ドレス０を出し続け、プログラム実行停止となる。そし
て、このときステップ〔103〕に進み、全プロセッサに
順次開始アドレスが供給される。そして、ステップ〔10
1〕に戻る。If the signal MA = 1, the reset mode is set, and as described above, the program controllers (60) of all the processors continue to output the address 0, and the program execution is stopped. Then, at this time, the process proceeds to step [103], and the start address is sequentially supplied to all the processors. Then, step [10
Return to 1].

一方、ステップ〔102〕において信号MA＝０であれば、
信号MB＝０であるのでプログラム交換モードとなり、ス
テップ〔104〕に進み、TC（40）のROM（405）に０をロ
ードして最初のプロセッサを指定し、ステップ〔105〕
でプログラムをそのプロセッサに転送する。次にステッ
プ〔106〕に進み、ROM（405）を１つ進ませる。次にス
テップ〔107〕でプログラムの転送がすべてのプロセッ
サに対し終了し、あるいは転送の必要なプロセッサへの
転送が終了したかどうか判別され、終了していなければ
ステップ〔105〕に戻り、次のプロセッサへのプログラ
ム転送がステップ〔106〕でなされる。On the other hand, if the signal MA = 0 in step [102],
Since the signal MB = 0, the program exchange mode is entered, and the process proceeds to step [104], 0 is loaded into the ROM (405) of the TC (40) to specify the first processor, and the step [105]
To transfer the program to that processor. Next, in step [106], the ROM (405) is advanced by one. Next, in step [107], it is judged whether or not the transfer of the program has been completed for all the processors, or the transfer to the processor that requires the transfer has been completed. If not completed, the process returns to step [105], and the next Transfer of the program to the processor is done in step [106].

このステップ〔105〕〜〔107〕が、最大、プロセッサの
数だけくり返される。The steps [105] to [107] are repeated for the maximum number of processors.

そして、ステップ〔107〕でプログラムの転送が終了し
たと判別されると、ステップ〔108〕に進み、信号MAの
状態が判別される。信号MA＝０であればこのステップ
〔108〕がくり返えされプログラム交換モードが保持さ
れることになる。信号MA＝１になるとプログラム交換モ
ードを脱したことになり、ステップ〔101〕に戻る。When it is determined in step [107] that the transfer of the program is completed, the process proceeds to step [108], and the state of the signal MA is determined. If the signal MA = 0, step [108] is repeated and the program exchange mode is held. When the signal MA = 1, the program exchange mode has been exited, and the process returns to step [101].

以上の例の場合、複数のプロセッサからなる並列処理装
置においてその複数のプロセッサがTC（40）によってト
ータル的に３つのモードで管理されることになり、各プ
ロセッサは相互に矛盾なく管理される。すなわち、複数
のプロセッサを別個に管理すると、あるものは実行、あ
るものはプログラム交換、あるものはリセットと区々に
なり、誤った実行をしてしまうことにもなりかねない
が、この例ではそのような事態を防止することができ
る。In the case of the above example, in the parallel processing device including a plurality of processors, the plurality of processors are managed in total by the TC (40) in three modes, and the respective processors are managed without mutual contradiction. In other words, if you manage multiple processors separately, you might end up with some things running, some things exchanging programs, and some things resetting, which could lead to incorrect execution, but in this example Such a situation can be prevented.

また、この例の場合、プログラム交換モードや実行モー
ドから、スイッチSWB,SWAを採用することによってリセ
ットモードに即座に移ることができる。したがって、実
行途中やプログラム交換がすべてのプロセッサになされ
ていない途中の段階で適宜リセットモードにすることが
できる。Further, in the case of this example, it is possible to immediately shift from the program exchange mode or the execution mode to the reset mode by adopting the switches SWB and SWA. Therefore, the reset mode can be appropriately set in the middle of the execution or the stage in which the programs are not exchanged for all the processors.

なお、以上はマルチプロセッサの例として説明したがこ
の発明は１つのプロセッサをモードコントロールする場
合にも適用できることは言うまでもない。Although the above description has been given as an example of a multiprocessor, it is needless to say that the present invention can be applied to the case where one processor is mode-controlled.

なお、以上はこの発明装置をビデオ信号処理に適用した
場合であるが、オーディオ信号や他の情報信号をデジタ
ル処理する場合にも、単位時間分毎にメモリにストアし
て、その単位時間分の信号毎に処理するものであるの
で、この発明はこれらビデオ信号以外の情報信号処理に
も適用可能である。The above is the case where the device of the present invention is applied to the video signal processing. However, even when the audio signal and other information signals are digitally processed, they are stored in the memory every unit time and the unit time is stored. Since the processing is performed for each signal, the present invention can be applied to information signal processing other than these video signals.

Ｈ 発明の効果 この発明によれば、処理プロセッサを３つのモードでト
ータル的にコントロールすることによって、処理の実行
〜停止、プログラム交換を明快に矛盾なく制御できるも
のである。H Effect of the Invention According to the present invention, it is possible to clearly and consistently control execution / stop of processing and program exchange by totally controlling the processor in three modes.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明装置の要部の一例のブロック図、第２
図はこの発明装置の一例としてのビデオ画像処理装置の
例を示すブロック図、第３図はモード信号生成手段の例
を示す図、第４図はモードコントロールのフローチャー
トを示す図、第５図はビデオ画像処理装置の一例のブロ
ック図である。 （40）はプログラム供給部となるTC、（60）はマイクロ
プログラムコントローラ、（61）〜（64）はマイクロプ
ログラムメモリ、（70）はセレクタ、（401）はプログ
ラムをストアしているRAM、（402）はそのアドレス発生
部、（403）はモード信号生成部、（404）は書き込み信
号発生部である。FIG. 1 is a block diagram of an example of the main part of the device of the present invention, and FIG.
FIG. 4 is a block diagram showing an example of a video image processing device as an example of the device of the present invention, FIG. 3 is a diagram showing an example of mode signal generating means, FIG. 4 is a diagram showing a flow chart of mode control, and FIG. It is a block diagram of an example of a video image processing device. (40) is a TC serving as a program supply unit, (60) is a micro program controller, (61) to (64) are micro program memories, (70) is a selector, (401) is a RAM storing a program, ( Reference numeral 402 is an address generator, (403) is a mode signal generator, and (404) is a write signal generator.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数の処理用プロセッサと、該複数の処理
用プロセッサのモードを実行モードとリセットモードと
プログラム交換モードのうちの任意のモードに切り換え
制御する制御用プロセッサと、を備えた情報処理装置に
おいて、 上記制御用プロセッサは、上記モードを示す信号を出力
するモード信号生成手段と、処理プログラムと該処理プ
ログラムが格納される位置を示すアドレス信号を出力す
るプログラム供給部と、上記処理プログラムの書き込み
を可能にするための書込み信号を出力する書込み信号発
生手段とを備え、 上記複数の処理用プロセッサは夫々、マイクロプログラ
ムを記憶するマイクロプログラムメモリと、該マイクロ
プログラムメモリに読出しアドレスを供給するマイクロ
プログラムコントローラと、上記マイクロプログラムメ
モリから読出された上記マイクロプログラムに応じた処
理動作を行う演算部と、上記プログラム供給部からのア
ドレス信号と上記マイクロプログラムコントローラから
のアドレス信号とを選択的に上記マイクロプログラムメ
モリに供給するセレクタとを有し、 上記実行モード時に、上記モード信号生成手段が上記実
行モードを示す信号を出力し、上記セレクタは、上記実
行モードを示す信号に基づいて上記マイクロプログラム
コントローラからのアドレス信号を上記マイクロプログ
ラムメモリに供給し、上記演算部が上記マイクロプログ
ラムメモリから読出されたマイクロプログラムに応じた
処理動作を実行し、 上記リセットモード時に、上記モード信号生成手段が上
記リセットモードを示す信号を出力し、上記セレクタ
は、上記リセットモードを示す信号に基づいて上記マイ
クロプログラムコントローラからのアドレス信号を上記
マイクロプログラムメモリに供給し、上記マイクロプロ
グラムコントローラが上記リセットモードを示す信号に
基づいて常に所定のアドレスを示すアドレス信号を出力
することにより、上記演算部の処理動作が停止し、 上記プログラム交換モード時に、上記モード信号生成手
段が上記プログラム交換モードを示す信号を出力し、上
記セレクタは、上記プログラム交換モードを示す信号に
基づいて上記プログラム供給部からの上記アドレス信号
を上記マイクロプログラムメモリに供給し、上記マイク
ロプログラムメモリは、上記書込み信号発生手段から供
給される上記書込み信号に応答して、上記セレクタを介
して供給される上記アドレス信号にて示される位置に上
記プログラム供給部から供給される上記処理プログラム
を交換後のマイクロプログラムとして記憶するようにな
されていることを特徴とする情報処理装置。1. An information processing system comprising: a plurality of processing processors; and a control processor for controlling switching of the modes of the plurality of processing processors to an arbitrary mode among an execution mode, a reset mode and a program exchange mode. In the apparatus, the control processor includes a mode signal generation unit that outputs a signal indicating the mode, a program supply unit that outputs a processing program and an address signal indicating a position where the processing program is stored, and a processing program of the processing program. Write signal generating means for outputting a write signal for enabling writing, each of the plurality of processing processors has a micro program memory for storing a micro program and a micro program memory for supplying a read address to the micro program memory. Program controller and the above An operation unit for performing a processing operation according to the microprogram read from the program memory, and a selector for selectively supplying the address signal from the program supply unit and the address signal from the microprogram controller to the microprogram memory. In the execution mode, the mode signal generation means outputs a signal indicating the execution mode, and the selector receives the address signal from the micro program controller based on the signal indicating the execution mode. The program signal is supplied to the program memory, the arithmetic unit executes a processing operation according to the micro program read from the micro program memory, and in the reset mode, the mode signal generation means outputs a signal indicating the reset mode, The selector is An address signal from the micro program controller is supplied to the micro program memory based on a signal indicating the set mode, and the micro program controller always outputs an address signal indicating a predetermined address based on the signal indicating the reset mode. As a result, the processing operation of the arithmetic unit is stopped, and in the program exchange mode, the mode signal generation means outputs a signal indicating the program exchange mode, and the selector is based on the signal indicating the program exchange mode. The address signal from the program supply unit is supplied to the micro program memory, and the micro program memory is supplied via the selector in response to the write signal supplied from the write signal generating means. Address That it is adapted to store a microprogram after exchanging the processing program supplied from the program providing unit into the position shown by the information processing apparatus according to claim.