JPH0773171B2 - 複合演算増幅回路 - Google Patents
複合演算増幅回路Info
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- JPH0773171B2 JPH0773171B2 JP62246039A JP24603987A JPH0773171B2 JP H0773171 B2 JPH0773171 B2 JP H0773171B2 JP 62246039 A JP62246039 A JP 62246039A JP 24603987 A JP24603987 A JP 24603987A JP H0773171 B2 JPH0773171 B2 JP H0773171B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高速・高精度のパルス増幅器に係わり、特に
複数個の演算増幅器を合成してなる複合演算増幅回路に
関する。
複数個の演算増幅器を合成してなる複合演算増幅回路に
関する。
（従来の技術） 近年、半導体ウェハやマスク等の試料に微細パターンを
形成するものとして、各種の電子ビーム露光装置が用い
られている。この装置では、ビームを高速・高精度に偏
向するために、高速・高精度のパルス増幅器が必要とな
る。
形成するものとして、各種の電子ビーム露光装置が用い
られている。この装置では、ビームを高速・高精度に偏
向するために、高速・高精度のパルス増幅器が必要とな
る。
第９図は従来の非反転増幅回路の一例を示す回路構成図
であり、図中91は演算増幅器、92は抵抗R1、93は抵抗R2
を示している。この回路において、入力電圧をe1,出力
電圧をe2,増幅器91の増幅度をＡとすれば、増幅器91の
−入力電圧e7は e7＝R1×e1/（R1＋R2） となり、出力電圧e2は e2＝（e1−e7）Ａ となる。１＋R1/R2＝Ｇとおけば、 e2＝Ｇ｛１−G/（Ｇ＋Ａ）｝e1 となる。一般的にはＧ≪Ａであるから e2＝Ｇ×e1 であるが、電子ビーム露光装置の偏向増幅器等の高精度
な増幅器は｛１−G/（Ｇ＋Ａ）｝の項が問題になる。例
えば、Ｇ＝10で16ビットのDAコンバータの1/2LSB精度を
得るために必要な演算増幅器の増幅度Ａは142dB以上な
ければならない。これだけの増幅度を持って、なおかつ
高速な演算増幅器はない。
であり、図中91は演算増幅器、92は抵抗R1、93は抵抗R2
を示している。この回路において、入力電圧をe1,出力
電圧をe2,増幅器91の増幅度をＡとすれば、増幅器91の
−入力電圧e7は e7＝R1×e1/（R1＋R2） となり、出力電圧e2は e2＝（e1−e7）Ａ となる。１＋R1/R2＝Ｇとおけば、 e2＝Ｇ｛１−G/（Ｇ＋Ａ）｝e1 となる。一般的にはＧ≪Ａであるから e2＝Ｇ×e1 であるが、電子ビーム露光装置の偏向増幅器等の高精度
な増幅器は｛１−G/（Ｇ＋Ａ）｝の項が問題になる。例
えば、Ｇ＝10で16ビットのDAコンバータの1/2LSB精度を
得るために必要な演算増幅器の増幅度Ａは142dB以上な
ければならない。これだけの増幅度を持って、なおかつ
高速な演算増幅器はない。
一方、高速・高精度を達成するために、第10図に示す如
き複合演算増幅回路が提案されている。この装置では、
高速演算増幅器94の−入力の誤差を高増幅度演算増幅器
95により検出し、高速演算増幅機器94の＋入力に補正す
るものである。なお、図中96,97,98は抵抗R1,R2,R3を示
し、99はコンデンサＣを示している。
き複合演算増幅回路が提案されている。この装置では、
高速演算増幅器94の−入力の誤差を高増幅度演算増幅器
95により検出し、高速演算増幅機器94の＋入力に補正す
るものである。なお、図中96,97,98は抵抗R1,R2,R3を示
し、99はコンデンサＣを示している。
しかしながら、この回路にあっては次のような問題があ
った。即ち、パルス抵抗R1に入力された時、高速演算増
幅器94の遅延により、第11図に示す如く高速演算増幅器
94の−入力には微分波形が発生する。この微分波形は抵
抗R3,容量C,高増幅度演算増幅95により積分され、高速
演算増幅器94の＋入力を変動させ、出力誤差を大きくす
る。さらに、この誤差は入力の振幅に依存して大きくな
る。
った。即ち、パルス抵抗R1に入力された時、高速演算増
幅器94の遅延により、第11図に示す如く高速演算増幅器
94の−入力には微分波形が発生する。この微分波形は抵
抗R3,容量C,高増幅度演算増幅95により積分され、高速
演算増幅器94の＋入力を変動させ、出力誤差を大きくす
る。さらに、この誤差は入力の振幅に依存して大きくな
る。
（発明が解決しようとする問題点） このように従来、電子ビーム露光装置の偏向増幅器等に
用いる高速・高精度の増幅回路の実現が要望されてい
る。また、第10図に示す如き複合演算増幅回路では、発
生する微分波形により出力誤差が生じると云う問題があ
った。
用いる高速・高精度の増幅回路の実現が要望されてい
る。また、第10図に示す如き複合演算増幅回路では、発
生する微分波形により出力誤差が生じると云う問題があ
った。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、高速演算増幅器の遅延により発生する
微分波形を抑えて、高速・高精度のパルス増幅を可能と
した複合演算増幅回路を提供することにある。
とするところは、高速演算増幅器の遅延により発生する
微分波形を抑えて、高速・高精度のパルス増幅を可能と
した複合演算増幅回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、高速演算増幅器の遅延時間を遅延回路
で補正することにより、微分波形の発生を抑えることに
ある。
で補正することにより、微分波形の発生を抑えることに
ある。
即ち本発明は、大信号を増幅する高速であるが直流増幅
度の小さい第１の演算増幅器と、小信号を増幅する直流
増幅度の大きい第２の演算増幅器とを合成した複合演算
増幅回路において、第１の演算増幅器の−入力端と外部
入力端子との間に第１の抵抗R1を接続し、外部出力端子
に接続された第２の演算増幅器の出力端と−入力端との
間に第２の抵抗R2を接続してなる反転増幅回路と、外部
入力端子にその入力端が接続され第１の演算増幅器によ
る遅延を補正する遅延回路と、この遅延回路の出力端と
第１の演算増幅器の出力端との間に接続され各出力端の
電圧を分圧する分圧回路と、第２の演算増幅器を主要構
成とし、分圧回路で分圧された電圧を積分して第１の演
算増幅器の＋入力端に与える積分回路とを設けるように
したものである。
度の小さい第１の演算増幅器と、小信号を増幅する直流
増幅度の大きい第２の演算増幅器とを合成した複合演算
増幅回路において、第１の演算増幅器の−入力端と外部
入力端子との間に第１の抵抗R1を接続し、外部出力端子
に接続された第２の演算増幅器の出力端と−入力端との
間に第２の抵抗R2を接続してなる反転増幅回路と、外部
入力端子にその入力端が接続され第１の演算増幅器によ
る遅延を補正する遅延回路と、この遅延回路の出力端と
第１の演算増幅器の出力端との間に接続され各出力端の
電圧を分圧する分圧回路と、第２の演算増幅器を主要構
成とし、分圧回路で分圧された電圧を積分して第１の演
算増幅器の＋入力端に与える積分回路とを設けるように
したものである。
（作 用） 本発明によれば、高速演算増幅器の遅延により発生する
微分波形を遅延回路で抑えて、誤差検出の高増幅度演算
増幅器に入力することができる。このため、微分波形の
発生に伴う出力誤差をなくすことができる。
微分波形を遅延回路で抑えて、誤差検出の高増幅度演算
増幅器に入力することができる。このため、微分波形の
発生に伴う出力誤差をなくすことができる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の第１の実施例に係わる複合演算増幅回
路を示す回路構成図である。図中11,12は演算増幅器（O
P）、15は遅延回路（DL）、16は外部入力端子、17は外
部出力端子、21,〜,25は抵抗R1,〜,R5、26はコンデンサ
Ｃを示している。また、第１のOP11は高速演算増幅器で
あり、第２のOP12は高増幅度演算増幅器である。
路を示す回路構成図である。図中11,12は演算増幅器（O
P）、15は遅延回路（DL）、16は外部入力端子、17は外
部出力端子、21,〜,25は抵抗R1,〜,R5、26はコンデンサ
Ｃを示している。また、第１のOP11は高速演算増幅器で
あり、第２のOP12は高増幅度演算増幅器である。
第１のOP11の入力端と外部入力端子16との間には抵抗R1
が接続され、外部出力端子17に接続されたOP11に出力端
と−入力端との間には抵抗R2が接続されている。外部入
力端子16と外部出力端子17との間には、遅延線からなる
DL15,抵抗R3,R4が直列に接続されている。抵抗R3,R4の
接続点は抵抗R5を介して第２のOP12の−入力端に接続さ
れている。OP12の＋入力端は接地され、−入力端と出力
端との間にはコンデンサＣが接続されている。そして、
これらOP12,抵抗R5及びコンデンサＣから積分回路が構
成され、この積分回路の出力がOP11の＋入力に与えられ
るものとなっている。
が接続され、外部出力端子17に接続されたOP11に出力端
と−入力端との間には抵抗R2が接続されている。外部入
力端子16と外部出力端子17との間には、遅延線からなる
DL15,抵抗R3,R4が直列に接続されている。抵抗R3,R4の
接続点は抵抗R5を介して第２のOP12の−入力端に接続さ
れている。OP12の＋入力端は接地され、−入力端と出力
端との間にはコンデンサＣが接続されている。そして、
これらOP12,抵抗R5及びコンデンサＣから積分回路が構
成され、この積分回路の出力がOP11の＋入力に与えられ
るものとなっている。
OP11の特性が Ａ（Ｓ）＝A1/（１＋sT） で、入力にe1が加わってもOP12の出力e5が変化しないで
e5＝０の場合、第１図は第２図と等価である。A1はOP11
の増幅度である。第２図の特性は （e1−e3）/R1＝（e3−e2）/R2 …（１） e2＝−e3×Ａ（Ｓ） …（２） Ａ（Ｓ）＝A1/（1/sT） …（３） である。（１）（３）式を（２）式に代入し、整理する
と e2＝−（R2/R1）×A1×e1/［１＋A1＋（R2/R1） ＋｛（R1＋R2）/R1｝×sT］ である。一般に、A1≫1,（R2/R1）であるから e2＝−（R2/R1）×e1/｛１＋sT×（R1＋R2）／（R1×
A1）｝ …（４） となり、（４）式のステップ応答は e2＝−（R2/R1）×（e1/s）／（１＋sT1） となる。但し、 T1＝（R1＋R2）×T/（R1×A1） であるから e2＝−（R2/R1）｛１−exp（−t/T1）｝e1 …（５） となる。
e5＝０の場合、第１図は第２図と等価である。A1はOP11
の増幅度である。第２図の特性は （e1−e3）/R1＝（e3−e2）/R2 …（１） e2＝−e3×Ａ（Ｓ） …（２） Ａ（Ｓ）＝A1/（1/sT） …（３） である。（１）（３）式を（２）式に代入し、整理する
と e2＝−（R2/R1）×A1×e1/［１＋A1＋（R2/R1） ＋｛（R1＋R2）/R1｝×sT］ である。一般に、A1≫1,（R2/R1）であるから e2＝−（R2/R1）×e1/｛１＋sT×（R1＋R2）／（R1×
A1）｝ …（４） となり、（４）式のステップ応答は e2＝−（R2/R1）×（e1/s）／（１＋sT1） となる。但し、 T1＝（R1＋R2）×T/（R1×A1） であるから e2＝−（R2/R1）｛１−exp（−t/T1）｝e1 …（５） となる。
第３図は出力e2の補正を説明するための回路図である。
入力e1にステップ電圧を入力した時のe2（式（５）で決
まる波形）,e4,OP12の出力e5の波形を第４図に示す。
e4,e5の波形で実線はDL15の遅延時間が零、破線はDL15
の遅延時間が1.1×T1（e4の過度期の波形を積分した値
が零になる時間が1.1×T1）の場合の波形である。この
ような過度期には、OP12の出力e5は応答しないのが理想
である。そこで、DL15の遅延時間をOP12の出力e5が変化
しないように設定する。即ち、DL15の遅延時間は1.1×T
1に設定する。なお、（R4/R3＝R2/R1）である。
入力e1にステップ電圧を入力した時のe2（式（５）で決
まる波形）,e4,OP12の出力e5の波形を第４図に示す。
e4,e5の波形で実線はDL15の遅延時間が零、破線はDL15
の遅延時間が1.1×T1（e4の過度期の波形を積分した値
が零になる時間が1.1×T1）の場合の波形である。この
ような過度期には、OP12の出力e5は応答しないのが理想
である。そこで、DL15の遅延時間をOP12の出力e5が変化
しないように設定する。即ち、DL15の遅延時間は1.1×T
1に設定する。なお、（R4/R3＝R2/R1）である。
このように設定すれば、第１図に戻ってOP12の出力e
5は、入力e1やOP11の出力e2の過度期に無関係になり、O
P11のドリフト，サーマルテールが改善されることにな
る。
5は、入力e1やOP11の出力e2の過度期に無関係になり、O
P11のドリフト，サーマルテールが改善されることにな
る。
かくして本実施例によれば、OP12の出力e5は入力e1,OP1
1の出力e2の過度期に無関係になり、OP11のドリフトや
サーマルテールを改善することができる。さらに、OP11
の高速性は損われることはなく、高精度で且つ高速なパ
ルス増幅動作が実現可能となる。従って、電子ビーム露
光装置における偏向増幅器として極めて有効である。
1の出力e2の過度期に無関係になり、OP11のドリフトや
サーマルテールを改善することができる。さらに、OP11
の高速性は損われることはなく、高精度で且つ高速なパ
ルス増幅動作が実現可能となる。従って、電子ビーム露
光装置における偏向増幅器として極めて有効である。
なお、上記実施例において、第５図に示すようにOP11の
−入力端に抵抗27（R6）及びコンデンサ28（Ｃ′）を追
加してもよい。また、DL15の変わりに、非反転増幅回路
を用いることも可能である。
−入力端に抵抗27（R6）及びコンデンサ28（Ｃ′）を追
加してもよい。また、DL15の変わりに、非反転増幅回路
を用いることも可能である。
第６図は本発明の第２の実施例に係わる非反転複合演算
増幅回路を示す回路構成図である。図中61,62,63は演算
増幅器（OP）、64は積分回路、65は遅延回路（DL）、66
は外部入力端子、67は外部出力端子であり、また71,〜,
77は抵抗R1,〜,R7、78はコンデンサＣである。第１のOP
61は高速演算増幅器であり、非反転増幅回路を構成す
る。第２のOP62は低周波減算回路を構成し、第３のOP63
は積分回路を構成するものである。
増幅回路を示す回路構成図である。図中61,62,63は演算
増幅器（OP）、64は積分回路、65は遅延回路（DL）、66
は外部入力端子、67は外部出力端子であり、また71,〜,
77は抵抗R1,〜,R7、78はコンデンサＣである。第１のOP
61は高速演算増幅器であり、非反転増幅回路を構成す
る。第２のOP62は低周波減算回路を構成し、第３のOP63
は積分回路を構成するものである。
第１のOP61の＋入力端は外部入力端子66に接続され、出
力端は外部出力端し67に接続されている。さらに、OP61
の−入力端は抵抗R1に接続されると共に、抵抗R2を介し
て＋出力端に接続されている。OP61及び抵抗R1,R2から
非反転増幅回路が形成されている。外部入力端子66は遅
延線からなるDL65に接続され、DL65の出力端は抵抗R6,R
5を直列に介して接地されている。OP61の出力端は抵抗R
4を介して第２のOP62の−入力端に接続され、OP62の−
入力端は抵抗R3を介してOP62の出力端に接続されてい
る。OP12の＋入力端は抵抗R5,R6の接続点に接続されて
いる。OP62の出力端は抵抗R7を介して第３のOP63の−入
力端に接続され、OP63の−入力端はコンデンサＣを介し
てOP63の出力端に接続されている。また、OP63の＋入力
端は接地され、出力端は抵抗R1に接続されている。
力端は外部出力端し67に接続されている。さらに、OP61
の−入力端は抵抗R1に接続されると共に、抵抗R2を介し
て＋出力端に接続されている。OP61及び抵抗R1,R2から
非反転増幅回路が形成されている。外部入力端子66は遅
延線からなるDL65に接続され、DL65の出力端は抵抗R6,R
5を直列に介して接地されている。OP61の出力端は抵抗R
4を介して第２のOP62の−入力端に接続され、OP62の−
入力端は抵抗R3を介してOP62の出力端に接続されてい
る。OP12の＋入力端は抵抗R5,R6の接続点に接続されて
いる。OP62の出力端は抵抗R7を介して第３のOP63の−入
力端に接続され、OP63の−入力端はコンデンサＣを介し
てOP63の出力端に接続されている。また、OP63の＋入力
端は接地され、出力端は抵抗R1に接続されている。
第６図の構成において、積分回路64の出力e4＝０の時、
入力電圧e1と出力電圧e2との関係は、１＋R1/R2＝Ｇと
おけば e2＝Ｇ｛１−G/（Ｇ＋A1）｝e1 …（６） となる。A1はOP61の増幅度である。出力電圧e2の誤差電
圧eEは eE＝−Ｇ×Ｇ×e1/（Ｇ＋A1） となり、抵抗R1,R2,R3,R4,R5,R6の関係が １＋R4/R3＝（R1＋R2）（R5＋R6）／（R1＋R5） なるように設定すると、OP62の出力電圧e3は e3＝R3×Ｇ×Ｇ×e1/｛R4（Ｇ＋A1）｝ となり、出力電圧e3は抵抗R7,容量C,OP63により構成さ
れる積分回路64に入力する。OP63の出力電圧e4が e4＝−（R1＋R2）（R1＋R2）×e1/（A1×R1×R2） の時、出力電圧e2は e2＝Ｇ×e1 となり、A1＝∞の場合と等しい理想式となる。
入力電圧e1と出力電圧e2との関係は、１＋R1/R2＝Ｇと
おけば e2＝Ｇ｛１−G/（Ｇ＋A1）｝e1 …（６） となる。A1はOP61の増幅度である。出力電圧e2の誤差電
圧eEは eE＝−Ｇ×Ｇ×e1/（Ｇ＋A1） となり、抵抗R1,R2,R3,R4,R5,R6の関係が １＋R4/R3＝（R1＋R2）（R5＋R6）／（R1＋R5） なるように設定すると、OP62の出力電圧e3は e3＝R3×Ｇ×Ｇ×e1/｛R4（Ｇ＋A1）｝ となり、出力電圧e3は抵抗R7,容量C,OP63により構成さ
れる積分回路64に入力する。OP63の出力電圧e4が e4＝−（R1＋R2）（R1＋R2）×e1/（A1×R1×R2） の時、出力電圧e2は e2＝Ｇ×e1 となり、A1＝∞の場合と等しい理想式となる。
ここで、e4の算出法としては、 （e4−e7）/R1＝（e7−e2）/R2 …（７） e2＝（e1−e7）×A1 …（８） （７）（８）式から e2＝Ｇ×e1−Ｇ×Ｇ×e1/（Ｇ＋A1）−A1×R2 ×e4/（R1＋R2＋A1＋R1） …（９） （９）式の２項と３項が零になるようなe4は e4＝−（R1＋R2）（R1＋R2）×e1/（A1×R1×R2）…（1
0） となる。即ち、出力電圧e2に誤差があるとその誤差をOP
62で検出し、積分回路64で積分し、積分回路64の出力で
帰還する。この帰還は（10）式を満足するまで行われ
る。
0） となる。即ち、出力電圧e2に誤差があるとその誤差をOP
62で検出し、積分回路64で積分し、積分回路64の出力で
帰還する。この帰還は（10）式を満足するまで行われ
る。
入力電圧e1にステップ状の信号が入力された時、この入
力信号からTd時間後に出力電圧e2が発生したとすれば、
DL65で入力を遅延時間Tdだけ遅延させ、誤差検出のOP62
の＋入力と−入力との位相を合わせる。位相を合わせる
ことにより、入力電圧e1が変化する過度期に不要な信号
をカットする。即ち、誤差検出のOP62の＋入力と−入力
との位相を合わせることにより、上記の直流解析がその
まま適用できる。
力信号からTd時間後に出力電圧e2が発生したとすれば、
DL65で入力を遅延時間Tdだけ遅延させ、誤差検出のOP62
の＋入力と−入力との位相を合わせる。位相を合わせる
ことにより、入力電圧e1が変化する過度期に不要な信号
をカットする。即ち、誤差検出のOP62の＋入力と−入力
との位相を合わせることにより、上記の直流解析がその
まま適用できる。
もし、DL65がなく、誤差検出のOP62の＋入力と−入力と
の位相を合わせない場合は、第７図に示す波形になる。
OP62の＋入力と−入力の位相を合わせないことにより、
出力電圧e3は微分波形を発生し、積分回路64に入力さ
れ、積分回路64の出力e4は不要な出力を発生する。
の位相を合わせない場合は、第７図に示す波形になる。
OP62の＋入力と−入力の位相を合わせないことにより、
出力電圧e3は微分波形を発生し、積分回路64に入力さ
れ、積分回路64の出力e4は不要な出力を発生する。
かくして本実施例によれば、誤差検出のOP62には入力，
出力による過度期の不要な信号を除去することにより、
OP61の増幅度不足，ドリフト，サーマルテールを改善す
ることができる。OP61の高速性は損われることはなく、
高精度で且つ高速のパルス増幅が可能となる。従って、
電子ビーム露光装置の偏向増幅器として極めて有効であ
る。
出力による過度期の不要な信号を除去することにより、
OP61の増幅度不足，ドリフト，サーマルテールを改善す
ることができる。OP61の高速性は損われることはなく、
高精度で且つ高速のパルス増幅が可能となる。従って、
電子ビーム露光装置の偏向増幅器として極めて有効であ
る。
なお、上記第２の実施例において、抵抗R5,R6及びOP62
の＋入力端の接続点に容量Ｃ′を追加し、OP62の＋入力
と−入力との位相を合わせるようにしてもよい。さら
に、第８図に示す如く、抵抗R6を複数個に分割し、各分
割点に容量を付加し、遅延回路を省略することも可能で
ある。
の＋入力端の接続点に容量Ｃ′を追加し、OP62の＋入力
と−入力との位相を合わせるようにしてもよい。さら
に、第８図に示す如く、抵抗R6を複数個に分割し、各分
割点に容量を付加し、遅延回路を省略することも可能で
ある。
また、本発明は上述した各実施例に限定されるものでは
ない。例えば、第１の実施例において、抵抗R3を複数個
に分割し、各分割点と接地端との間に容量を接続しても
よい。同様に、抵抗R4を複数個に分割し、各分割点と接
地端との間に容量を接続してもよい。また、分割点と接
地端との間に接続されたコンデンサを、バラクタダイオ
ードで置換え、容量値を電圧で制御するようにしてもよ
い。また、第２の実施例においても、抵抗R4を複数個に
分割し、各分割点と接地端との間に容量を接続するよう
にしてもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
ない。例えば、第１の実施例において、抵抗R3を複数個
に分割し、各分割点と接地端との間に容量を接続しても
よい。同様に、抵抗R4を複数個に分割し、各分割点と接
地端との間に容量を接続してもよい。また、分割点と接
地端との間に接続されたコンデンサを、バラクタダイオ
ードで置換え、容量値を電圧で制御するようにしてもよ
い。また、第２の実施例においても、抵抗R4を複数個に
分割し、各分割点と接地端との間に容量を接続するよう
にしてもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、高速演算増幅器の
遅延により発生する微分波形を抑えて、高速・高精度の
パルス増幅を可能とし、電子ビーム露光装置の偏向増幅
器等として用いるに優れた複合演算増幅回路を実現する
ことができる。
遅延により発生する微分波形を抑えて、高速・高精度の
パルス増幅を可能とし、電子ビーム露光装置の偏向増幅
器等として用いるに優れた複合演算増幅回路を実現する
ことができる。
第１図は本発明の第１の実施例に係わる複合演算増幅回
路を示す回路構成図、第２図は第１図の高速度演算増幅
器の回路構成を示す図、第３図は第１図の高精度演算増
幅器の回路構成を示す図、第４図は第３図における各部
の波形を示す信号波形図、第５図は第１の実施例の変形
例を示す回路構成図、第６図は本発明の第２の実施例に
係わる非反転複合演算増幅回路を示す回路構成図、第７
図は誤差検出の演算増幅器の＋入力と−入力との位相合
わせのない場合の各部の波形を示す信号波形図、第８図
は第２の実施例の変形例を示す回路構成図、第９図乃至
第11図はそれぞれ従来の問題点を説明するためのもの
で、第９図及び第10図は回路構成図、第11図は信号波形
図である。 11,61……第１の演算増幅器、12,62……第２の演算増幅
器、63……第２の演算増幅器、15,65……遅延回路、16,
66……外部入力端子、17,67……外部出力端子、21,〜,2
5,27,71,〜,77……抵抗、26,28,78,79……コンデンサ。
路を示す回路構成図、第２図は第１図の高速度演算増幅
器の回路構成を示す図、第３図は第１図の高精度演算増
幅器の回路構成を示す図、第４図は第３図における各部
の波形を示す信号波形図、第５図は第１の実施例の変形
例を示す回路構成図、第６図は本発明の第２の実施例に
係わる非反転複合演算増幅回路を示す回路構成図、第７
図は誤差検出の演算増幅器の＋入力と−入力との位相合
わせのない場合の各部の波形を示す信号波形図、第８図
は第２の実施例の変形例を示す回路構成図、第９図乃至
第11図はそれぞれ従来の問題点を説明するためのもの
で、第９図及び第10図は回路構成図、第11図は信号波形
図である。 11,61……第１の演算増幅器、12,62……第２の演算増幅
器、63……第２の演算増幅器、15,65……遅延回路、16,
66……外部入力端子、17,67……外部出力端子、21,〜,2
5,27,71,〜,77……抵抗、26,28,78,79……コンデンサ。
Claims (8)
- 【請求項１】大信号を増幅する高速であるが直流増幅度
の小さい第１の演算増幅器と、小信号を増幅する直流増
幅度の大きい第２の演算増幅器とを合成した複合演算増
幅回路において、第１の演算増幅器の−入力端と外部入
力端子との間に第１の抵抗R1を接続し、外部出力端子に
接続された第１の演算増幅器の出力端と−入力端との間
に第２の抵抗R2を接続してなる反転増幅回路と、外部入
力端子にその入力端が接続され反転増幅回路による遅延
を補正する遅延回路と、この遅延回路の出力端と第１の
演算増幅器の出力端との間に接続され各出力端の電圧を
分圧する分圧回路と、第２の演算増幅器を主要構成と
し、分圧回路で分圧された電圧を積分して第１の演算増
幅器の＋入力端に与える積分回路とを具備してなること
を特徴とする複合演算増幅回路。 - 【請求項２】前記分圧回路は、遅延回路の出力端に接続
された第３の抵抗R3と第１の演算増幅器の出力端に接続
された第４の抵抗R4とを接続してなるものであることを
特徴とする特許請求の範囲第１項記載の複合演算増幅回
路。 - 【請求項３】前記抵抗R1〜R4は、 R2/R1＝R4/R3 の関係にあることを特徴とする特許請求の範囲第２項記
載の複合演算増幅回路。 - 【請求項４】前記抵抗R3を複数個に分割し、各分割点と
接地端との間にそれぞれコンデンサを接続したことを特
徴とする特許請求の範囲第２項記載の複合演算増幅回
路。 - 【請求項５】前記抵抗R4を複数個に分割し、各分割点と
接地端との間にそれぞれコンデンサを接続したことを特
徴とする特許請求の範囲第２項記載の複合演算増幅回
路。 - 【請求項６】前記分割点と接地端との間に接続されたコ
ンデンサを、バラクタダイオードで置換え、容量値を電
圧で制御することを特徴とする特許請求の範囲第４項又
は第５項記載の複合演算増幅回路。 - 【請求項７】前記積分回路は、第２の演算増幅器の＋入
力端を接地し、−入力端に第５の抵抗を接続すると共
に、−入力端と出力端との間にコンデンサＣを接続して
なるものであることを特徴とする特許請求の範囲第１項
記載の複合演算増幅回路。 - 【請求項８】前記遅延回路に、遅延線を用いたことを特
徴とする特許請求の範囲第１項記載の複合演算増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246039A JPH0773171B2 (ja) | 1987-09-30 | 1987-09-30 | 複合演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246039A JPH0773171B2 (ja) | 1987-09-30 | 1987-09-30 | 複合演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489706A JPS6489706A (en) | 1989-04-04 |
| JPH0773171B2 true JPH0773171B2 (ja) | 1995-08-02 |
Family
ID=17142545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62246039A Expired - Fee Related JPH0773171B2 (ja) | 1987-09-30 | 1987-09-30 | 複合演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773171B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6022262B2 (ja) * | 2011-09-01 | 2016-11-09 | 株式会社エヌエフ回路設計ブロック | 増幅回路および帰還回路 |
-
1987
- 1987-09-30 JP JP62246039A patent/JPH0773171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489706A (en) | 1989-04-04 |
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|---|---|---|---|
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