JPH0772877B2 - ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置 - Google Patents

ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置

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JPH0772877B2
JPH0772877B2 JP3165264A JP16526491A JPH0772877B2 JP H0772877 B2 JPH0772877 B2 JP H0772877B2 JP 3165264 A JP3165264 A JP 3165264A JP 16526491 A JP16526491 A JP 16526491A JP H0772877 B2 JPH0772877 B2 JP H0772877B2
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signal
cycle
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、データ処理の分野に
関し、特に、複数の異なるタイプのダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）モジュールを使用するこ
とができるメモリのタイミングを動的に設定するための
装置に関するものである。
【０００２】
【従来の技術】現在、パーソナルコンピュータのような
データ処理システムは、ＤＲＡＭモジュールから構成さ
れる複数のメモリモジュールを有するシステムメモリを
含んでいる。このようなモジュールの共通の形態は、複
数のＤＲＡＭチップが１つのパッケージに集積化される
シングルインラインメモリモジュール（ＳＩＭＭ）であ
る。多くのパーソナルコンピュータは、ＳＩＭＭがプラ
グ装着できる複数のソケットを持つように構成される。
多くの場合、このソケットは最初ふさがれていないが、
ユーザの要求が増加するのに伴い、付属ＳＩＭＭが付加
される。
【０００３】各モジュールは、メモリ容量、速度、メモ
リアドレス機構、或いは行列の比等のような、多くの要
素により特徴づけられる。メモリモジュールはまた、モ
ジュールのタイミング要求に従って、正確にタイミング
がとられるように提示するためのタイミング又はコント
ロール信号を要求する。このようなタイミング要求は、
パルス幅、遷移時間、ホールド時間、プリチャージ時間
等を含んでいる。ＤＲＡＭと関連して多くの異なる時間
があるが、その速度は、通常、ＲＡＳの立ち下がりエッ
ジからのデータアクセス時間で表される。ＤＲＡＭは、
メモリ機能のタイプに依存して、予め規定されたシーケ
ンスで、異なる動作信号を印加することにより、アクセ
スされる。典型的なＤＲＡＭは、ライトイネーブル（Ｗ
Ｅ＃）、データ入出力、多重化行列アドレス、行アドレ
スストローブ（ＲＡＳ）、及び列アドレスストローブ
（ＣＡＳ）のような信号を受信するための端子を有して
いる。
【０００４】データ処理システムでは、メモリへのアク
セスはメモリコントローラにより制御される。メモリコ
ントローラは、典型的には、特別なタイプのメモリをサ
ポートし、システムクロック又はマイクロプロセッサの
速度により決定される特定な速度で実行されるように設
計されている。メモリコントローラハードウェアは、異
なる速度のＤＲＡＭのタイミング要求に適応するように
設計しなければならない。更に、メモリコントローラの
動作周波数が増加されると、もし、ＤＲＡＭのタイミン
グ要求がかなえられなくなるようなら、ハードウェアを
変更しなければならない。
【０００５】所定のシステムがメモリモジュールを付加
する余裕がある場合、このようなモジュールは、一般に
オリジナルモジュールと同一速度或いはそれ以上の速度
で実行しなければならない。関連するメモリコントロー
ラは、このオリジナルモジュールのために設計されてい
る。より高速なモジュールが付加される場合、システム
はより遅い設計速度で実行されるので、より高速のモジ
ュールの速度が利用されることができない。
【０００６】この発明が適用できる典型的なデータ処理
システムは、マイクロプロセッサチップ、複数のＳＩＭ
Ｍを有するメモリ、メモリコントローラ、ダイレクトメ
モリアクセス（ＤＭＡ）コントローラ、拡張バス、及び
Ｉ／Ｏ装置とを含んでいる。マイクロプロセッサは、周
知のインテル８０３８６及び８０４８６マイクロプロセ
ッサのようなファミリで、８０３８６の場合２５ＭＨｚ
や３３ＭＨｚのような使用可能速度の１つで動作するよ
うに選択されることができる。ＳＩＭＭタイプは、異な
るサイズ及びアドレス機構を用いて、３０ｎｓ〜１００
ｎｓとすることができる。プロセッサ及びＳＩＭＭをこ
のように選定することにより、システム設計者或いはユ
ーザは、与えられたシステムを、多種様々なニーズやア
プリケーションに指向することができる。
【０００７】
【発明が解決しようとする課題】異なるタイプのメモリ
モジュールを制御するために、異なる速度で動作するメ
モリコントローラを設計することが問題となる。
【０００８】したがって、この発明の目的は、サイズ、
メモリ機構、及びタイミング要求が異なる複数のメモリ
モジュールを含むことができるメモリへのアクセスを動
的に制御するための方法及び装置を提供することにあ
る。
【０００９】他の目的は、異なるタイミング要求を有す
るメモリモジュールへのアクセスを制御するために、異
なるクロック速度で動作可能なメモリコントローラを提
供することにある。
【００１０】また、他の目的は、異なるタイミング要求
を有するメモリモジュールに異なるタイミング信号を発
生することができるメモリコントローラを提供すること
にある。
【００１１】更に他の目的は、メモリコントローラがメ
モリモジュールの異なるタイミング要求に適応するよう
に発生された制御信号を動的に変化させる複数の異なる
メモリモジュールを有するメモリへのアクセスを制御す
るためのメモリコントローラを提供することにある。
【００１２】また、更に他の目的は、異なる幅のタイミ
ング信号を発生することができるメモリコントローラを
提供し、メモリモジュールがアクセスされる毎に適当な
信号を選択することにある。
【００１３】他の目的は、異なる速度で動作可能な異な
るメモリモジュールを使用することができ、メモリコン
トローラは、システムの性能を最適化するために、異な
るメモリモジュールのタイミング要求に従って、そのタ
イミング信号を動的に設定されるようにされることがで
きるデータ処理システムを提供することにある。
【００１４】他の目的は、メモリは異なるＤＲＡＭを使
用することができ、そして、プログラム可能なメモリコ
ントローラは、このようなタイミング要求を満足するの
に必要なクロックサイクル数によって各ＤＲＡＭのタイ
ミング要求を記憶し、上記メモリコントローラは、ＤＲ
ＡＭがアクセスされる毎に、記憶情報に従ってタイミン
グ信号を動的に発生するように動作可能であるシステム
を提供することにある。
【００１５】
【課題を解決するための手段】上述及び他の目的、利点
は、簡単には、少なくともプロセッサと、メモリコント
ローラと、複数のメモリモジュールを含むメモリとを有
するデータ処理装置を提供することにより達成される。
プログラム可能な記憶装置は、モジュールのタイミング
要求を規定する情報を含む。各モジュールがアクセスさ
れる毎に、このような記憶装置の情報は、アクセスされ
る特定のモジュールのタイミング要求に従って制御信号
を発生するためにメモリコントローラを動的に設定する
ように使用される。
【００１６】
【実施例】図面を参照しながら説明すると、先ず図１に
示されるデータ処理システムは、マイクロプロセッサ１
０、メモリコントローラ１２、複数のＳＩＭＭ１６−１
〜１６−ｎを有するメモリ１４、バスインターフェース
１８、基本入出力オペレーティングシステム（ＢＩＯ
Ｓ）を記憶するためのリードオンリーメモリ（ＲＯＭ）
２０、セットアップ及び構成情報を記憶するための不揮
発性ＲＡＭ（ＮＶＲＡＭ）２２、ダイレクトメモリアク
セス（ＤＭＡ）コントローラ２４、複数の拡張ソケット
２７−１〜２７−ｎに接続される拡張バス２６、及び拡
張ソケット２７−１に接続されるバスマスタ２８を有す
る。コントローラ１２は、ＣＰＵバス３０及びシステム
バス３２に接続されるデュアルポートコントローラであ
る。データバス３０Ｄはマイクロプロセッサ１０とバッ
ファ３４間に接続され、データバス３２Ｄはバスインタ
ーフェース１８とバッファ３５間に接続される。バッフ
ァ３４及び３５は、メモリバス３６のデータバス３６Ｄ
により、メモリ１４に接続される。バス２６、３０、３
２及び３６のアドレスバス、コントロールバス、及びデ
ータバスには、それぞれ、サフィックスＡ、Ｃ、及びＤ
が使用される。
【００１７】コントローラ１２及び後述の動作の詳細を
除いて、このシステムは周知の原理に従って構成され、
商用の装置を使用しているので、この発明を理解するた
めに必要でない更なる詳細は省略する。データ処理シス
テムに共通に含まれる多くのサポートや他の装置は、説
明を簡単化するために、省略されている。
【００１８】前述のシステムでは、メモリ１４は、マイ
クロプロセッサ１０、ＤＭＡコントローラ２４、或いは
バスマスタ２８によりアクセスされることができる。こ
のようなメモリアクセスは各装置で類似しているので、
以下の説明はマイクロプロセッサ１０がどのようにして
メモリ１４にアクセスするかを示すのに限定される。い
かに他の装置が同様にメモリをアクセスするかは当業者
に明らかである。更に、多くの異なるメモリ構成はある
が、本発明を説明するため、メモリ１４は、最大容量８
の、３２ビット幅ＳＩＭＭで、各ＳＩＭＭは１或いは２
つのバンクを有し、各バンクは１或いは４Ｍバイトの容
量を有し、３０〜１００ｎｓのＲＡＳ速度で動作可能で
あることが認められる。
【００１９】この発明を更に説明する前に、例示的なＳ
ＩＭＭの一般動作を再考することは有用である。図６及
び図７に示すように、ＳＩＭＭは、行アドレスストロー
ブ（ＲＡＳ）信号を受信するためのライン５２、列アド
レスストローブ（ＣＡＳ）信号（ＣＡＳ３：０）を受信
するための４つのライン５４、ライトイネーブル（ＷＥ
＃）信号を受信するためのライン５６、及び多重化行ア
ドレス及び列アドレス信号を受信するための複数のライ
ン５８を有する複数の入力ラインを有している。複数の
ライン６０は、ＳＩＭＭに及びＳＩＭＭからデータの送
信を行うための入力ライン及び出力ラインの双方として
働く。電源ライン６１は、ＳＩＭＭを動作させるように
電源を供給する。
【００２０】ＳＩＭＭの動作は、周期的である。サイク
ルの開始で、ＷＥ＃信号は読み出し動作又は書き込み動
作のいずれかを設定する。ＲＡＳ信号は、ＳＩＭＭサイ
クルを始動させるために時点Ｔ０で印加される。それに
よって、ＳＩＭＭは内部的に行アドレスをプリチャージ
する。ＲＡＳプリチャージ時を規定する周期Ｐ１の間こ
の信号は継続する。時点Ｔ１で、行アドレス信号が有効
になり、その後、時点Ｔ２で、ＳＩＭＭに行アドレスが
有効であることを指示しているストローブを規定するた
めにＲＡＳが下がる。行アドレスは、行アドレスから列
アドレスへの遷移の開始後、周期Ｐ２間有効に保持さ
れ、この遷移時間は、ＭＵＸ７６が有効な行アドレス信
号から有効な列アドレス信号にいかに高速に切換えるこ
とができるかに左右される。各ＣＡＳ信号は、時点Ｔ４
で立ち下がり或いはストローブし、その後、周期Ｐ３で
列アドレス線が有効に保持され、これにより、ＳＩＭＭ
でこのようなアドレスが使えるようになる。読み出しア
クセス中、ＣＡＳストローブが生じた時から周期Ｐ４の
経過後、ＳＩＭＭからのデータは有効データとして出力
される。書き込み動作中、時点Ｔ４でのＣＡＳストロー
ブ信号のすぐ前にデータセットアップ周期Ｐ９を与える
ために、ＳＩＭＭに書き込まれたデータは、時点Ｔ５で
有効でなければならない。データインは、周期Ｐ５の間
有効に保持され、それによりＳＩＭＭにデータを読み出
すことができる。ＲＡＳは、ＳＩＭＭのＲＡＳアクセス
である少なくとも周期Ｐ６間立ち下げたままにする。例
えば、７０ｎｓのＳＩＭＭでは、ＲＡＳアクセスとして
知られている周期Ｐ６は、７０ｎｓである。ＲＡＳの立
ち下がりエッジとＣＡＳの立ち下がりエッジ間の周期Ｐ
７は、ＲＡＳからＣＡＳへのタイミングとして知られて
いる。
【００２１】与えられたＳＩＭＭに関連する多くのタイ
ミング要求がある一方、この発明では、以下の理由によ
り、それぞれ、ＲＡＳプリチャージ時間、ＲＡＳからＣ
ＡＳへの時間、及びＣＡＳパルス幅をそれぞれ規定する
周期Ｐ１、Ｐ７、及びＰ８をカバーする３つの信号が重
要である。与えられたＳＩＭＭのタイミング要求は、最
小周期を特定し、それは、ＳＩＭＭが適切な動作をする
ために続行されなければならない。タイミング及び制御
信号は、システムクロック速度で動作するメモリコント
ローラ１２により供給される。メモリコントローラ１２
は、少なくともメモリモジュールの最小タイミング要求
を達成或いは満足するように、システム速度に比例して
メモリモジュールを動作させる信号を形成する。より詳
細には、コントローラ１２は、ＳＩＭＭの動作のための
信号を形成するために、システムクロックにより供給さ
れるクロックサイクルを使用する。この形成された信号
は、このようなＳＩＭＭの場合最小のタイミング要求を
満足するためにクロック周期の全部である。明らかに、
このように形成された信号は、最小要求より長くなる
が、決して短くはならない。適当なクロックサイクル数
に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳ
への時間、及びＣＡＳパルス幅を設定することによっ
て、異なるＳＩＭＭの多数のタイミング要求が容易に満
たされることができる。
【００２２】マイクロプロセッサ１０は、好ましくは１
６ＭＨｚ、２０ＭＨｚ、２５ＭＨｚ或いは３３ＭＨｚの
速度で動作可能な８０３８６マイクロプロセッサ、又は
２５ＭＨｚ或いは３３ＭＨｚの速度で動作可能な８０４
８６マイクロプロセッサである。メモリコントローラ１
２は、所定のマイクロプロセッサ１０が動作する速度を
含む周波数範囲を通じて動作するように設計される。シ
ステムクロック（図示せず）の動作周波数は、メモリコ
ントローラを制御し、かつ、各クロックパルスの長さや
周期を決定する。上述のように、ＳＩＭＭ１６は、異な
るタイミングを有することができ、コントローラ１２
は、ＳＩＭＭを動作させるためにクロックパルスで測定
された適切なパルス幅を有する信号を与えるようにプロ
グラムされる。このマイクロプロセッサをより高速動作
をさせるように改良する場合のように、基本的な動作周
波数が変わる場合には、プログラムタイミングは、クロ
ックパルス幅の変化を補償するように変化されることが
できる。
【００２３】メモリコントローラ１２は、図３〜図５を
参照するように（なお、図２に示すようにメモリコント
ローラ１２全体が図３〜図５に分断されて示されてい
る）、複数のＳＩＭＭ定義レジスタ（ＳＤＲ）４０−１
〜４０−ｎを備え、このシステムでは、各ＳＩＭＭに１
つのレジスタがある。各ＳＤＲレジスタ４０は、以下の
情報を記憶するための８ビットのレジスタである。
【００２４】ビットＭＳ１，２−ＳＩＭＭ或いはメモリ
サイズ及びＲＡＳ及びＣＡＳアドレス構成、すなわち、
列アドレスビット及び行アドレスビット数 ００＝８×１０ ０１＝９×９ １０＝１０×１０ １１＝予備 ビットＣＡＳ１，２−ＣＡＳパルス幅、すなわち、ＣＡ
Ｓがアクティブに保持されている時のクロックパルス数
或いはクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック ビットＲＴＣ１，２−ＲＡＳからＣＡＳへの、すなわ
ち、ページミスサイクル中のＲＡＳの立ち下がりエッジ
からＣＡＳの立ち下がりエッジまでのクロック数或いは
ページヒットサイクル中のサイクルの開始からＣＡＳの
立ち下がりエッジまでのクロック数 ００＝０クロック ０１＝１クロック １０＝２クロック １１＝予備 ビットＲＡＳ１，２−ＲＡＳプリチャージ、すなわち、
ページミスサイクル中ＲＡＳが非アクティブに保持され
ている時のクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック
【００２５】コントローラ１２はまた、複数のベースア
ドレスレジスタ（ＢＡＲ）４２−１〜４２−２ｎを含
み、関連するＳＩＭＭには各メモリバンクにこのような
レジスタが１つある。各ＳＩＭＭは２つのバンクを有し
ているので、各ＳＩＭＭにそれぞれ２つのＢＡＲがあ
る。各ＢＡＲ４２は、対応するバンクのベース或いは開
始アドレスを記憶する８ビットレジスタである。
【００２６】コントローラ１２はまた、複数のＳＩＭＭ
選択回路４４−１〜４４−ｎを含み、各ＳＩＭＭに対し
て１つの選択回路４４がある。アドレスバス４６は、Ｃ
ＰＵバス３０Ａからのアドレスを受信し、このようなア
ドレスを選択回路４４に送信するように接続される。こ
のような回路はまた、関連するＢＡＲ４２からベースア
ドレスと関連するＳＤＲ４０からＳＩＭＭサイズビット
ＭＳ１，２を受信するように接続される。これに応答し
て、各回路４４は、アドレスが対応するＳＩＭＭの範囲
に対応しているかどうかを決定し、もしそうなら、この
ような回路４４は、論理回路４７にＳＩＭＭ選択信号を
出力する。もし、アドレスがこのような範囲内でなけれ
ば、このような信号は形成されない。メモリ１４がアク
セスされると、１つのＳＩＭＭ選択信号はアクティブで
ある。
【００２７】ラッチ４９は、バス４６及びコンパレータ
４８に接続される。ラッチ４９は最後のアクセスアドレ
スを記憶し、コンパレータ４８は両方の参照が同じペー
ジかどうかを調べるためにこのような古いアドレスと新
しいアドレスとを比較する。その比較がなされた後、新
しいアドレスが古いアドレスとしてラッチ４９に記憶さ
れる。コンパレータ４８の出力は、ページヒットサイク
ルが生じたことを示す信号である。ページは、所定の行
アドレスでアクセスされるバイト数として規定される。
したがって、コンパレータ４８は、古いアドレスの行ア
ドレスと新しいアドレスの行アドレスとが等しいかどう
かを判定する。
【００２８】論理回路４７は、各回路４４の入力から及
びページヒットコンパレータ４８からの入力を受信す
る。論理回路４７は、ライン７０、７２、及び７４に３
つの出力を生成する。コントローラ１２は、更に、アド
レスマルチプレクサ（ＭＵＸ）７６、複数のｎ対１のＭ
ＵＸ７７〜７９、及び論理回路４７からの出力信号を受
信するようにライン７０、７４、及び７２にそれぞれ接
続されるシーケンサ８０を含んでいる。ＭＵＸ７７は、
各ＳＤＲに接続され、かつ、そこからＲＡＳ１，２信号
を受信する。ＭＵＸ７８は、各ＳＤＲに接続され、か
つ、ＲＴＣ１，２信号を受信する。ＭＵＸ７９は、各Ｓ
ＤＲに接続され、かつ、そこからＣＡＳ１，２信号を受
信する。ＭＵＸ７７〜７９はまた、ライン７４に接続さ
れる制御入力及び論理回路４７からのＭＵＸ制御出力を
有する。
【００２９】ＳＩＭＭ選択回路４４からの出力の任意の
１つがアクティブになると、論理回路４７は、下記のよ
うに出力信号を生成する。第１に、ＲＡＳ１，２、ＲＴ
Ｃ１，２、及びＣＡＳ１，２信号を選択されたＳＩＭＭ
に関連するＳＤＲからシーケンサ８０に渡すようにＭＵ
Ｘをゲートするために、出力がライン７４上で生成され
る。このシーケンサは、このような信号を受信し、ＲＡ
Ｓ１，２、ＲＴＣ１，２及びＣＡＳ１，２で特定された
クロックに従って、ＲＡＳプリチャージ、ＲＡＳからＣ
ＡＳへの、及びＣＡＳパルス幅を発生するための３つの
カウンタ（図示せず）を含んでいる。第２に、出力ペー
ジミス信号は、ライン７２上でアクティブで、シーケン
サ８０に入力され、ページミスサイクルを使用するメモ
リ１４のアクセスに進むためにイネーブル或いはゴー信
号として作用する。第３に、ＭＵＸ７６をイネーブルし
てＳＩＭＭは、選択されたＳＩＭＭのメモリ構成ビット
ＭＳ１，２及びメモリサイクルのタイプに従って、行ア
ドレス信号及び列アドレス信号を多重化するように選択
されるページミスを指示する制御信号がライン上に供給
される。ＭＵＸ７６は、バス４６上のアドレスから、適
切な行アドレスビット数及び選択されたＳＤＲ４０に記
憶された情報によって決定される列アドレスビット数を
抽出する。
【００３０】コントローラ１２は、更に、リフレッシュ
タイミングを制御するための４ビットを記憶するリフレ
ッシュレジスタ９０を含んでいる。このビットは、リフ
レッシュプリチャージ幅を制御するためのＲＰ１，２、
リフレッシュパルス幅を制御するためのＲＰＷ１，２で
ある。リフレッシュ要求は、ＤＭＡにより制御される。
４つのビットは、全てのＳＩＭＭを満足するように、よ
り悪い場合、ＳＩＭＭの要求を設定される。比較的にリ
フレッシュがまれであるため、これはシステムの複雑性
を減少し、システム性能を低下しない。
【００３１】メモリコントローラレジスタＳＤＲ４０、
ＢＡＲ４２及びリフレッシュレジスタ９０は、Ｉ／Ｏポ
ートとしてアクセス可能で、下記の方法でプログラムさ
れる。データ処理システムがセットアップされ構成され
ると、この情報がセットアップディスクから読み出さ
れ、及び／又はユーザにより入力され、不揮発性ＣＭＯ
ＳＲＡＭ２２に記憶される。その後、このシステムがパ
ワーオンされると、ＲＯＭ１８のＢＩＯＳはこの情報を
メモリコントローラ１２のレジスタにコピーする。
【００３２】コントローラ１２は、アクセス信号ＡＤＳ
＃、Ｍ／ＩＯ＃、Ｗ／Ｒ＃、Ｄ／Ｃ＃及びＣＬＫを受信
するように制御バス３０Ｃに接続される。このような信
号は、シーケンサ８０に入力される。バス３０Ａからの
信号ＭＢＥ＃（３：０）は、論理回路１００に入力され
る。このような信号は、後述されるように、メモリアク
セスを制御するためにマイクロプロセッサ１０の通常の
動作に従って与えられる。コントローラ８０は、出力ラ
イン９２、９４、９６及び９８に接続される。これら
は、それぞれ、論理回路１００、論理回路１０２、論理
回路１０２及びＭＵＸ７６に接続される。メモリバイト
イネーブル信号ＭＢＥ＃（３：０）と共にライン９２上
の出力ＣＡＳによって、論理回路１００は、ライン５４
上のＳＩＭＭに適切なＣＡＳ選択信号を印加される。ラ
イン９４及び９６上の出力信号は、各ＳＩＭＭに対して
ライン５２上のＲＡＳ選択信号を制御する。ライン９８
上の出力信号は、ＲＡＳアドレス及びＣＡＳアドレスが
いつ送信するかをＭＵＸ７６に示すタイミング信号であ
る。
【００３３】この発明の装置及び方法のより詳細は、状
態遷移図及びタイミング図に関する下記の動作説明から
明らかになる。図８は、ページミスサイクル中に生じる
タイミング信号を示し、図９は、ページヒットサイクル
中の対応する信号を示している。なお、図８及び図９
中、＊で示す期間では、シーケンサがＳＩＭＭ定義レジ
スタからの値を次の状態を判定するために用いる。ペー
ジミスサイクルは、１或いはそれ以上のページヒットサ
イクルに先立っている。説明を簡単にするために省略さ
れているこのような図に示されている信号以外の信号が
発生され、それらは通常の方法で動作するので、このよ
うな信号は、プロセッサからのＷＥ＃、Ｍ／ＩＯ、Ｄ／
Ｃ及びＭＢＥ＃（３：０）を含むことが理解されるべき
である。ＣＬＫ信号は、コントローラ及びマイクロプロ
セッサの動作速度で進み、他の信号を制御するための基
本的なタイミング信号である。
【００３４】メモリアクセスサイクルは、シーケンサ８
０により、スタートフェーズＳ、ＲＡＳプリチャージフ
ェーズＰ、ＲＡＳからＣＡＳへのフェーズＲＣ、及びＣ
ＡＳパルスフェーズＣの４つの状態或いはフェーズに分
割される。このようなフェーズは、図１０の状態遷移図
に示され、図８及び図９のタイミング図中の対応する周
期は、各フェーズでの対応するクロック周期数を示すサ
フィックス番号に加えて、同様な参照番号を使って示さ
れる。例えば、ＲＣ２は、ＲＡＳからＣＡＳへのフェー
ズでの２番目のクロックを示している。
【００３５】図８及び図９を参照するように、スタート
フェーズＳ中にアクセスサイクルはページミスサイクル
かページヒットサイクルかの判定がなされ、このような
判定に基づいて、ページミスサイクルの場合フェーズＰ
又はページヒットサイクルの場合フェーズＲＣかいずれ
かに制御が渡される。ページミスサイクル中、時点Ｐ１
で、ＳＩＭＭがアクセスされる場合ビットＲＡＳ１，２
により判定されるクロック周期数に従って、他のＰ周期
が必要とされるかどうかの判定がなされる。すなわち、
このようなビットは、Ｐフェーズ中何クロック周期生じ
るかを判定する。同様に、ビットＲＴＣ１，２及びビッ
トＣＡＳ１，２は、それぞれ、ＲＣフェーズ及びＣフェ
ーズで、クロック周期数を規定する。
【００３６】図８及び図９を参照するように、サイクル
は、Ｓ１中でＡＤＳ信号がローに下がる時の始まり、そ
して、このようなロー信号とＣＬＫの後続の立ち上がり
との結合は次のフェーズへのエントリを開始する。ペー
ジミスサイクル中、次のフェーズは、行アドレスがＲＡ
Ｓと共にＳＩＭＭにゲートされる間のＰである。この例
では、Ｐフェーズは４周期である。これは、フェーズＲ
Ｃの２つの周期に続けられる。第１番目の周期ＲＣ１
中、ＲＡＳは非アクティブになり、列アドレスは、ＳＩ
ＭＭにゲートされる。２つの周期の終了の際、Ｃフェー
ズは４周期の間生じる。Ｃ１中、立ち下がるＣＡＳ信号
は、ＳＩＭＭに列アドレスをストローブする。ＳＩＭＭ
は同じ行アドレスより以前のページミスサイクルのため
既にプリチャージされるので、ページヒット中、Ｐフェ
ーズがスキップされる以外、同様の信号が使用される。
【００３７】状態Ｓ１中、ＳＤＲは分析されない。その
理由は、Ｓ１中必要とされる唯一の判定は、ページヒッ
トサイクル又はページミスサイクルが生じたかどうかで
あり、それは、行アドレスに基づいてコンパレータ４８
で決定されるからである。またＳ１中、メモリアドレス
は分析され、適当なＳＩＭＭ選択ラインはアクティブに
される。論理回路４７は、ライン７４上にＭＵＸ信号を
発生し、選択されたＳＩＭＭからシーケンサ８０に適当
な信号をゲートする。シーケンサ８０へのページヒット
或いはページミス信号もまた、適当に駆動される。
【００３８】状態がページミスサイクルの場合入力され
るＰ１中、ＲＡＳプリチャージ（ＲＡＳ１，２）信号
は、特定されたクロック数に従ってＲＡＳプリチャージ
パルス幅を発生するシーケンサ８０のカウンタ（図示せ
ず）にロードされる。ページミスサイクル中、常に少な
くとも１クロックのＲＡＳプリチャージ時間があり、そ
れゆえ、前の状態では適切なＳＤＲを動的に選択し、Ｐ
１状態で信号を分析することにより、性能の低下を生じ
ない。
【００３９】ページヒットサイクル中、ページヒットサ
イクルが生じたかどうかの判定による以外、上述のよう
に、Ｓ１中同様のイベントは発生し、コントローラは、
Ｓ１状態からＲＣ１状態に分岐する。Ｓ１中シーケンサ
８０にロードされるＲＣ１，２の値は、ＲＣ１中に適当
なＲＡＳからＣＡＳへの時間を発生するために使用され
る。ＲＣ１は常に列アドレスを正しくセットアップする
ために発生されるので、前述と同様な理由により、性能
の低下を生じない。
【００４０】図１１〜図１４は、２つの異なるＳＩＭＭ
がどのようにプログラムされるかのタイミング図を示す
ものであり、最初の動作は２５ＭＨｚのシステム、それ
から３３ＭＨｚのシステムである。この説明は、ページ
ヒットサイクルの場合である。ＳＩＭＭの仕様は、
【００４１】 ＳＩＭＭ１ ＳＩＭＭ２ ＲＡＳアクセス ３０ｎｓ ８０ｎｓ ＲＡＳプリチャージ ３０ｎｓ ７０ｎｓ ＣＡＳアクセス １４ｎｓ ３５ｎｓ システムの仕様は、 ＲＡＳアクティブから有効な列アドレス ３５ｎｓ 読み出しデータセットアップ時間 １０ｎｓ クロック周期２５ＭＨｚ ４０ｎｓ クロック周期３３ＭＨｚ ３０ｎｓ 図は以下の通りである。 図番 ＳＩＭＭ 速度 Ｐ ＲＣ Ｃ １１ ＳＩＭＭ１ ２５ＭＨｚ １ １ １ １２ ＳＩＭＭ２ ２５ＭＨｚ ２ １ ２ １３ ＳＩＭＭ１ ３３ＭＨｚ ２ ２ １ １４ ＳＩＭＭ２ ３３ＭＨｚ ３ ２ ２
【００４２】Ｐ，ＲＣ，及びＣの下での値は、ＳＩＭＭ
１及び２のタイミング要求を満たすために必要なそれぞ
れのフェーズのクロック周期数を表している。このよう
な値は、関連するＳＤＲに、ＳＤＲ４０の説明を参照し
て示すビット設定に従ってプログラムされる。この例の
各々は、同様の方法になるので、１つについてだけ詳細
に説明する。図１１の例を使用すると、ＳＩＭＭ１は、
３０ｎｓのプリチャージ時間を要求する（図７のＰ
１）。クロック周期が４０ｎｓなので、Ｐフェーズの場
合、１つのクロック周期のみが要求される。ＲＣ設定
は、行アドレスホールド時間Ｐ２、行アドレスから列ア
ドレスへの切換えのための遷移時間、及び列アドレスセ
ットアップ時間を満たさなければならない。書き込みサ
イクル中、Ｃパルス幅時間又はＣＡＳパルス幅時間特定
なＳＩＭＭ仕様のタイミング要求に示されるような、最
小ＣＡＳパルス幅時間と一致すべきである。読み出しサ
イクル中、Ｃ時間は、伝播遅延及びデバイスデータラッ
チのホールド時間のために許されるＣＡＳアクセス及び
データセットアップ時間に一致されなければならない。
任意に与えられたＳＩＭＭのタイミング要求に従って時
間をセットする技術は、この発明の範囲内に含まれるこ
とは、非常に明白である。
【００４３】これらの例は、この発明のいくつかの利点
を説明している。第１に、異なる速度のＳＩＭＭは同一
のシステムの同一マイクロプロセッサと共に使用される
ことができる。異なるＳＩＭＭにアクセスがなされる毎
に、メモリコントローラは、コントローラを動作させ、
適当なタイミングを与えるようにプログラム設定を使用
する。第２に、もし、マイクロプロセッサの速度が変え
られても、変化されたシステム速度に満足するようにプ
ログラム設定を変えることにより、同一のＳＩＭＭが使
用されることができる。
【図面の簡単な説明】
【図１】この発明を実施するデータ処理システムのブロ
ック図である。
【図２】図１に示されるメモリコントローラの一部の説
明のための略線図である。
【図３】図１に示されるメモリコントローラの一部のブ
ロック図である。
【図４】図１に示されるメモリコントローラの一部のブ
ロック図である。
【図５】図１に示されるメモリコントローラの一部のブ
ロック図である。
【図６】図１に示されるメモリに使用されるＳＩＭＭ型
メモリモジュールの概略図である。
【図７】図６に示されるモジュールの動作を説明するタ
イミング図である。
【図８】ページミスサイクルでの種々のパルス幅を示す
タイミング図である。
【図９】ページヒットサイクルでの種々のパルス幅を示
すタイミング図である。
【図１０】図８及び図９で制御信号がどのように生成さ
れるかを理解するのに有用なメモリコントローラの一部
の状態遷移図である。
【図１１】異なる条件のタイミング要求の例を示すタイ
ミング図である。
【図１２】異なる条件のタイミング要求の例を示すタイ
ミング図である。
【図１３】異なる条件のタイミング要求の例を示すタイ
ミング図である。
【図１４】異なる条件のタイミング要求の例を示すタイ
ミング図である。
【符号の説明】
１０ マイクロプロセッサ １２ メモリコントローラ １４ メモリ １６ ＳＩＭＭ ４０ ＳＩＭＭ定義レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダリル・カーヴィス・クロマー アメリカ合衆国、フロリダ州デルレイビー チ、ヴィニーシャンドライブ441、アパー トメント101 (72)発明者 ロジャー・マックス・ステューツ アメリカ合衆国、フロリダ州デルレイビー チ、ノースウェスト25、トウェンティフォ ースストリート25 (56)参考文献 特開 昭54−75233（ＪＰ，Ａ) 実開 昭63−184497（ＪＰ，Ｕ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】データ処理システムであって、 （一）複数のアドレス可能な記憶位置を有するメモリモ
    ジュールを含む読み出し・書き込み可能メモリと、 （二）前記メモリの動作を制御するためのメモリコント
    ローラと、 （三）前記メモリからデータを読み出し及び前記メモリ
    にデータを書き込むようにメモリアクセスサイクルを開
    始するためのプロセッサと、 （四）前記プロセッサ、前記メモリ、及び前記メモリコ
    ントローラを相互接続し、データを転送し、それら間で
    信号をアクセスするバス手段とを備え、 前記プロセッサは、メモリアクセスを開始するために、
    サイクルを規定する信号及びアドレス信号を含むアクセ
    ス信号を選択的に発生するように動作し、 前記メモリモジュールは、読み出し／書き込み（ｒｅａ
    ｄ／ｗｒｉｔｅ）、行アドレス、列アドレス、行アドレ
    スストローブ（ＲＡＳ）、及び列アドレスストローブ
    （ＣＡＳ）信号を含むモジュール動作信号の受信に応答
    して動作し、 前記メモリコントローラは、前記プロセッサからの前記
    アクセス信号の受信に応答して前記モジュール動作信号
    を前記メモリモジュールに送信するように動作し、か
    つ、前記メモリコントローラは、 （ａ）システムクロック信号を受信するためのクロック
    入力線を有し、該システムクロック信号で前記メモリコ
    ントローラ自身を動作させるためのタイミング手段と、 （ｂ）関連するメモリモジュールのタイミング要求を決
    定するパルス制御信号を前記システムクロック信号のパ
    ルスの整数倍として記憶するための、前記メモリモジュ
    ールの各々と関連する複数のプログラム可能な定義レジ
    スタと、 （ｃ）前記メモリモジュールに接続され、前記モジュー
    ル動作信号を生成するシーケンサと、 （ｄ）前記アドレス信号に応答して、前記シーケンサへ
    のアドレスされる前記メモリモジュールに関連する定義
    レジスタからの前記パルス制御信号を、調整する手段を
    含み、 前記シーケンサは、前記パルス制御信号によって指定さ
    れた前記タイミング要求に適合するように前記モジュー
    ル動作信号のタインミングを設定する、 ことを特徴とするデータ処理システム。
  2. 【請求項２】前記メモリモジュールの一方は第１のタイ
    ミング要求に従ってアクセス可能であり、 前記メモリモジュールの他方は、前記第１のタイミング
    要求とは異なる第２のタイミング要求に従ってアクセス
    可能であり、 前記メモリモジュールの双方に関連する前記定義レジス
    タは、各メモリモジュールのタイミング要求を満たすパ
    ルス制御信号を与えるようにプログラムされることを特
    徴とする請求項１記載のデータ処理システム。
  3. 【請求項３】前記パルス制御信号は、メモリアクセスサ
    イクル中のＲＡＳプリチャージ時間、ＲＡＳからＣＡＳ
    への時間、及びＣＡＳパルス幅を決定することを特徴と
    する請求項１記載のデータ処理システム。
  4. 【請求項４】前記シーケンサは、前記プロセッサからの
    前記アクセス信号を前記コントローラが受信することに
    応答して、スタート状態、ＲＡＳプリチャージ状態、Ｒ
    ＡＳからＣＡＳへの状態、及びＣＡＳ状態を含む一連の
    状態を連続して生成することを特徴とする請求項３記載
    のデータ処理システム。
  5. 【請求項５】前記コントローラは、前記アクセス信号の
    受信に応答してページミスサイクル又はページヒットサ
    イクルを行うための前記シーケンサを制御する手段とを
    有し、前記ページミスサイクルは、前記一連の状態の全
    ての状態を含み、前記ページヒットサイクルは、前記一
    連の状態の中の前記ＲＡＳプリチャージ状態以外を含む
    ことを特徴とする請求項４記載のデータ処理システム。
  6. 【請求項６】前記アドレス信号は行アドレスを含み、 前記コントローラは、前回のメモリアクセスでアクセス
    された古い行アドレスを記憶するためのコンパレータと
    を備え、 前記コンパレータは、アクセスされる記憶位置の新しい
    行アドレスを受信するための入力を含み、前記新しいア
    ドレスと前記古いアドレスとを比較し、この比較に応答
    してページヒット制御信号を出力することを特徴とする
    請求項５記載のデータ処理システム。
  7. 【請求項７】前記ページヒット信号は、前記スタート状
    態中に生成され、現メモリアクセスサイクルがページミ
    スサイクルの場合には次に前記ＲＡＳプリチャージ状態
    に入り、前記メモリアクセスサイクルがページヒットサ
    イクルの場合には前記ＲＡＳからＣＡＳへの状態に入る
    ために使用されることを特徴とする請求項６記載のデー
    タ処理システム。
  8. 【請求項８】現メモリアクセスサイクルがページミスサ
    イクルの場合には、前記ＲＡＳプリチャージ状態中に、
    現メモリアクセスサイクルがページヒットサイクルの場
    合には、前記ＲＡＳからＣＡＳへの状態中に、前記パル
    ス制御信号が前記シーケンサにより読み出されることを
    特徴とする請求項６記載のデータ処理システム。
  9. 【請求項９】前記パルス制御信号は、前記ＲＡＳプリチ
    ャージ状態、前記ＲＡＳからＣＡＳへの状態、及び前記
    ＣＡＳ状態の長さを決定することを特徴とする請求項８
    記載のデータ処理システム。
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