JPH0772832A - γ補正回路，液晶駆動装置，画像表示方法及び液晶表示装置 - Google Patents

γ補正回路，液晶駆動装置，画像表示方法及び液晶表示装置

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JPH0772832A
JPH0772832A JP6049526A JP4952694A JPH0772832A JP H0772832 A JPH0772832 A JP H0772832A JP 6049526 A JP6049526 A JP 6049526A JP 4952694 A JP4952694 A JP 4952694A JP H0772832 A JPH0772832 A JP H0772832A
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Katsunori Tanaka
克憲 田中
Mikio Oshiro
幹夫 大城
Daiki Miyahara
大樹 宮原
Toshiya Onodera
俊也 小野寺
Katsuhiko Kishida
克彦 岸田
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 γ補正回路及び液晶駆動装置に関し、表示手
段の光応答特性のほぼ直線と見なされる部分と傾斜部分
とを別々にγ補正をして、データ処理の高速化、かつ、
低コスト化を図り、併せて、消費電力を低減化を図る。 【構成】 γ補正回路は、Ｎビットのデジタル表示デー
タＤＩ又は表示手段の輝度のγ補正をする補正データＣ
ｎのいずれかを選択するデータ選択手段101 と、該デー
タＣｎを出力するデータ出力手段102 とを備える。液晶
駆動装置は、表示手段203 の輝度のγ補正をするγ補正
手段201 と、γ補正されたＮビットのデジタル表示デー
タＤＩをデジタル・アナログ変換をする信号処理手段20
2 とを備える。他の液晶駆動装置は、γ補正手段301
と、γ補正されたＮビットのデジタル表示データＤＩに
基づいて基準電圧ＶＲをサンプル・ホールドする信号処
理手段302 とを備える。γ補正手段201 ，301 が本発明
のγ補正回路から成る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、γ補正回路及び液晶駆
動装置に関するものであり、更に詳しく言えば、液晶表
示パネルの輝度をγ補正する回路及びその装置の改善に
関するものである。近年，ポータブルコンピュータの高
性能化に伴い、カラー液晶表示装置にも高い表示品質が
要求されている。また、各種表示装置やビデオカメラ等
は、映像信号の輝度をγ補正する回路が必要であり、表
示品質の改善に適したγ補正回路及びその応用装置が開
発されている。
【０００２】これによれば、読出し専用メモリに格納さ
れた基準データが、入力データをアドレスにして読出す
方法が採られる。また、一般に、液晶表示パネルの印加
電圧と透過率との関係特性は非線型を有する。しかし、
画面の大型化又は液晶表示パネルのフルカラー化によ
り、画素数が多くなる。そこで、液晶の光透過特性のほ
ぼ直線と見なされる部分と傾斜部分とを別々にγ補正を
して、データ処理の高速化、かつ、低コスト化を図り、
併せて、消費電力を低減化を図ることができる回路及び
装置が望まれている。
【０００３】
【従来の技術】図17は、従来例に係る液晶駆動装置のγ
補正回路の構成図である。例えば、日本国の特許庁が発
行した公開特許公報（特開平５−２３２４４９）に見ら
れるような液晶表示装置のγ補正回路は、図17に示すよ
うに、補正用基準データテーブル１，補正属性データテ
ーブル２，演算部３，選択信号発生部４及びセレクタ５
を備える。各テーブル１及び２には、低消費電力化のた
めに、ＣＭＯＳ型ＲＯＭが使用される。
【０００４】当該回路の機能は、例えば、データテーブ
ル１及び２に入力データＤＩが入力されると、データＤ
Ｉをアドレスにして基準データＤＲがデータテーブル１
からセレクタ５及び演算部３にそれぞれ出力される。ま
た、データＤＩをアドレスにして補正属性データＤＸが
データテーブル２から選択信号発生部４に出力される。
基準データＤＲは、例えば、演算制御信号ＳＡに基づい
て演算部３により演算され、その補正データＤＡがセレ
クタ５に出力される。この演算は、液晶表示表示パネル
の駆動電圧−透過率特性（以下液晶の光透過特性とい
う）をγ補正するためである。
【０００５】一方、選択信号発生部４では補正属性デー
タＤＸと階調パターンＳＰとに基づいてセレクタ制御信
号ＳＳが発生され、その信号ＳＳがセレクタ５に出力さ
れる。これにより、該制御信号ＳＳに基づいて基準デー
タＤＲ又は補正データＤＡが、次段の液晶駆動部に出力
される。
【０００６】
【発明が解決しようとする課題】ところで、従来例によ
れば、データテーブル１に格納された基準データＤＲ
が、入力データＤＩをアドレスにして読出される。ま
た、一般に、液晶の光透過特性は非線形を有し、白階調
及び黒階調の近傍では、特性曲線の傾斜が緩やかになっ
ている。このため、次のような問題がある。
【０００７】(i) 表示画面の大型化又は液晶表示パネル
のフルカラー化により、画素数が多くなると、データの
転送周波数を高くせざるを得ない。しかし、信号処理回
路の駆動能力を向上させるべく、映像表示データの転送
周波数を、例えば、２５ＭＨｚ以上とした場合には、低
消費型のＣＭＯＳ型のＲＯＭに代えて、高速対応のバイ
ポーラトランジスタ型のＲＯＭを使用しなければならな
い。
【０００８】これにより、ＲＯＭの消費電力が増加する
ことから、携帯型のパソコンやワープロ等の情報機器の
低消費電力化の妨げとなる。 (ii) また、液晶表示パネル（以下単に表示手段ともい
う）の表示品質の向上を図るためには、表示データの印
加前に、Ｒ（赤信号），Ｇ（緑信号），Ｂ（青信号）毎
にγ補正を行う必要がある。例えば、γ補正は、液晶の
光透過特性のほぼ直線と見なされる部分及び傾斜が緩や
かな部分について、ＲＯＭの内容が非表示期間等に読出
され、それをラッチして使用する方法が採られる。
【０００９】しかし、表示階調数を増加するとラッチ数
が多くなる。例えば、２５６階調では８階調の場合に比
べて、約６４倍〔＝（８＋２ビット）×２５６階調÷
｛（３＋２ビット）×８階調｝〕のラッチ数が必要とな
る。従って、このγ補正方法を表示階調数が多いユニッ
ト，例えば、６４階調以上の液晶駆動装置に適用する
と、通常，集積化して使用するデータラッチ部の回路規
模が大きくなり、そのコストダウンの妨げとなるという
問題がある。
【００１０】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、表示手段の光透過特性のほぼ直線
と見なされる部分と傾斜部分とを別々にγ補正をして、
データ処理の高速化、かつ、低コスト化を図り、併せ
て、消費電力を低減化を図ることが可能となるγ補正回
路及び液晶駆動装置の提供を目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明に係るγ
補正回路及び液晶駆動装置の原理図であり、図２，３は
本発明に係るγ補正回路の原理図（その１，２）をそれ
ぞれ示している。本発明のγ補正回路は、図１（Ａ）に
示すように、Ｎビットのデジタル表示データＤＩ又は表
示手段の輝度のγ補正をする補正データＣｎ，〔ｎ＝１
〜ｉ，…ｊ，…ｎ〕を選択出力するデータ選択手段101
と、前記補正データＣｎを出力するデータ出力手段102
とを備えることを特徴とする。
【００１２】本発明の第１のγ補正回路は、図２に示す
ように、表示手段の輝度のγ補正をする補正データＣ
ｎ，〔ｎ＝１〜ｉ，…ｊ，…ｎ〕を記憶する記憶手段１
１と、前記表示手段の光透過特性の略直線部分を補正す
る補正データＣｉを出力する第１の出力手段１２と、前
記表示手段の光透過特性の略直線部分以外を補正する補
正データＣｊを選択出力する第２の出力手段１３と、Ｎ
ビットのデジタル表示データＤＩ又は前記表示手段の光
透過特性の略直線部分以外を補正する補正データＣｊの
いずれかを選択するデータ選択手段１４と、選択された
前記デジタル表示データＤＩ又は前記表示手段の補正デ
ータＣｊに、該表示手段の光透過特性の略直線部分を補
正する補正データＣｉを演算する演算手段１５と、前記
Ｎビットのデジタル表示データＤＩ及び補正データＣｎ
に基づいて選択制御信号Ｓを発生する制御手段１６とを
備えることを特徴とする。
【００１３】本発明の第１のγ補正回路において、前記
第２の出力手段１３は、図２に示すように、表示手段の
光透過特性の略直線部分以外を補正する補正データＣｊ
をラッチするラッチ部23Ａと、前記補正データＣｊを選
択するセレクタ部23Ｂとを有することを特徴とする。ま
た、本発明の第１のγ補正回路において、前記前記制御
手段１６は、図２に示すように、表示手段の輝度のγ補
正をする補正データＣｎをラッチするラッチ部26Ａと、
前記補正データＣｎとＮビットのデジタル表示データＤ
Ｉとを比較する比較部26Ｂとを有することを特徴とす
る。
【００１４】本発明の第２のγ補正回路は、図２に示す
ように、基準信号φ１に基づいてラッチ制御信号ＣＫ及
びアドレスＡＤＤを出力する制御手段１７と、前記アド
レスＡＤＤに基づいて表示手段の輝度のγ補正をする補
正データＤｎ，〔ｎ＝０，１，２…ｎ〕を出力する記憶
手段１８と、前記補正データＤｎをラッチ制御信号ＣＫ
に基づいてラッチするラッチ手段１９と、Ｎビットのデ
ジタル表示データＤＩに基づいて前記補正データＤｎを
選択出力するデータ選択手段２０とを備えることを特徴
とする。
【００１５】本発明の第２のγ補正回路において、前記
データ選択手段２０は、非同期式のセレクタを有するこ
とを特徴とする。本発明の第２のγ補正回路において、
前記データ選択手段２０は、ＣＭＯＳ論理ゲートから成
ることを特徴とする。本発明の第２のγ補正回路におい
て、前記記憶手段１８は、アドレスの一部にγ補正前の
データを割当て、かつ、残りのアドレスにパラメータを
割当てて格納されることを特徴とする。
【００１６】本発明の第１の液晶駆動装置は、図１
（Ｂ）に示すように、Ｎビットのデジタル表示データＤ
Ｉに基づいて液晶表示をする表示手段203 の輝度のγ補
正をするγ補正手段201 と、γ補正された前記Ｎビット
のデジタル表示データＤＩをデジタル・アナログ変換を
する信号処理手段202 とを備え、前記γ補正手段201 が
本発明の第１，第２のγ補正回路から成ることを特徴と
する。
【００１７】本発明の第２の液晶駆動装置は、図１
（Ｃ）に示すように、Ｎビットのデジタル表示データＤ
Ｉに基づいて液晶表示をする表示手段303 の輝度のγ補
正をするγ補正手段301 と、γ補正されたＮビットのデ
ジタル表示データＤＩに基づいて基準電圧ＶＲをサンプ
ル・ホールドする信号処理手段302 とを備え、前記γ補
正手段301 が本発明の第１，第２のγ補正回路から成る
ことを特徴とする。
【００１８】本発明の第１の画像表示方法は、外部から
入力され、補正を受けていないＮビットのデジタル表示
データＤＩ又は表示手段の輝度をγ補正する補正データ
Ｃｎ，〔ｎ＝１〜ｉ，…ｊ，…ｎ〕を選択し、前記選択
されたデジタル出力データを表示手段の駆動データとし
て出力することを特徴とする。本発明の第２の画像表示
方法は、表示手段の輝度をγ補正する補正データＣｎ，
〔ｎ＝１〜ｉ，…ｊ，…ｎ〕から、前記表示手段の光透
過特性の略直線部分を補正する固定データＣｉ又は前記
表示手段の光透過特性の略直線部分以外を補正する補正
データＣｊを選択し、Ｎビットのデジタル表示データＤ
Ｉ、前記選択された固定データＣｉ又は補正データＣｊ
のいずれかを選択し、選択された前記デジタル表示デー
タＤＩ又は前記表示手段の補正データＣｊに、該表示手
段の光透過特性の略直線部分を補正する固定データＣｉ
を演算し、前記演算されたデジタル出力データを表示手
段の駆動データとして出力することを特徴とする。
【００１９】本発明の第３の液晶表示方法は、基準信号
φ０に基づいてラッチ制御信号ＣＫ及びアドレスＡＤＤ
を発生し、発生された前記アドレスＡＤＤに基づいて表
示手段の輝度のγ補正をする補正データＤｎ，〔ｎ＝
０，１，２…ｎ〕を読出し、この読み出された前記補正
データＤｎをラッチ制御信号ＣＫに基づいて保持し、こ
の保持された前記補正データＣｎをＮビットのデジタル
表示データＤＩに基づいて選択出力することを特徴とす
る。
【００２０】本発明の液晶表示装置は、Ｎビットのデジ
タル表示データＤＩに基づいて液晶表示をする液晶表示
パネルと、前記液晶表示パネルの輝度の補正をするγ補
正部又は液晶駆動部とを備え、前記γ補正部又は液晶駆
動部が本発明の第１，第２のγ補正回路又は本発明の第
１，第２の液晶駆動装置から成ることを特徴とし、上記
目的を達成する。
【００２１】
【作用】本発明のγ補正回路の動作を説明する。例え
ば、Ｎビットのデジタル表示データＤＩがデータ選択手
段101 に入力され、データ出力手段102 から補正データ
Ｃｎがデータ選択手段101 されると、該データ選択手段
101 によりデジタル表示データＤＩ又は補正データＣｎ
のいずれかが選択される。更に詳しく言えば、記憶手段
１１から第１及び第２の出力手段１２，１３に、表示手
段の輝度のγ補正をする補正データＣｎが読み出される
と、表示手段の光透過特性の略直線部分を補正する補正
データＣｉが第１の出力手段１２から演算手段１５に出
力される。
【００２２】一方，補正データＣｎの中で、表示手段の
光透過特性の略直線部分以外を補正する補正データＣｊ
が第２の出力手段１３により選択され、それがラッチさ
れる。この際に、図２に示すように、第２の出力手段１
３のデータラッチ部23Ａにより補正データＣｊがラッチ
され、補正データＣｊがセレクタ部23Ｂにより選択され
る。ラッチされた補正データＣｊはデータ選択手段１４
に出力される。
【００２３】これにより、データ選択手段１４では選択
制御信号Ｓに基づいてＮビットのデジタル表示データＤ
Ｉ又は補正データＣｊのいずれかが選択される。選択さ
れた出力データＤＩ又はＣｊは演算手段１５に出力され
る。選択制御信号Ｓは、Ｎビットのデジタル表示データ
ＤＩ及び補正データＣｎに基づいて制御手段１６により
発生される。例えば、図２に示すように、制御手段１６
のデータラッチ部26Ａにより補正データＣｎがラッチさ
れ、この補正データＣｎとデジタル表示データＤＩとが
データ比較部26Ｂにより比較される。この比較結果が選
択制御信号Ｓとなる。
【００２４】これにより、演算手段１５では出力データ
ＤＩ又はＣｊに補正データＣｉが演算され、補正された
デジタル出力データＤＯが演算手段１５から次段の駆動
回路に出力される。このため、表示手段の光透過特性の
ほぼ直線と見なされる中間階調については、演算手段１
５により簡易的な加算等によりγ補正を実行し、その光
透過特性の傾斜が緩やかな白階調又は黒階調付近につい
ては、記憶手段１１の内容を非表示期間等に読出し、そ
れをラッチ23Ａにラッチする方法を採ることが可能とな
る。
【００２５】また、本発明によれば、変換テーブルを複
数ブロックに分割し、それぞれについて対応する入力階
調範囲を指定することができる。この設定を変えること
により、演算手段１５が受け持つ半固定範囲を任意に変
えることができる。このことで、Ｒ（赤信号），Ｇ（緑
信号），Ｂ（青信号）毎にγ補正を行う場合にも、従来
例のように全階調に渡る補正データを記憶する必要が無
くなり、表示階調数を増加しても、ラッチ数を増加する
必要がない。
【００２６】これにより、このγ補正方法を表示階調数
が多いユニット，例えば、６４階調以上の液晶駆動装置
に適用した場合にも、データラッチ部の集積回路の規模
を縮小化することができ、その低コスト化を図ることが
可能となる。本発明の第２のγ補正回路の動作を説明す
る。例えば、図２に示すように、制御手段１７では、基
準信号φ１に基づいてラッチ制御信号ＣＫ及びアドレス
ＡＤＤが発生されると、信号ＣＫがラッチ手段１９に出
力され、アドレスＡＤＤが記憶手段１８に出力される。
これにより、記憶手段１８では、アドレスＡＤＤに基づ
いて表示手段の輝度のγ補正をする補正データＤｎが読
み出される。この際に、γ補正前のデータがアドレスの
一部に割当てられ、かつ、パラメータが残りのアドレス
に割当てられることから、γ補正後のデータが記憶手段
１８から読み出される。このデータは記憶手段１８から
ラッチ手段１９に出力される。
【００２７】ラッチ手段１９では補正データＤｎがラッ
チ制御信号ＣＫに基づいてラッチされ、それがデータ選
択手段２０に出力される。また、データ選択手段２０で
は、例えば、ＣＭＯＳ論理ゲートから成る非同期式のセ
レクタにより、Ｎビットのデジタル表示データＤＩに基
づいて補正データＤｎが選択出力される。このため、Ｎ
ビットのデジタル表示データＤＩを高速にγ補正するこ
とができる。また、ＲＯＭやＲＡＭ等と異なり非同期で
動作するデータ選択手段２０を論理ゲートを用いて簡単
に構成することができる。これにより、γ補正回路の消
費電力を低減することができる。
【００２８】これにより、当該γ補正回路を組み込んだ
液晶表示装置の消費電力の低減化を図ることが可能とな
る。本発明の第１の液晶駆動装置の動作を説明する。例
えば、Ｎビットのデジタル表示データＤＩが本発明の第
１，第２のγ補正回路等から成るγ補正手段201 により
γ補正される。このγ補正されたＮビットのデジタル表
示データＤＩが信号処理手段202 によりデジタル・アナ
ログ変換される。これにより、表示手段203の輝度がγ
補正される。
【００２９】このため、画素数を多くし、かつ、データ
の転送周波数を高くした場合でも、本発明の第１，第２
のγ補正回路を用いることにより、消費電力の低減化が
図られる。これにより、表示画面の大型化又は液晶表示
パネルのフルカラー化を図ることが可能となる。また、
携帯型のパソコンやワープロ等の情報機器の消費電力の
低減化を図ることが可能となる。
【００３０】本発明の第２の液晶駆動装置の動作を説明
する。例えば、Ｎビットのデジタル表示データＤＩが本
発明の第１，第２のγ補正回路等から成るγ補正手段30
1 によりγ補正される。このγ補正されたＮビットのデ
ジタル表示データＤＩに基づいて基準電圧ＶＲがサンプ
ル・ホールドされる。これにより、表示手段303 の輝度
がγ補正される。
【００３１】このため、第１の液晶駆動装置と同様に画
素数を多くし、かつ、データの転送周波数を高くした場
合でも、本発明の第１，第２のγ補正回路を用いること
により、消費電力の低減化が図られる。これにより、第
１の液晶駆動装置の同様に表示画面の大型化又は液晶表
示パネルのフルカラー化を図ることが可能となる。ま
た、携帯型のパソコンやワープロ等の情報機器の消費電
力の低減化を図ることが可能となる。
【００３２】本発明の第１の画像表示方法によれば、Ｎ
ビットのデジタル表示データＤＩ又は表示手段の輝度を
γ補正する補正データＣｎが選択され、この選択された
デジタル出力データを表示手段の駆動データとして出力
する。このため、補正の要否の要求に応じてデータを選
択しながらγ補正をすることができる。本発明の第２の
画像表示方法によれば、Ｎビットのデジタル表示データ
ＤＩ、固定データＣｉ又は補正データＣｊのいずれかが
選択され、この選択されたデジタル表示データＤＩ又は
補正データＣｊに、該表示手段の光透過特性の略直線部
分を補正する固定データＣｉを演算される。
【００３３】このため、表示手段の光透過特性のほぼ直
線と見なされる中間階調については、固定データＣｉに
基づいて簡易的な演算によりγ補正を実行することがで
きる。また、その光透過特性の傾斜が緩やかな白階調又
は黒階調付近については、補正データＣｊに基づいて選
択的に補正することが可能となる。本発明の第３の液晶
表示方法によれば、アドレスＡＤＤに基づいて補正デー
タＤｎが読出され、この補正データＤｎがラッチ制御信
号ＣＫに基づいて保持され、この保持された補正データ
ＣｎがＮビットのデジタル表示データＤＩに基づいて選
択出力される。
【００３４】このため、Ｎビットのデジタル表示データ
ＤＩを高速にγ補正することができる。また、ＲＯＭや
ＲＡＭのようなマトリックス回路を用いずに論理ゲート
を用いて簡単に構成することができる。これにより、γ
補正回路の消費電力を低減することができる。本発明の
液晶表示装置によれば、本発明の第１，第２のγ補正回
路又は本発明の第１，第２の液晶駆動装置から成るγ補
正部又は液晶駆動部により液晶表示パネルが駆動され
る。
【００３５】このため、液晶表示パネルの画素数を多く
し、かつ、高速に画像処理をすることにより、低消費型
で高表示品質の液晶ディスプレイ等を製造することが可
能となる。
【００３６】
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図４〜16は、本発明の各実施例に係
るγ補正回路及び液晶駆動装置を説明する図である。 （１）第１の実施例の説明 図４は、本発明の第１の実施例に係るγ補正回路の全体
構成図であり、図５はそのＲ信号のγ補正回路の構成図
である。また、図６は液晶の光透過特性の説明図であ
り、図７はデータ変換時のγ補正特性図をそれぞれ示し
ている。
【００３７】例えば、８ビットのデジタル表示データを
γ補正して１０ビットのデジタル出力データを出力する
γ補正回路は、図４に示すように、ＲＯＭ（読出し専用
メモリ）２１，固定データ＆オフセットラッチ部２２，
データ出力部２３，セレクタ２４，加算器２５，データ
切り換え部２６及び転送制御部２７を備える。すなわ
ち、ＲＯＭ２１，固定データ＆オフセットラッチ部２
２，データ出力部２３，データ切り換え部２６及び転送
制御部２７は、原理図１（Ａ）のデータ出力手段102 の
一例を構成し、固定データＣｉ，補正データＣｊ，Ｃｎ
や選択制御信号Ｓを出力する。セレクタ２４はデータ選
択手段101 の一実施例であり、選択制御信号Ｓに基づい
て表示手段の輝度のγ補正をする補正データＣｎ，〔ｎ
＝１〜ｉ，…ｊ，…ｎ〕又はデジタル表示データＤＩを
選択出力する。本発明の実施例ではセレクタ２４の後段
に加算器２５が設けられる。
【００３８】ＲＯＭ２１は記憶手段１１の一例であり、
液晶表示パネルの輝度のγ補正をする８ビットの補正デ
ータＣｎを記憶するものである。ＲＯＭ２１は不揮発性
の読出し専用メモリや消去可能な読出し専用メモリを使
用する。なお、液晶表示パネルの光透過特性について
は、図６において詳述する。固定データ＆オフセットラ
ッチ部２２は第１の出力手段１２の一例であり、液晶表
示パネルの光透過特性の略直線部分を補正する補正デー
タＣｉを出力するものである。例えば、図５の赤色
（Ｒ）信号をγ補正する回路に示すように、ラッチ部２
２はラッチ回路22Ａ及びセレクタ22Ｂを有する。ラッチ
回路22Ａは固定データＣｉ及びオフセットをラッチす
る。ラッチ回路22Ａは１０ビットの４つのパレット＃１
〜＃４の固定データをラッチする。セレクタ22Ｂは選択
制御信号Ｓに基づいて固定データＣｉを加算器２４に出
力する。
【００３９】データ出力部２３は第２の出力手段１３の
一例であり、液晶表示パネルの光透過特性の略直線部分
以外を補正する補正データＣｊを選択出力するものであ
る。データ出力部２３は、データラッチ部23Ａ及びセレ
クタ部23Ｂを有する。データラッチ部23Ａは、補正デー
タＣｊをラッチする。例えば、データラッチ部23Ａは、
図５に示すように、１０×３２ビットの４つのパレット
＃1-1 〜1-32，＃2-1 〜2-32，＃3-1 〜3-32及び＃4-1
〜4-32の補正データをラッチする。セレクタ23Ｂは０〜
４ビットのデジタル表示データＤＩに基づいて補正デー
タＣｊをセレクタ２４に出力する。セレクタ２４はデー
タ選択手段１４の一例であり、デジタル表示データＤＩ
又は選択制御信号Ｓに基づいて補正データＣｊのいずれ
かを選択するものである。
【００４０】加算器２５は演算手段１５の一例であり、
選択されたデジタル表示データＤＩ又は補正データＣｊ
に固定データＣｉを加算し、デジタル出力データを出力
するものである。例えば、演算手段１５には１０ビット
の加算器２５を用いる。データ切り換え部２６は制御手
段１６の一例であり、デジタル表示データＤＩ及び補正
データＣｎに基づいて選択制御信号Ｓを発生するもので
ある。データ切り換え部２６は、データラッチ部26Ａ及
びデータ比較部26Ｂを有し、「補正」又は「演算」ステ
ートを識別する。データラッチ部26Ａは、補正データＣ
ｎをラッチする。データラッチ部26Ａは図５に示すよう
に、４つのパレット＃１〜＃４のアドレスを保持するラ
ッチ回路を有する。また、データ切り換え部２６のデー
タ比較部26Ｂは図５に示すように、データラッチ部260
，４つの３ビット比較器261 〜264 及び４入力論理和
回路（以下単にＯＲ回路という）265 を有する。
【００４１】データラッチ部260 はデジタル表示データ
ＤＩを保持する。比較器261 は、パレット＃１のアドレ
スと５〜７ビットのデジタル表示データＤＩを比較し、
結果信号ＳO1をＯＲ回路265 に出力する。同様に、比較
器262 は、パレット＃２のアドレスと５〜７ビットのデ
ジタル表示データＤＩを比較し、結果信号ＳO2をＯＲ回
路265 に出力する。比較器263 は、パレット＃３のアド
レスと５〜７ビットのデジタル表示データＤＩを比較
し、結果信号ＳO3をＯＲ回路265 に出力する。比較器26
4 は、パレット＃４のアドレスと５〜７ビットのデジタ
ル表示データＤＩを比較し、結果信号ＳO4をＯＲ回路26
5 に出力する。
【００４２】ＯＲ回路265 は、各信号ＳO1〜ＳO4の信号
論理に基づいて選択制御信号Ｓを発生し、それを各セレ
クタ22Ａ及び２４にそれぞれ供給する。転送制御部１０
はＲＯＭ２１の読出しを制御するものである。ここで、
液晶表示パネルの光応答（駆動電圧vs透過率）特性につ
いて説明する。例えば、ツィスティド・ネマティック方
式の液晶の光透過特性は、図６に示すように、縦軸が光
透過率％であり、横軸が駆動電圧である。これを見ると
白階調（透過率≒１００％）及び黒階調（透過率≒０
％）付近では緩やかな曲線部を有し、それらの中間階調
では、ほぼ直線状を有する。従って中間での駆動電圧と
透過率の関係は、ほぼ直線と見なされるため、本発明の
実施例では、直線近似によるγ補正の方法を採る。
【００４３】ここで、表１はＮビットのデジタル表示デ
ータＤＩをＭビットのデジタル出力データＤＯに変換す
る条件を示している。
【００４４】
【表１】
【００４５】例えば、３ビットのデジタル表示データＤ
Ｉ＝０〜７の内、下位２ビットの「０，１」と上位２ビ
ットの「６，７」とについては、補正データＣｊを使用
してデータ変換するものとし、中間ビット「２〜５」に
ついては、データＤＩに固定データＣｉを加算するもの
とする。この際のオフセットは「４」であり、デジタル
表示データＤＩ又は補正データＣｊに「４」を加算する
ことを意味する。
【００４６】図７は、表１の条件によりデータ変換した
時のγ補正特性図である。縦軸は変換後のデジタル出力
データＤＯであり、横軸は変換前のデジタル表示データ
ＤＩをそれぞれ示している。これによれば、γ補正特性
曲線は液晶の光透過特性と同様に非線形を有している。
次に、図８〜10を参照しながら、本発明のγ補正回路の
動作を説明する。図８は、本発明の第１の実施例に係る
γ補正回路の動作説明図であり、図９は、γ補正（６４
〜１９２階調＝固定時）特性図である。図10は、γ補正
（３２〜１６０階調＝固定時）特性図をそれぞれ示して
いる。
【００４７】なお、簡略化のため、３ビットのデジタル
表示データＤＩを４ビットのデジタル出力データＤＯに
変換する場合について説明をする。例えば、表１の変換
条件により、データ変換する場合であって、図８に示す
ように、当該γ補正回路が「変換」ステートの場合、Ｒ
ＯＭ２１から読み出された補正データＣｎは固定データ
＆オフセットラッチ部２２及びデータラッチ部23Ａに出
力される。データ出力部２３では、液晶表示パネルの光
透過特性の略直線部分以外を補正する補正データＣｊが
選択され、それがラッチされる。
【００４８】この際に、４つの比較器261 〜264 はデジ
タル表示データＤＩの上位３ビットと、そのブロックが
受け持つ入力階調の範囲を指定するアドレスとを比較す
る。いずれかが一致した場合は、図５に示すような、１
０×３２ビットの４つのパレット＃1-1 〜1-32，＃2-1
〜2-32，＃3-1 〜3-32及び＃4-1 〜4-32の補正データＣ
ｊがデータＤＩに対応してデータラッチ部23Ａによりラ
ッチされる。
【００４９】ラッチされた補正データＣｊはセレクタ部
23Ｂにより選択され、指定された階調の範囲に対応する
補正データＣｊがセレクタ２４に出力される。ここで、
ＬＤ（ｉ）はデジタル表示データＤＩに対する補正デー
タＣｊである。また、セレクタ２４は、選択制御信号Ｓ
に基づいて補正データＣｊを選択し、それを加算器２５
に出力する。ここで、選択制御信号Ｓは、３ビットのデ
ジタル表示データＤＩ及び補正データＣｎに基づいてデ
ータ切り換え部２６により発生される。例えば、データ
ラッチ部26Ａにより補正データＣｎがラッチされ、この
補正データＣｎとデジタル表示データＤＩとがデータ比
較部26Ｂにより比較される。この比較結果が選択制御信
号Ｓとなる。
【００５０】これにより、加算器２５では、当該γ補正
回路が「変換」ステートであることから「０」を加算
し、その演算結果をデジタル出力データＤＯとして次段
の駆動回路に出力する。「０」に代えて固定データＣｉ
を加算する場合もある。また、図８に示すように、当該
γ補正回路が「演算」ステートの場合には、ＲＯＭ２１
から読み出された補正データＣｎは、固定データ＆オフ
セットラッチ部２２及びデータラッチ部23Ａに出力され
るが、データ出力部２３からは補正データＣｊが選択さ
れず、ラッチ部２２により、液晶表示パネルの光透過特
性の略直線部分を補正する固定データＣｉがラッチさ
れ、該データＣｉが加算器２５に出力される。
【００５１】これにより、加算器２５ではデジタル表示
データＤＩに固定データＣｉが加算され、補正された４
ビットのデジタル出力データＤＯが加算器２５から次段
の駆動回路に出力される。順次、当該回路の「演算」又
は「変換」ステートがデータ切り換え部２６により識別
されると、加算器２５により、データＤＩに固定データ
Ｃｉ（オフセット＝４）が加算されたり、データ出力部
２３でデータ変換条件に基づいてデータＤＩがγ補正さ
れる。
【００５２】このようにして、本発明の第１の実施例に
係るγ補正回路によれば、図４，５に示すように、ＲＯ
Ｍ２１，固定データ＆オフセットラッチ部２２，データ
出力部２３，セレクタ２４，加算器２５，データ切り換
え部２６及び転送制御部１０を備える。このため、液晶
表示パネルの光透過特性のほぼ直線と見なされる中間階
調については、加算器２５により簡易的な演算によりγ
補正を実行し、その光透過特性の傾斜が緩やかな白階調
又は黒階調付近については、ＲＯＭ２１の内容を非表示
期間等に読出し、それをラッチ部23Ａにラッチし、デー
タ変換をすることが可能となる。
【００５３】また、本実施例では図９に示したように、
例えば、２５６階調のデジタル表示データＤＩを各々３
２階調の８ブロックに分割し、その中の４ブロックにつ
いて変換テーブルを割り当てている。このため、３２階
調分の変換テーブル（各１０ビット）と、データ変換後
に加える固定データＣｉ及びそのブロックが受け持つ入
力階調範囲を指定するアドレスＡＤＤの組とを４ブロッ
クに各々独立させることが可能となる。
【００５４】このことで、８ビットのデジタル表示デー
タＤＩを１０ビットのデジタル出力データＤＯに変換す
る場合、図９に示すように、２５６階調の入力に対し
て、６４〜１９２階調を加算器２５により固定データＣ
ｉに基づいてγ補正を実行する。また、０〜６４階調及
び１９２〜２５６階調を、加算器２５によるγ補正と、
データ出力部２３からの補正データＣｊとを併用して補
正することが可能となる。
【００５５】また、図10に示すように、２５６階調の入
力に対して、半固定範囲の３２〜１６０階調を加算器２
５により固定データＣｉに基づいてγ補正を実行する。
また、０〜３２階調及び１６０〜２５６階調は、加算器
２５によるγ補正と、データ出力部２３からの補正デー
タＣｊとを併用して補正することが可能となる。さら
に、本実施例では複数の変換テーブルブロック毎に、固
定データＣｉをラッチすることにより、データ変換後
に、この固定データＣｉを補正データＣｊに加えること
により、デジタル出力データＤＯを得ることができ、更
に、ラッチ数を削減できる。なお、図９，10に示した網
掛け部分は、補正データＣｊを保持するラッチ部に対応
している。
【００５６】これにより、このγ補正回路を表示階調数
が多い液晶駆動装置に適用した場合、加算器２５が液晶
表示パネルの光透過特性のほぼ直線と見なされる中間階
調を補正することから、ラッチ回路の数を大幅に削減で
きる。このことで、データラッチ部の集積回路の規模を
縮小化することができ、その低コスト化を図ることが可
能となる。
【００５７】なお、第１の実施例では、赤色信号に関す
るγ補正回路の場合について説明をしたが、緑色及び青
色信号についても、同様にデータ変換をすることが可能
となる。また、従来例のように全階調に渡る補正データ
Ｃｎを記憶する必要が無くなり、ＲＯＭ２１の容量を低
減することが可能となる。 （２）第２の実施例の説明 図１1 は、本発明の第２の実施例に係るγ補正回路の構
成図であり、図１２はそのセレクタの内部構成図及びデ
ータ変換時のγ補正特性図である。図１３は、γ補正回
路の動作説明図をそれぞれ示している。
【００５８】例えば、２ビットの入力データＤＩ＝〔Ｄ
Ｉ０，ＤＩ１〕をγ補正して、３ビットの出力データＤ
Ｏ＝〔ＤＯ０〜ＤＯ２〕に変換するγ補正回路は、図１
１に示すように、読出し・ラッチ制御回路２７，ＲＯＭ
２８，ラッチ回路２９及びセレクタ３０を備える。すな
わち、読出し・ラッチ制御回路２７は制御手段１７の一
例であり、クロックφ１に同期してラッチ制御信号ＣＫ
及びアドレスＡＤＤを出力するものである。制御回路２
７は、ＮＡＮＤ回路27Ａ，Ｄフリップ・フロップ27Ｂ，
カウンタ27Ｃ，デコーダ27Ｄを有する。
【００５９】ＮＡＮＤ回路27ＡはＤフリップ・フロップ
27Ｂの反転出力Ｑ（バー）とクロックφ１とを入力し
て、その論理出力信号Ｇをデコーダ27Ｄに出力する。Ｄ
フリップ・フロップ27Ｂは垂直同期信号ＶＳ及びカウン
タ27Ｃのカウント出力ＱＣをリセットにして、反転出力
Ｑ（バー）をＮＡＮＤ回路27Ａに出力する。垂直同期信
号ＶＳは、カウンタ27Ｃのクリア入力端子ＣＬＲ及びＤ
フリップフロップ27Ｂのクリア入力端子ＣＬＲに共通に
供給される。
【００６０】カウンタ27Ｃは垂直同期信号ＶＳ及びクロ
ックφ１に基づいてカウント出力ＱＡ〜ＱＣをそれぞれ
出力する。カウンタ27Ｃの出力端子ＱＡ，ＱＢは、デコ
ーダ27Ｄの入力端子Ａ，ＢとＲＯＭ２８の入力端子Ａ
０，Ａ１にそれぞれに接続される。カウンタ27Ｃの下位
から３番目の出力端子ＱＣは、Ｄフリップフロップ27Ｂ
のクロック入力端子ＣＬＫに接続される。
【００６１】カウント出力ＱＡ，ＱＢはアドレスＡＤＤ
であり、それがデコーダ27Ｄ及びＲＯＭ２８に出力され
る。デコーダ27Ｄは論理出力信号Ｇ及びカウント出力Ｑ
Ａ，ＱＢに基づいてラッチ制御信号ＣＫを発生するラッ
チ制御信号ＣＫは４ビット＝Ｙ０〜Ｙ３である。ＲＯＭ
２８は記憶手段１８の一例であり、アドレスＡＤＤに基
づいて液晶表示パネルの輝度のγ補正をする補正データ
Ｄｎ，〔ｎ＝０〜２〕を出力するメモリである。本実施
例において、ＲＯＭ２８は、アドレスの一部にγ補正前
のデータを割当て、かつ、残りのアドレスにパラメータ
を割当て、γ補正後のデータとしている。
【００６２】補正データＤｎは、γ補正のデータ変換テ
ーブルとしてＲＯＭ２８に格納される。例えば、ＲＯＭ
２８のアドレス入力端子Ａ０、Ａ１にアドレスＡＤＤ＝
０、１、２、３が入力されると、ＲＯＭ２８の出力端子
Ｄ０〜Ｄ３から、図１２（Ｂ）の●印で示すような補正
データＤｎ＝０、１、３、７がそれぞれ出力される。Ｒ
ＯＭ２８のデータ出力端子Ｄ０〜Ｄ２は、ラッチ回路29
Ａ〜29Ｄのデータ入力端子Ｄ０〜Ｄ２にそれぞれ接続さ
れる。
【００６３】ラッチ回路２９はラッチ手段１９の一例で
あり、補正データＤｎをラッチ制御信号ＣＫに基づいて
ラッチする。ラッチ回路２９は４個のラッチ回路29Ａ〜
29Ｄを有する。ラッチ回路29Ａ〜29Ｄはそれぞれ、ラッ
チ制御信号ＣＫに応答して、補正データＤ１〜Ｄ２を保
持する。これにより、ラッチ回路29Ａはラッチ信号Ｙ０
に基づいて被選択補正データＣ１を各セレクタ30Ａ〜30
Ｃに出力する。同様に、ラッチ回路29Ｂはラッチ信号Ｙ
１に基づいて被選択補正データＣ２を各セレクタ30Ａ〜
30Ｃに出力する。ラッチ回路29Ｃはラッチ信号Ｙ２に基
づいて被選択補正データＣ３を各セレクタ30Ａ〜30Ｃに
出力する。ラッチ回路29Ｄはラッチ信号Ｙ３に基づいて
被選択補正データＣ４を各セレクタ30Ａ〜30Ｃに出力す
る。
【００６４】セレクタ３０はデータ選択手段２０の一例
であり、２ビットのデジタル表示データＤＩに基づいて
４ビットの被選択補正データＣ１〜Ｃ４を選択出力す
る。セレクタ３０は、非同期式の３つのセレクタ30Ａ〜
30Ｃを有する。セレクタ30Ａのデータ入力端子Ｃ１〜Ｃ
４は、それぞれラッチ回路29Ａ〜29Ｄの各データ出力端
子Ｑ０に接続される。セレクタ30Ｂのデータ入力端子Ｃ
１〜Ｃ４は、それぞれラッチ回路29Ａ〜29Ｄの各データ
出力端子Ｑ１に接続される。セレクタ30Ｃのデータ入力
端子Ｃ１〜Ｃ４はそれぞれラッチ回路29Ａ〜29Ｄの各デ
ータ出力端子Ｑ２に接続される。
【００６５】各セレクタ30Ａ〜30Ｃは、ＣＭＯＳ論理ゲ
ートから成る。例えば、図１２（Ａ）に示すように、セ
レクタ30Ａは、アンドゲート４ａ〜４ｈ及びオアゲート
４ｉを有する。１／３２分周器３１は基準信号φ０を分
周してクロックφ１をＮＡＮＤ回路27Ａ及びカウンタ27
Ｃに出力する。クロックφ１は、例えば２５ＭＨＺの基
準信号φ０を１／３２分周したものであり、周波数は約
７８０ＫＨｚ、周期は１．３μｓである。
【００６６】次に、本発明の第２の実施例に係るγ補正
回路の動作について説明をする。例えば、図１３に示す
ように、垂直同期信号ＶＳ及びクロックφ１が立ち上が
ると、制御回路２７では、クロックφ１に基づいてラッ
チ制御信号ＣＫ及びアドレスＡＤＤが発生される。この
際に、カウンタ27Ｃの出力端子ＱＡ、ＱＢ及びＱＣが共
に「０」となり、かつ、Ｄフリップフロップ27Ｂの反転
出力Ｑバーが「１」となる。これにより、ＮＡＮＤ回路
27Ｂから論理出力信号Ｇがデコーダ27Ｄに出力される。
【００６７】さらに、ＮＡＮＤ回路27Ｂの他方の入力端
子にはクロックφ１が供給され、ＮＡＮＤ回路27Ｂか
ら、クロックφ１を反転したパルスが出力される。この
パルスは、デコーダ27Ｄの出力ゲート制御入力端子Ｇに
供給される。クロックφ１は、カウンタ27Ｃのクロック
入力端子ＣＬＫに供給される。これにより、データ入力
端子Ａ及びＢに供給されたアドレスＡＤＤがデコーダ27
Ｄによりデコードされ、出力ゲート制御入力端子Ｇが
「０」のときに、負パルスをデータ出力端子Ｙ０〜Ｙ３
から出力する。Ｙ０〜Ｙ３はラッチ制御信号ＣＫとな
る。
【００６８】また、信号ＣＫがラッチ回路２９に出力さ
れ、アドレスＡＤＤがＲＯＭ２８に出力されると、ＲＯ
Ｍ２８では、アドレスＡＤＤに基づいて液晶表示パネル
の輝度のγ補正をする補正データＤ０〜Ｄ２が読み出さ
れる。この際に、γ補正前のデータが下位アドレス線に
割当てられ、かつ、パラメータが上位アドレス線に割当
てて入力されることから、γ補正後のデータがＲＯＭ２
８のデータ線から読み出される。このデータＤ０〜Ｄ２
はＲＯＭ２８からラッチ回路２９に出力される。
【００６９】ラッチ回路２９では補正データＤ０〜Ｄ２
がラッチ制御信号ＣＫに基づいてラッチされる。例え
ば、ラッチ制御信号ＣＫの立ち上がりにより、ラッチ回
路29Ａ〜29Ｄに補正データＤ０〜Ｄ２が保持される。こ
れにより、４ビットの被選択補正データＣ１〜Ｃ４が各
ラッチ回路29Ａ〜29Ｄからセレクタ３０に出力される。
また、セレクタ３０では、２ビットのデジタル表示デー
タＤＩに基づいて４ビットの被選択補正データＣ１〜Ｃ
４が選択される。これにより、デジタル出力データＤＯ
＝ＤＯ０〜ＤＯ２が出力される。
【００７０】なお、入力データＤＩは図１３に示すよう
にクロックφ１に同期して２、１、３、１、０、２、３
と変化するとき、出力データＤＯは３、１、７、１、
０、３、７と変化する。また、基準信号φ０の周期はク
ロックφ１の周期の１／３２であるが、図を見易くする
ため、クロックφ０の周期を大きく記載している。さら
に、カウンタ27Ｃの計数値が「４」になると、Ｄフリッ
プフロップ27Ｂはそのデータ入力端子Ｄに供給される
「１」を保持し、反転出力Ｑバーが「０」となり、ＮＡ
ＮＤ回路27Ｂが閉じられる。これにより、デコーダ27Ｄ
の出力ゲート制御入力端子Ｇに「１」が保持され、デコ
ーダ27Ｄのデータ出力端子Ｙ０〜Ｙ３に共に「１」が保
持される。その後、クロックφ１の立ち上がりに同期し
て垂直同期信号ＶＳが立ち上がり、カウンタ27Ｃの出力
端子ＱＣは「０」となる。
【００７１】このようにして、本発明の第２の実施例に
係るγ補正回路によれば、図１１に示すように、制御回
路２７，ＲＯＭ２８，ラッチ回路２９及びセレクタ３０
を備える。このため、垂直同期信号ＶＳが高レベルの非
表示期間中に、ＲＯＭ２８のアドレス入力Ａ０，Ａ１が
０、１、２、３と順に変化すると、ＲＯＭ２８の出力端
子Ｄ０〜Ｄ２から補正データＤｎ＝０、１、３、７が順
に読み出される。また、補正データＤｎがそれぞれラッ
チ回路29Ａ、29Ｂ、29Ｃ及び29Ｄに保持され、ラッチ回
路２９に保持された内容は、セレクタ３０に供給され
る。このことから、各セレクタ30Ａ〜30Ｃの選択制御入
力端子Ａ及びＢに、入力データＤＩ０及びＤＩ１を供給
すると、各セレクタ30Ａ〜30Ｃのデータ出力端子Ｙから
デジタル出力データＤＯを取り出すことが可能となる。
このときの選択制御入力端子Ａ及びＢに供給されるデー
タが０、１、２、３のとき、各セレクタ30Ａ〜30Ｃはそ
れぞれデータ入力端子Ｃ１、Ｃ２、Ｃ３、Ｃ４を選択す
る。
【００７２】したがって、例えば、入力データＤＩが
「２」のとき、セレクタ30Ａ〜30Ｃの各データ入力端子
Ｃ３が選択され、ラッチ回路29Ｃのデータ出力端子Ｑ
０、Ｑ１及びＱ２からのデータがそれぞれセレクタ30
Ａ、30Ｂ及び30Ｃを介し出力データＤＯ０、ＤＯ１及び
ＤＯ２として出力される。以上のことから、ＲＯＭやＲ
ＡＭ等のようなマトリックス回路を用いずにセレクタ３
０を論理ゲートを用いて簡単に構成することができ、Ｎ
ビットのデジタル表示データＤＩを高速にγ補正するこ
とができる。また、当該γ補正回路をＣＭＯＳで構成す
れば、さらに消費電力を低減することが可能となる。
【００７３】さらに、デジタル表示データＤＩの転送周
波数を、例えば、２５ＭＨｚ以上とした場合でも、バイ
ポーラトランジスタ型のＲＯＭを使用せずとも、低消費
型のＣＭＯＳ型のＲＯＭを使用することができ、γ補正
回路の消費電力を低減することができる。これにより、
携帯型のパソコンやワープロ等の情報機器の消費電力の
低減化を図ることが可能となる。
【００７４】（３）第３の実施例の説明 図14（Ａ）は、本発明の第３の実施例に係るγ補正回路
のＲＯＭの制御回路の構成図を示している。第３の実施
例では第１，第２の実施例と異なりＲＯＭ28Ａに操作ス
イッチＳＷが設けられる。すなわち、第３の実施例では
ＲＯＭ２８Ａのアドレス入力を３ビットとし、その最上
位ビットＡ２をパラメータ入力としている点である。こ
の最上位ビットＡ２は、プルアップ抵抗Ｒを介して電源
線ＶDDに接続され、かつ、操作スイッチＳＷを介して接
地線ＧNDに接続されている。
【００７５】ＲＯＭ２８Ａは、例えば、操作スイッチＳ
Ｗがオフのとき、アドレスの一部Ａ０、Ａ１の入力に対
し図１２（Ｂ）の中の●印に示すデータを出力し、操作
スイッチＳＷがオンのとき、アドレスの一部Ａ０、Ａ１
の入力に対し図１２（Ｂ）の中の○印に示すデータを出
力する。他の点は、第２の実施例と同一であるため、そ
の説明を省略する。
【００７６】このようにして本発明の第３の実施例によ
れば、操作スイッチＳＷの操作に応じて、γ補正を調整
することができる。 （４）第４の実施例の説明 図14（Ｂ）は、本発明の第４の実施例に係るγ補正回路
のＲＯＭの制御回路の構成図を示している。第４の実施
例では第１〜第３の実施例と異なりＲＯＭ28Ａに、温度
検出器３２及びコンパレータ３３が設けられる。
【００７７】例えば、第３の実施例との相違点は、温度
検出器３２で検出した液晶表示パネルの周囲温度をコン
パレータ３３で２植化し、ＲＯＭ２８Ａのアドレスの最
上位ビットＡ２に供給している点である。他の点は、第
３の実施例と同一である。なお、コンパレータ３３の代
わりにＡ／Ｄ変換器を用いても良い。このようにして本
発明の第４の実施例によれば、周囲温度に応じて、γ補
正を自動調整することができる。
【００７８】（５）第５の実施例の説明 図15（Ａ）は、本発明の第５の実施例に係るγ補正回路
のＲＯＭの制御回路の構成図を示している。第５の実施
例では第１〜第４の実施例と異なりＲＯＭ28Ａに、Ｔフ
リップ・フロップ３４が設けられる。例えば、第３の実
施例との相違点は、垂直同期信号ＶＳをＴフリップフロ
ップ３４に供給して１フィールドの画像毎に反転した信
号を出力端子Ｑから出力し、ＲＯＭ２８Ａのアドレスの
最上位ビットＡ２に供給している点である。他の点は、
第３の実施例と同一である。なお、Ｔフリップフロップ
３４の代わりにカウンタを用いても良い。
【００７９】このようにして本発明の第５の実施例によ
れば、１フィールド表示する毎に図１２（Ｂ）の中に示
す●印の入出力特性と○印の入出力特性とが交互に切り
換えられるので、同図中の２点鎖線のように両者の中間
の入出力特性を得ることができる。 （６）第６の実施例の説明 図15（Ｂ）は、本発明の第６の実施例に係るγ補正回路
のＲＯＭの制御回路の構成図を示している。第６の実施
例では第１〜第５の実施例と異なりＲＯＭ28Ｂに、カウ
ンタ３５，３６及びＲＡＭ３７が設けられる。
【００８０】例えば、第３の実施例との相違点は、ＲＯ
Ｍ２８Ｂのアドレス入力を４ビットとし、その上位２ビ
ットＡ２及びＡ３をパラメータ入力とし、１フィールド
の画像を３分割したときの各領域毎にγ補正テーブルを
切り換えている点である。１フィールドの走査ライン数
をＬとし、Ｌ／３の整数部分を〔Ｌ／３〕で表すと、カ
ウンタ３５は、〔Ｌ／３〕進カウンタである。カウンタ
３５から出力されるオーバフロービットはカウンタ３６
で計数され、カウンタ３６の計数値でＲＡＭ３７がアド
レス指定されてデータが読み出され、ＲＯＭ２８Ｂのア
ドレスの上位２ビットに供給される。
【００８１】ＲＡＭ３７中の変換テーブルは、フログラ
ムで変更自在となっている。カウンタ３５及び３６の計
数値は、垂直同期信号ＶＳによりクリアされる。また、
図１１において、カウンタ27Ｃ及びＤフリップフロップ
27Ｂのクリア入力端子ＣＬＲには、垂直同期信号ＶＳの
代わりに、図15（Ｂ）のカウンタ３５からのオーバフロ
ービットを供給する。
【００８２】このようにして本発明の第６の実施例によ
れば、例えば、１画面を３分割した各領域毎に適当なγ
補正を行うことができ、表示品質のムラを防ぐことがで
きる。なお、本発明には他にも種々の変形例が含まれ
る。例えば、第２〜第６の実施例では、垂直同期信号Ｖ
Ｓ毎に非表示期間において、ラッチ回路２９にγ補正デ
ータを書き込む場合を説明したが、表示期間中にこの書
き込みを行ってもよい。また、上記第２及び第３の実施
例では、該書き込みを電源投入直後のみに行ってもよ
い。さらに、カラー表示装置の場合には、色信号毎に上
記構成のγ補正回路を備えてもよい。
【００８３】（７）第７の実施例の説明 図16（Ａ）は、本発明の第７の実施例に係る液晶駆動装
置の構成図を示している。第７の実施例では第１〜第６
の実施例と異なりデータ変換部にγ補正回路が応用され
るものである。例えば、液晶表示パネル４３を駆動する
第１の液晶駆動装置は、図16（Ａ）に示すように、デー
タ変換部４１及び液晶駆動回路４２を備える。
【００８４】すなわち、データ変換部４１は図１（Ｂ）
のγ補正手段201 の一例であり、Ｎビットのデジタル表
示データＤＩに基づいて液晶表示をする液晶表示パネル
４３の輝度のγ補正をする。データ変換部４１が本発明
の第１〜第６のγ補正回路から成る。液晶駆動回路４２
は信号処理手段202 の一例であり、γ補正されたＮビッ
トのデジタル表示データＤＩをデジタル・アナログ変換
をする。例えば、液晶駆動回路４２は、Ｄ／Ａ変換器42
Ａ，増幅＆交流化回路42Ｂ及びアナログドライバ42Ｃを
有する。Ｄ／Ａ変換器42Ａはデジタル表示データＤＩを
Ｄ／Ａ変換してアナログ表示信号を増幅＆交流化回路42
Ｂに出力する。回路42Ｂはアナログ表示信号を増幅して
交流化する。アナログドライバ42Ｃは交流化された表示
信号を増幅し、液晶表示パネル４３の各電極に出力す
る。
【００８５】次に、本発明の第１の液晶駆動装置の動作
を説明する。例えば、Ｎビットのデジタル表示データＤ
Ｉが本発明の第１〜第７の実施例のγ補正回路等から成
るデータ変換部４１によりγ補正されると、このγ補正
されたＮビットのデジタル表示データＤＩが液晶駆動回
路４２によりデジタル・アナログ変換される。例えば、
データ変換回路４１によりＮビットのデジタル表示デー
タＤＩがデータ変換部４１により、Ｎ＋αビットに変換
され、それがＤ／Ａ変換器42Ａにてアナログ信号に変換
される。また、それが増幅及び交流化された後にアナロ
グドライバ42Ｃに入力される。これにより、液晶表示パ
ネル４３の輝度をγ補正することができる。
【００８６】このようにして、本発明の第７の実施例に
係る液晶駆動装置によれば、図16（Ａ）に示すように、
データ変換部４１及び液晶駆動回路４２を備え、データ
変換部４１が本発明の第１，第２のγ補正回路から成
る。このため、画素数を多くし、かつ、データの転送周
波数を高くした場合でも、第１〜第６のγ補正回路を用
いることにより、回路規模の縮小と消費電力の低減化と
が図られる。
【００８７】これにより、表示画面の大型化又は液晶表
示パネルのフルカラー化を図ることが可能となる。ま
た、携帯型のパソコンやワープロ等の情報機器の消費電
力の低減化を図ることが可能となる。 （８）第８の実施例の説明 図16（Ｂ）は、本発明の第８の実施例に係る液晶駆動装
置の構成図を示している。第８の実施例では第７の実施
例と異なりデジタルドライバ装置のデータ変換部にγ補
正回路が応用されるものである。
【００８８】例えば、液晶表示パネル５３を駆動する第
２の液晶駆動装置は、図16（Ｂ）に示すように、データ
変換部５１及び液晶駆動回路５２を備える。すなわち、
データ変換部５１は図１（Ｃ）のγ補正手段301 の一例
であり、Ｎビットのデジタル表示データＤＩに基づいて
液晶表示をする液晶表示パネル５３の輝度のγ補正をす
る。データ変換部５１が本発明の第１〜第６のγ補正回
路から成る。
【００８９】液晶駆動回路５２は信号処理手段302 の一
例であり、γ補正されたＮビットのデジタル表示データ
ＤＩに基づいて基準電圧ＶＲをサンプル・ホールドす
る。例えば、液晶駆動回路５２は、基準電圧源52Ａ及び
デジタルドライバ52Ｂを有する。基準電圧源52Ａは複数
の基準電圧ＶＲを発生し、それをデジタルドライバ52Ｂ
に供給する。デジタルドライバ52Ｂはデジタル表示デー
タＤＩに基づいて基準電圧ＶＲをサンプル・ホールド
し、それを増幅して液晶表示パネル５３の各電極に出力
する。
【００９０】次に、本発明の第２の液晶駆動装置の動作
を説明する。例えば、Ｎビットのデジタル表示データＤ
Ｉが本発明の第１〜第７の実施例のγ補正回路等から成
るデータ変換部５１によりγ補正されると、このγ補正
されたＮビットのデジタル表示データＤＩに基づいて液
晶駆動回路５２により基準電圧ＶＲがサンプル・ホール
ドされる。例えば、第７の実施例と同様にデータ変換部
５１によりＮ＋αビットに変換された後、このＮ＋αビ
ットのデジタル入力を持つデジタルドライバ52Ｂに入力
される。この場合、Ｎ＋αビットのデジタルドライバ52
ＢはＮビットのデジタルドライバとして動作する。これ
により、第７の実施例と同様に液晶表示パネル５３の輝
度をγ補正することができる。
【００９１】このようにして、本発明の第８の実施例に
係る液晶駆動装置によれば、図16（Ｂ）に示すように、
データ変換部５１及び液晶駆動回路５２を備え、データ
変換部５１が第１〜第６の実施例のγ補正回路から成
る。このため、第７の実施例と同様に画素数を多くし、
かつ、データの転送周波数を高くした場合でも、第１〜
第６のγ補正回路を用いることにより、消費電力の低減
化が図られる。
【００９２】これにより、第７の実施例と同様に表示画
面の大型化又は液晶表示パネルのフルカラー化を図るこ
とが可能となる。また、携帯型のパソコンやワープロ等
の情報機器の消費電力の低減化を図ることが可能とな
る。
【００９３】
【発明の効果】以上説明したように、本発明のγ補正回
路によれば、データ選択手段及びデータ出力手段とを備
える。更に詳しくは、記憶手段，第１，第２の出力手
段，データ選択手段，演算手段及び制御手段を備える。
このため、表示手段の光透過特性のほぼ直線と見なされ
る中間階調については、演算手段により簡易的な加算等
によりγ補正を実行し、その光透過特性の傾斜が緩やか
な白階調又は黒階調付近については、記憶手段の内容を
非表示期間等に読出し、それをラッチする方法を採るこ
とが可能となる。
【００９４】また、本発明によれば、変換テーブルを複
数ブロックに分割し、それぞれについて対応する入力階
調範囲を指定することができる。この設定を変えること
により、演算手段が受け持つ半固定範囲を任意に変える
ことができる。このことで、従来例のように全階調に渡
る補正データを記憶する必要が無くなり、少ないラッチ
数で多階調の表示データのγ補正を行うことができる。
【００９５】本発明の他のγ補正回路によれば、制御手
段，記憶手段，ラッチ手段及びデータ選択手段を備え
る。このため、ラッチされたデータを選択することによ
り、Ｎビットのデジタル表示データを高速にγ補正する
ことができる。また、非同期に動作するデータ選択手段
を論理ゲートを用いて簡単に構成することができる。こ
のことで、γ補正回路の消費電力を低減することができ
る。また、本発明によれば、記憶手段の上位アドレスに
割当てられたパラメータにより、γ補正を調整すること
ができる。
【００９６】これにより、データラッチ部の集積回路の
規模を縮小化することができ、その低コスト化を図るこ
とが可能となる。本発明の液晶駆動装置によれば、γ補
正手段及び信号処理手段を備え、γ補正手段が本発明の
γ補正回路から成る。このため、本発明のγ補正回路を
用いることにより、画素数を多くし、かつ、データの転
送周波数を高くした場合でも、消費電力の低減化が図ら
れる。
【００９７】これにより、表示画面の大型化又は液晶表
示パネルのフルカラー化を図ることが可能となる。ま
た、携帯型のパソコンやワープロ等の情報機器の性能向
上及び消費電力の低減化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明に係るγ補正回路及び液晶駆動装置の原
理図である。
【図２】本発明に係るγ補正回路の原理図（その１）で
ある。
【図３】本発明に係るγ補正回路の原理図（その２）で
ある。
【図４】本発明の第１の実施例に係るγ補正回路の全体
構成図である。
【図５】本発明の第１の実施例に係るＲ信号のγ補正回
路の構成図である。
【図６】本発明の第１の実施例に係る液晶の光透過特性
の説明図である。
【図７】本発明の第１の実施例に係るデータ変換時のγ
補正特性図である。
【図８】本発明の第１の実施例に係るγ補正回路の動作
説明図である。
【図９】本発明の第１の実施例に係るγ補正（６４〜１
９２階調＝固定時）の特性図である。
【図10】本発明の第１の実施例に係るγ補正（３２〜１
６０階調＝固定時）の特性図である。
【図11】本発明の第２の実施例に係るγ補正回路の構成
図である。
【図12】本発明の第２の実施例に係るセレクタの内部構
成図及びデータ変換時のγ補正特性図である。
【図13】本発明の第２の実施例に係るγ補正回路の動作
説明図である。
【図14】本発明の第３及び第４の実施例に係るγ補正回
路のＲＯＭの制御回路の構成図である。
【図15】本発明の第５及び第６の実施例に係るγ補正回
路のＲＯＭの制御回路の構成図である。
【図16】本発明の第７及び第８の実施例に係る液晶駆動
装置の構成図である。
【図17】従来例に係る液晶駆動装置のγ補正回路の構成
図である。
【符号の説明】
101 …データ選択手段、 102 …データ出力手段、 201 ，301 …γ補正手段、 202 ，302 …信号処理手段、 １１，１８…記憶手段、 １２，１３…第１，第２の出力手段、 １４…データ選択手段、 １５…演算手段、 １６，１７…制御手段、 １９…ラッチ手段、 ２０…データ選択手段、 23Ａ，26Ａ…データラッチ部、 23Ｂ…セレクタ部、 26Ｂ…データ比較部、 Ｃｎ，Ｃｉ，Ｃｊ，Ｄｎ…補正データ、 Ｓ…選択制御信号、 φ０…基準信号、 φ１…クロック、 ＣＫ…ラッチ制御信号、 ＡＤＤ…アドレス、 ＶＲ…基準電圧、 ＤＩ…デジタル表示データ、 ＤＯ…デジタル出力データ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野寺 俊也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岸田 克彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力され、補正を受けていない
    Ｎビットのデジタル表示データ（ＤＩ）又は前記補正デ
    ータ（Ｃｎ）を選択し表示手段の駆動データとして出力
    するデータ選択手段（101 ）と、前記表示手段の輝度を
    γ補正する補正データ（Ｃｎ，〔ｎ＝１〜ｉ，…ｊ，…
    ｎ〕）を出力するデータ出力手段（102）とを具備する
    ことを特徴とするγ補正回路。
  2. 【請求項２】 表示手段の輝度をγ補正する補正データ
    （Ｃｎ，〔ｎ＝１〜ｉ，…ｊ，…ｎ〕）を記憶する記憶
    手段（１１）と、 前記表示手段の光透過特性の略直線部分を補正する固定
    データ（Ｃｉ）を出力する第１の出力手段（１２）と、 前記表示手段の光透過特性の略直線部分以外を補正する
    補正データ（Ｃｊ）を選択出力する第２の出力手段（１
    ３）と、 Ｎビットのデジタル表示データ（ＤＩ）又は前記表示手
    段の光透過特性の略直線部分以外を補正する補正データ
    （Ｃｊ）のいずれかを選択するデータ選択手段（１４）
    と、 選択された前記デジタル表示データ（ＤＩ）又は前記表
    示手段の補正データ（Ｃｊ）に、該表示手段の光透過特
    性の略直線部分を補正する固定データ（Ｃｉ）を演算す
    る演算手段（１５）と、 前記Ｎビットのデジタル表示データ（ＤＩ）及び補正デ
    ータ（Ｃｎ）に基づいて選択制御信号（Ｓ）を発生する
    制御手段（１６）とを備えることを特徴とするγ補正回
    路。
  3. 【請求項３】 前記第２の出力手段（１３）は、表示手
    段の光透過特性の略直線部分以外を補正する補正データ
    （Ｃｊ）をラッチするデータラッチ部（23Ａ）と、 前記補正データ（Ｃｊ）を選択するセレクタ部（23Ｂ）
    とを有することを特徴とする請求項２記載のγ補正回
    路。
  4. 【請求項４】 前記制御手段（１６）は、表示手段の輝
    度のγ補正をする補正データ（Ｃｎ）をラッチするデー
    タラッチ部（26Ａ）と、 前記補正データ（Ｃｎ）とＮビットのデジタル表示デー
    タ（ＤＩ）とを比較するデータ比較部（26Ｂ）とを有す
    ることを特徴とする請求項２記載のγ補正回路。
  5. 【請求項５】 基準信号（φ０）に基づいてラッチ制御
    信号（ＣＫ）及びアドレス（ＡＤＤ）を出力する制御手
    段（１７）と、 前記アドレス（ＡＤＤ）に基づいて表示手段の輝度のγ
    補正をする補正データ（Ｄｎ，〔ｎ＝０，１，２…
    ｎ〕）を出力する記憶手段（１８）と、 前記補正データ（Ｄｎ）をラッチ制御信号（ＣＫ）に基
    づいてラッチするラッチ手段（１９）と、 Ｎビットのデジタル表示データ（ＤＩ）に基づいて前記
    補正データ（Ｃｎ）を選択出力するデータ選択手段（２
    ０）とを備えることを特徴とするγ補正回路。
  6. 【請求項６】 前記データ選択手段（２０）は、非同期
    式のセレクタを有することを特徴とする請求項５記載の
    γ補正回路。
  7. 【請求項７】 前記データ選択手段（２０）は、ＣＭＯ
    Ｓ論理ゲートから成ることを特徴とする請求項５記載の
    γ補正回路。
  8. 【請求項８】 前記記憶手段（１８）は、アドレスの一
    部にγ補正前のデータを割当て、かつ、残りのアドレス
    にパラメータを割当てて格納されることを特徴とする請
    求項５記載のγ補正回路。
  9. 【請求項９】 Ｎビットのデジタル表示データ（ＤＩ）
    に基づいて液晶表示をする表示手段（203 ）の輝度のγ
    補正をするγ補正手段（201 ）と、 γ補正されたＮビットのデジタル表示データ（ＤＩ）を
    デジタル・アナログ変換をする信号処理手段（202 ）と
    を備え、 前記γ補正手段（201 ）が請求項１〜８記載のγ補正回
    路から成ることを特徴とする液晶駆動装置。
  10. 【請求項10】 Ｎビットのデジタル表示データ（ＤＩ）
    に基づいて液晶表示をする表示手段（303 ）の輝度のγ
    補正をするγ補正手段（301 ）と、 γ補正された前記Ｎビットのデジタル表示データ（Ｄ
    Ｉ）に基づいて基準電圧（ＶＲ）をサンプル・ホールド
    する信号処理手段（302 ）とを備え、 前記γ補正手段（301 ）が請求項１〜８記載のγ補正回
    路から成ることを特徴とする液晶駆動装置。
  11. 【請求項11】 外部から入力され、補正を受けていない
    Ｎビットのデジタル表示データ（ＤＩ）又は表示手段の
    輝度をγ補正する補正データ（Ｃｎ，〔ｎ＝１〜ｉ，…
    ｊ，…ｎ〕）を選択し、前記選択されたデジタル出力デ
    ータを表示手段の駆動データとして出力することを特徴
    とする画像表示方法。
  12. 【請求項12】 表示手段の輝度をγ補正する補正データ
    （Ｃｎ，〔ｎ＝１〜ｉ，…ｊ，…ｎ〕）から、前記表示
    手段の光透過特性の略直線部分を補正する固定データ
    （Ｃｉ）又は前記表示手段の光透過特性の略直線部分以
    外を補正する補正データ（Ｃｊ）を選択し、 Ｎビットのデジタル表示データ（ＤＩ）、前記選択され
    た固定データ（Ｃｉ）又は補正データ（Ｃｊ）のいずれ
    かを選択し、 選択された前記デジタル表示データ（ＤＩ）又は前記表
    示手段の補正データ（Ｃｊ）に、該表示手段の光透過特
    性の略直線部分を補正する固定データ（Ｃｉ）を演算
    し、前記演算されたデジタル出力データを表示手段の駆
    動データとして出力することを特徴とする画像表示方
    法。
  13. 【請求項13】 基準信号（φ０）に基づいてラッチ制御
    信号（ＣＫ）及びアドレス（ＡＤＤ）を発生し、 発生された前記アドレス（ＡＤＤ）に基づいて表示手段
    の輝度のγ補正をする補正データ（Ｄｎ，〔ｎ＝０，
    １，２…ｎ〕）を読出し、 読み出された前記補正データ（Ｄｎ）をラッチ制御信号
    （ＣＫ）に基づいて保持し、 保持された前記補正データ（Ｃｎ）をＮビットのデジタ
    ル表示データ（ＤＩ）に基づいて選択出力することを特
    徴とする画像表示方法。
  14. 【請求項14】 Ｎビットのデジタル表示データ（ＤＩ）
    に基づいて液晶表示をする液晶表示パネルと、前記液晶
    表示パネルの輝度の補正をするγ補正部又は液晶駆動部
    とを備え、前記γ補正部又は液晶駆動部が請求項１〜10
    記載のγ補正回路及び液晶駆動装置から成ることを特徴
    とする液晶表示装置。
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