JPH077008A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH077008A JPH077008A JP14737993A JP14737993A JPH077008A JP H077008 A JPH077008 A JP H077008A JP 14737993 A JP14737993 A JP 14737993A JP 14737993 A JP14737993 A JP 14737993A JP H077008 A JPH077008 A JP H077008A
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Abstract
(57)【要約】
【目的】 効率的な製造を行なうことが出来る半導体装
置製造方法の提供を目的とする。 【構成】 半導体装置の製造工程において、基板1の両
面にシリコン酸化膜2を形成し(図1B)、裏面のシリ
コン酸化膜2をエッチングにより除去する(図1C)。
除去後の基板両面にシリコン窒化膜を形成する(図1
D)。裏面シリコン酸化膜60は基板1に直接形成され
る為、両膜の界面に歪HS30及びHS40が生じ、界
面に生じた歪を緩和しようとする基板1内の不純物は、
ゲッタリングにより歪HS30及びHS40トラップさ
れる。後に行なわれる熱処理によってもゲッタリングが
促進される。半導体装置の製造工程中にゲッタリングが
行なわれるので、ゲッタリング工程を別途行なう必要が
なく、効率的な半導体装置の製造を行なうことが可能と
なる。
置製造方法の提供を目的とする。 【構成】 半導体装置の製造工程において、基板1の両
面にシリコン酸化膜2を形成し(図1B)、裏面のシリ
コン酸化膜2をエッチングにより除去する(図1C)。
除去後の基板両面にシリコン窒化膜を形成する(図1
D)。裏面シリコン酸化膜60は基板1に直接形成され
る為、両膜の界面に歪HS30及びHS40が生じ、界
面に生じた歪を緩和しようとする基板1内の不純物は、
ゲッタリングにより歪HS30及びHS40トラップさ
れる。後に行なわれる熱処理によってもゲッタリングが
促進される。半導体装置の製造工程中にゲッタリングが
行なわれるので、ゲッタリング工程を別途行なう必要が
なく、効率的な半導体装置の製造を行なうことが可能と
なる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置製造方法に関
し、特にその効率化に関する。
し、特にその効率化に関する。
【0002】
【従来の技術】一般に半導体装置はウェハーと呼ばれる
薄い基板上に形成される。この基板には純度の高い物質
(例えばシリコン)が用いられているが、基板内には微
量の不純物(Fe、Na等)が残存する。このような不
純物を除去し半導体装置の性能向上を図る為、基板上に
膜を形成して基板と膜の間にできた界面の歪に不純物を
トラップさせる技術がある。この技術はゲッタリングと
呼ばれ、特に基板外部からゲッタリング機能を与えるこ
とをEG(Extrinsic Gettering)という。
薄い基板上に形成される。この基板には純度の高い物質
(例えばシリコン)が用いられているが、基板内には微
量の不純物(Fe、Na等)が残存する。このような不
純物を除去し半導体装置の性能向上を図る為、基板上に
膜を形成して基板と膜の間にできた界面の歪に不純物を
トラップさせる技術がある。この技術はゲッタリングと
呼ばれ、特に基板外部からゲッタリング機能を与えるこ
とをEG(Extrinsic Gettering)という。
【0003】ゲッタリングのメカニズム及び具体例につ
いて以下に説明する。図8Aに示す基板1の表裏面に対
してポリシリコン膜20を例えばCVD法によって形成
する(図8B)。形成されたポリシリコン膜20の粒子
10を示す模式図を図5Aに掲げる。形成したポリシリ
コン膜20の基板1表面側だけエッチングによって除去
し、基板1の裏面側のポリシリコン膜20を残す(図8
C)。
いて以下に説明する。図8Aに示す基板1の表裏面に対
してポリシリコン膜20を例えばCVD法によって形成
する(図8B)。形成されたポリシリコン膜20の粒子
10を示す模式図を図5Aに掲げる。形成したポリシリ
コン膜20の基板1表面側だけエッチングによって除去
し、基板1の裏面側のポリシリコン膜20を残す(図8
C)。
【0004】ここで、図5Aに示したポリシリコン粒子
10は、半導体装置の製造工程中に成長し、図5Bに示
すようになる。 ポリシリコン粒子が成長する際、ポリ
シリコン粒子10間のウェハー側HS1及びポリシリコ
ン膜20とウェハー界面HS2に歪が発生する(図5
B)。この歪を緩和する為、基板1内の不純物(Fe、
Na等)が歪HS1、HS2にトラップされる。このよ
うに、基板1の裏面側に残されたポリシリコン膜20と
基板の界面には歪HS1、HS2が生じ、基板1内の不
純物をトラップする。さらに、ポリシリコン膜20が形
成された基板1に熱処理を行なうことでも基板1内の不
純物は上記の歪が生ずる箇所にトラップされる。
10は、半導体装置の製造工程中に成長し、図5Bに示
すようになる。 ポリシリコン粒子が成長する際、ポリ
シリコン粒子10間のウェハー側HS1及びポリシリコ
ン膜20とウェハー界面HS2に歪が発生する(図5
B)。この歪を緩和する為、基板1内の不純物(Fe、
Na等)が歪HS1、HS2にトラップされる。このよ
うに、基板1の裏面側に残されたポリシリコン膜20と
基板の界面には歪HS1、HS2が生じ、基板1内の不
純物をトラップする。さらに、ポリシリコン膜20が形
成された基板1に熱処理を行なうことでも基板1内の不
純物は上記の歪が生ずる箇所にトラップされる。
【0005】通常、ゲッタリングはウェハー製造時、す
なわち半導体装置を製造する前に行なわれ、ゲッタリン
グが行なわれた後の基板を半導体装置の製造に用いる。
したがって、ウェハー製造におけるゲッタリングと半導
体製造工程とは、つねに別々に行なわれる。
なわち半導体装置を製造する前に行なわれ、ゲッタリン
グが行なわれた後の基板を半導体装置の製造に用いる。
したがって、ウェハー製造におけるゲッタリングと半導
体製造工程とは、つねに別々に行なわれる。
【0006】ここで、従来の半導体装置製造方法ついて
説明する。上記で説明したゲッタリングが完了した基板
(図6A)の両面に、熱酸化によってシリコン酸化膜2
を形成する(図6B)。次に、表面のシリコン酸化膜2
上にシリコン窒化膜3を形成する(図6C)。形成した
シリコン窒化膜3上にレジスト18を形成し、レジスト
18をマスクに用い基板1にボロンをイオン注入する
(図6D)。イオン注入後、シリコン窒化膜3をエッチ
ングによって除去する(図7A)。
説明する。上記で説明したゲッタリングが完了した基板
(図6A)の両面に、熱酸化によってシリコン酸化膜2
を形成する(図6B)。次に、表面のシリコン酸化膜2
上にシリコン窒化膜3を形成する(図6C)。形成した
シリコン窒化膜3上にレジスト18を形成し、レジスト
18をマスクに用い基板1にボロンをイオン注入する
(図6D)。イオン注入後、シリコン窒化膜3をエッチ
ングによって除去する(図7A)。
【0007】シリコン窒化膜3をエッチング除去した
後、レジスト18を除去し、基板1に対して熱酸化を行
なうことで、フィールド酸化膜(素子分離領域)30を
形成する。この素子分離領域30形成時に、基板1の裏
面に裏面酸化膜8が形成される(図7B)。次に、素子
形成領域15に形成されているシリコン窒化膜3及びシ
リコン酸化膜2を除去し、素子形成領域15に厚みが均
等なゲート酸化膜16を形成する(図7C)。ゲート酸
化膜16形成後、基板両面にポリシリコン膜20を形成
し、ポリシリコン膜20に対しリンをドープした後、素
子形成領域上のポリシリコン膜20の一部をゲート40
として形成する(図7D)。
後、レジスト18を除去し、基板1に対して熱酸化を行
なうことで、フィールド酸化膜(素子分離領域)30を
形成する。この素子分離領域30形成時に、基板1の裏
面に裏面酸化膜8が形成される(図7B)。次に、素子
形成領域15に形成されているシリコン窒化膜3及びシ
リコン酸化膜2を除去し、素子形成領域15に厚みが均
等なゲート酸化膜16を形成する(図7C)。ゲート酸
化膜16形成後、基板両面にポリシリコン膜20を形成
し、ポリシリコン膜20に対しリンをドープした後、素
子形成領域上のポリシリコン膜20の一部をゲート40
として形成する(図7D)。
【0008】このように、従来の半導体装置製造方法に
おいては、ゲッタリングによって不純物を予め除去した
後の基板を用いて、半導体装置の製造を行なっていた。
したがって、高品質の半導体装置を製造することが可能
であった。
おいては、ゲッタリングによって不純物を予め除去した
後の基板を用いて、半導体装置の製造を行なっていた。
したがって、高品質の半導体装置を製造することが可能
であった。
【0009】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置製造方法には以下の問題点があった。従来、
ゲッタリングは半導体装置の製造工程と別途行なわれて
いた。したがって、半導体装置を製造する場合、必ず、
別々の工程を行なわなければならず手間がかかってい
た。また、ゲッタリング工程が終了していない基板は半
導体装置の製造に用いると所望の半導体装置を製造する
ことすることができず、製造コストが上昇してしまうこ
とがあった。したがって、ゲッタリング工程の進捗状況
によっては、所望の半導体装置の製造が出来ないことが
あり、半導体装置の製造を効率的に行なうことが出来な
いという問題があった。
半導体装置製造方法には以下の問題点があった。従来、
ゲッタリングは半導体装置の製造工程と別途行なわれて
いた。したがって、半導体装置を製造する場合、必ず、
別々の工程を行なわなければならず手間がかかってい
た。また、ゲッタリング工程が終了していない基板は半
導体装置の製造に用いると所望の半導体装置を製造する
ことすることができず、製造コストが上昇してしまうこ
とがあった。したがって、ゲッタリング工程の進捗状況
によっては、所望の半導体装置の製造が出来ないことが
あり、半導体装置の製造を効率的に行なうことが出来な
いという問題があった。
【0010】そこで、本発明は効率的な製造を行なうこ
とが出来る半導体装置製造方法の提供を目的とする。
とが出来る半導体装置製造方法の提供を目的とする。
【0011】
【課題を解決するための手段】請求項1の半導体装置製
造方法は、基板両面に絶縁膜を形成する絶縁膜形成工
程、形成された絶縁膜上の両面に第一膜を形成する第一
膜形成工程、基板表面の第一膜を選択的に除去する第一
膜除去工程、第一膜除去により露出した絶縁膜を酸化す
る素子分離領域形成工程、を備えた半導体装置製造方法
であって、絶縁膜形成工程後、第一膜形成工程前に基板
裏面の絶縁膜を除去し、基板裏面に形成された第一膜を
ゲッタリング膜として用いることを特徴としている。
造方法は、基板両面に絶縁膜を形成する絶縁膜形成工
程、形成された絶縁膜上の両面に第一膜を形成する第一
膜形成工程、基板表面の第一膜を選択的に除去する第一
膜除去工程、第一膜除去により露出した絶縁膜を酸化す
る素子分離領域形成工程、を備えた半導体装置製造方法
であって、絶縁膜形成工程後、第一膜形成工程前に基板
裏面の絶縁膜を除去し、基板裏面に形成された第一膜を
ゲッタリング膜として用いることを特徴としている。
【0012】請求項2の係る半導体装置製造方法は、基
板表面に素子分離絶縁層及び素子用絶縁層を形成すると
ともに基板裏面に裏面絶縁層を形成する絶縁層形成工
程、基板両面に対して導電膜を形成する導電膜形成工
程、を備えた半導体装置製造方法であって、絶縁層形成
工程後、導電膜形成工程前に基板裏面の第二絶縁膜を除
去し、基板裏面に形成された導電膜をゲッタリング膜と
して用いることを特徴としている。
板表面に素子分離絶縁層及び素子用絶縁層を形成すると
ともに基板裏面に裏面絶縁層を形成する絶縁層形成工
程、基板両面に対して導電膜を形成する導電膜形成工
程、を備えた半導体装置製造方法であって、絶縁層形成
工程後、導電膜形成工程前に基板裏面の第二絶縁膜を除
去し、基板裏面に形成された導電膜をゲッタリング膜と
して用いることを特徴としている。
【0013】請求項3の半導体装置製造方法は、請求項
2に係る半導体装置製造方法において、基板内に不純物
を注入し、不純物によってゲッタリングを行なうことを
特徴としている。
2に係る半導体装置製造方法において、基板内に不純物
を注入し、不純物によってゲッタリングを行なうことを
特徴としている。
【0014】
【作用】請求項1及び請求項2に係る半導体装置製造方
法は、基板裏面に形成された第一膜又は導電膜をゲッタ
リング膜として用いることを特徴としている。
法は、基板裏面に形成された第一膜又は導電膜をゲッタ
リング膜として用いることを特徴としている。
【0015】また、請求項3に係る半導体装置製造方法
は、請求項2に係る半導体装置製造方法において、基板
内に不純物を注入し、不純物によってゲッタリングを行
なうことを特徴としている。
は、請求項2に係る半導体装置製造方法において、基板
内に不純物を注入し、不純物によってゲッタリングを行
なうことを特徴としている。
【0016】したがって、半導体装置製造工程内におい
てゲッタリングを行なうことが可能となり、別途ゲッタ
リング工程を設ける必要がない。
てゲッタリングを行なうことが可能となり、別途ゲッタ
リング工程を設ける必要がない。
【0017】
【実施例】本発明に係る半導体槽製造製造方法の一実施
例を以下に説明する。以下の実施例に用いられている基
板は、ゲッタリングを行なっていないものである。ま
ず、図1Aに示す基板1の両面に熱酸化によってシリコ
ン酸化膜2を形成する(図1B)。次に、基板1の裏面
に形成されたシリコン酸化膜だけをエッチングにより除
去する(図1C)。裏面のシリコン酸化膜除去後の基板
1の両面にCVD法を用いてシリコン窒化膜3を形成す
る。この時、基板1の裏面に形成された裏面シリコン窒
化膜60と基板1の界面に歪HS30、HS40が生ず
る(図1D)。裏面シリコン窒化膜60と基板1の界面
に生じた歪HS30、HS40によって、基板1内の不
純物(Fe、Na等)が歪HS30、HS40にトラッ
プされる。すなわち、基板の裏面に直接形成された裏面
シリコン窒化膜60と基板1との界面に生じた歪により
EG(Extrinsic Gettering)が行なわれる。
例を以下に説明する。以下の実施例に用いられている基
板は、ゲッタリングを行なっていないものである。ま
ず、図1Aに示す基板1の両面に熱酸化によってシリコ
ン酸化膜2を形成する(図1B)。次に、基板1の裏面
に形成されたシリコン酸化膜だけをエッチングにより除
去する(図1C)。裏面のシリコン酸化膜除去後の基板
1の両面にCVD法を用いてシリコン窒化膜3を形成す
る。この時、基板1の裏面に形成された裏面シリコン窒
化膜60と基板1の界面に歪HS30、HS40が生ず
る(図1D)。裏面シリコン窒化膜60と基板1の界面
に生じた歪HS30、HS40によって、基板1内の不
純物(Fe、Na等)が歪HS30、HS40にトラッ
プされる。すなわち、基板の裏面に直接形成された裏面
シリコン窒化膜60と基板1との界面に生じた歪により
EG(Extrinsic Gettering)が行なわれる。
【0018】また、基板表面に形成したシリコン窒化膜
3上にレジスト18を形成し、レジスト18をマスクに
用いてシリコン窒化膜3をエッチング除去する。窒化膜
3のエッチング後、レジスト18をマスクに用いてボロ
ンをイオン注入する(図2A)。イオン注入後、レジス
ト18を除去し、熱散化によりフィールド酸化膜(素子
分離領域)30を形成する(図2B)。この素子分離領
域30形成時の熱処理で歪HS30及びHS40でのゲ
ッタリングが促進される。
3上にレジスト18を形成し、レジスト18をマスクに
用いてシリコン窒化膜3をエッチング除去する。窒化膜
3のエッチング後、レジスト18をマスクに用いてボロ
ンをイオン注入する(図2A)。イオン注入後、レジス
ト18を除去し、熱散化によりフィールド酸化膜(素子
分離領域)30を形成する(図2B)。この素子分離領
域30形成時の熱処理で歪HS30及びHS40でのゲ
ッタリングが促進される。
【0019】素子分離領域30を形成した後、素子形成
領域15上のシリコン窒化膜3及びシリコン酸化膜2を
除去し、素子形成領域15上に均等な厚みのゲート酸化
膜16を形成する(図2C)。ゲート酸化膜16を形成
した後、基板1の両面にポリシリコン膜をCVD法によ
って形成し、エッチングによりゲート電極40を形成す
る(図2D)。このようにして、素子形成領域15に所
望の半導体装置を形成する。なお、基板1の裏面には、
裏面シリコン窒化膜60が形成されているので、ゲッタ
リングは継続的に行われている。また、ここでのゲッタ
リングは裏面シリコン窒化膜60を除去するだけで容易
に終了させることが可能である。したがって、裏面シリ
コン窒化膜60の除去タイミングによってゲッタリング
の程度を任意に選択することが可能となる。
領域15上のシリコン窒化膜3及びシリコン酸化膜2を
除去し、素子形成領域15上に均等な厚みのゲート酸化
膜16を形成する(図2C)。ゲート酸化膜16を形成
した後、基板1の両面にポリシリコン膜をCVD法によ
って形成し、エッチングによりゲート電極40を形成す
る(図2D)。このようにして、素子形成領域15に所
望の半導体装置を形成する。なお、基板1の裏面には、
裏面シリコン窒化膜60が形成されているので、ゲッタ
リングは継続的に行われている。また、ここでのゲッタ
リングは裏面シリコン窒化膜60を除去するだけで容易
に終了させることが可能である。したがって、裏面シリ
コン窒化膜60の除去タイミングによってゲッタリング
の程度を任意に選択することが可能となる。
【0020】さらに、本実施例において、ゲッタリング
は半導体装置製造工程の中(いわゆるインライン)で行
われるので、別途ゲッタリング工程を設ける必要がな
い。従って、手間がかからず効率的な半導体装置の製造
を行うことが可能である。
は半導体装置製造工程の中(いわゆるインライン)で行
われるので、別途ゲッタリング工程を設ける必要がな
い。従って、手間がかからず効率的な半導体装置の製造
を行うことが可能である。
【0021】本発明の他の実施例について以下に説明す
る。本実施例においては、素子分離領域形成後の基板を
用いて説明する(図3A)。基板1の表面には、素子分
離領域30が形成されており、素子形成領域15上には
均等な厚みのゲート酸化膜16が形成されている。ま
た、基板1の裏面にはゲート酸化膜16を形成した際に
同時に形成されたシリコン酸化膜2が残存している(図
3A)。
る。本実施例においては、素子分離領域形成後の基板を
用いて説明する(図3A)。基板1の表面には、素子分
離領域30が形成されており、素子形成領域15上には
均等な厚みのゲート酸化膜16が形成されている。ま
た、基板1の裏面にはゲート酸化膜16を形成した際に
同時に形成されたシリコン酸化膜2が残存している(図
3A)。
【0022】次に基板1の裏面に残存したシリコン酸化
膜2をエッチングによって除去する(図3B)。シリコ
ン酸化膜2のエッチング除去後、基板1の両面にポリシ
リコン50膜を形成する(図4A)。基板1の両面にポ
リシリコン膜が形成されると、基板裏面には裏面ポリシ
リコン膜55が直接形成されることになる。ポリシリコ
ン膜55が基板裏面に直接形成されると、裏面ポリシリ
コン膜55と基板1の界面に歪HS50、HS60が生
じる(図4A)。したがって、基板1内の不純物(F
e、Na等)はゲッタリングにより歪HS50、HS6
0にトラップされる。
膜2をエッチングによって除去する(図3B)。シリコ
ン酸化膜2のエッチング除去後、基板1の両面にポリシ
リコン50膜を形成する(図4A)。基板1の両面にポ
リシリコン膜が形成されると、基板裏面には裏面ポリシ
リコン膜55が直接形成されることになる。ポリシリコ
ン膜55が基板裏面に直接形成されると、裏面ポリシリ
コン膜55と基板1の界面に歪HS50、HS60が生
じる(図4A)。したがって、基板1内の不純物(F
e、Na等)はゲッタリングにより歪HS50、HS6
0にトラップされる。
【0023】基板1の両面にポリシリコン膜を形成した
後、基板1の表裏面の一部(素子形成領域15)に対し
てリンをドープする(図4B)。素子形成領域15上に
形成されたゲート電極50となるポリシリコン膜50に
リンがドープされると、裏面ポリシリコン膜55にもリ
ンが拡散する。基板裏面にドープされたリンは、裏面ポ
リシリコン膜55と基板1との界面に新たな歪HS7
0、HS80を形成し(図4B)、基板1内の不純物
(Na)をトラップする。すなわち、裏面ポリシリコン
55膜のゲッタリングに加えてさらにゲッタリング(い
わゆるリンゲッタリング)が行われる。したがって、図
4Aに示す基板裏面にリンドープを行なうことによっ
て、より確実なゲッタリングが可能となる。
後、基板1の表裏面の一部(素子形成領域15)に対し
てリンをドープする(図4B)。素子形成領域15上に
形成されたゲート電極50となるポリシリコン膜50に
リンがドープされると、裏面ポリシリコン膜55にもリ
ンが拡散する。基板裏面にドープされたリンは、裏面ポ
リシリコン膜55と基板1との界面に新たな歪HS7
0、HS80を形成し(図4B)、基板1内の不純物
(Na)をトラップする。すなわち、裏面ポリシリコン
55膜のゲッタリングに加えてさらにゲッタリング(い
わゆるリンゲッタリング)が行われる。したがって、図
4Aに示す基板裏面にリンドープを行なうことによっ
て、より確実なゲッタリングが可能となる。
【0024】本実施例においても、基板裏面には裏面ポ
リシリコン膜55が形成されているので、ゲッタリング
は継続的に行われている。また、ゲッタリングは裏面シ
リコン酸化膜55を除去するだけで容易に終了させるこ
とが可能である。したがって、裏面シリコン酸化膜55
を除去するタイミングによってゲッタリングの程度を任
意に選択することが可能となり、効率的な半導体装置の
製造を行なうことができる。また、本実施例において
も、ゲッタリングは半導体製造工程中(いわゆるインラ
イン)で行なわれるので、別途ゲッタリング工程を設け
る必要がない。従って、手間がかからず効率的な半導体
装置の製造を行うことが可能となる。
リシリコン膜55が形成されているので、ゲッタリング
は継続的に行われている。また、ゲッタリングは裏面シ
リコン酸化膜55を除去するだけで容易に終了させるこ
とが可能である。したがって、裏面シリコン酸化膜55
を除去するタイミングによってゲッタリングの程度を任
意に選択することが可能となり、効率的な半導体装置の
製造を行なうことができる。また、本実施例において
も、ゲッタリングは半導体製造工程中(いわゆるインラ
イン)で行なわれるので、別途ゲッタリング工程を設け
る必要がない。従って、手間がかからず効率的な半導体
装置の製造を行うことが可能となる。
【0025】なお、上記二つの半導体装置製造方法にお
けるゲッタリング工程は、半導体装置製造工程の中、素
子分離領域形成前後いずれにおいても必要に応じ最適な
時期を選択できる。したがって、最適な時期でゲッタリ
ングを行なうことが可能となり、効率的な半導体装置の
製造を行うことができる。
けるゲッタリング工程は、半導体装置製造工程の中、素
子分離領域形成前後いずれにおいても必要に応じ最適な
時期を選択できる。したがって、最適な時期でゲッタリ
ングを行なうことが可能となり、効率的な半導体装置の
製造を行うことができる。
【0026】
【発明の効果】請求項1及び請求項2に係る半導体装置
製造方法は、基板裏面に形成された第一膜又は導電膜を
ゲッタリング膜として用いることを特徴としている。
製造方法は、基板裏面に形成された第一膜又は導電膜を
ゲッタリング膜として用いることを特徴としている。
【0027】また、請求項3に係る半導体装置製造方法
は、請求項2に係る半導体装置製造方法において、基板
内に不純物を注入し、不純物によってゲッタリングを行
なうことを特徴としている。すなわち、半導体装置製造
工程内においてゲッタリングを行なうことが可能とな
り、別途ゲッタリング工程を設ける必要がない。
は、請求項2に係る半導体装置製造方法において、基板
内に不純物を注入し、不純物によってゲッタリングを行
なうことを特徴としている。すなわち、半導体装置製造
工程内においてゲッタリングを行なうことが可能とな
り、別途ゲッタリング工程を設ける必要がない。
【0028】したがって、効率的な半導体装置の製造を
行なうことが出来る。
行なうことが出来る。
【図1】本発明に係る半導体装置製造方法の工程を示す
図である。
図である。
【図2】本発明に係る半導体装置製造方法の工程を示す
図である。
図である。
【図3】本発明に係る半導体装置製造方法の他の工程を
示す図である。
示す図である。
【図4】本発明に係る半導体装置製造方法の他の工程を
示す図である。
示す図である。
【図5】基板に形成されたポリシリコン膜の粒子を示す
模式図出ある。
模式図出ある。
【図6】従来の半導体装置製造方法の工程を示す図であ
る。
る。
【図7】従来の半導体装置製造方法を工程を示す図であ
る。
る。
【図8】従来のゲッタリング工程を示す図である。
1・・・・・基板 2・・・・・シリコン酸化膜 60・・・・・裏面シリコン酸化膜 HS30、HS40・・・・・歪
Claims (3)
- 【請求項1】基板両面に絶縁膜を形成する絶縁膜形成工
程、 形成された絶縁膜上の両面に第一膜を形成する第一膜形
成工程、 基板表面の第一膜を選択的に除去する第一膜除去工程、 第一膜除去により露出した絶縁膜を酸化する素子分離領
域形成工程、 を備えた半導体装置製造方法であって、 絶縁膜形成工程後、第一膜形成工程前に基板裏面の絶縁
膜を除去し、基板裏面に形成された第一膜をゲッタリン
グ膜として用いること、 を特徴とする半導体装置製造方法。 - 【請求項2】基板表面に素子分離絶縁層及び素子用絶縁
層を形成するとともに基板裏面に裏面絶縁層を形成する
絶縁層形成工程、 基板両面に対して導電膜を形成する導電膜形成工程、 を備えた半導体装置製造方法であって、 絶縁層形成工程後、導電膜形成工程前に基板裏面の第二
絶縁膜を除去し、基板裏面に形成された導電膜をゲッタ
リング膜として用いること、 を特徴とする半導体装置製造方法。 - 【請求項3】請求項2に係る半導体装置製造方法におい
て、 基板内に不純物を注入し、不純物によってゲッタリング
を行なうこと、 を特徴とする半導体装置製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14737993A JPH077008A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14737993A JPH077008A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH077008A true JPH077008A (ja) | 1995-01-10 |
Family
ID=15428915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14737993A Pending JPH077008A (ja) | 1993-06-18 | 1993-06-18 | 半導体装置製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH077008A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102569063A (zh) * | 2010-12-14 | 2012-07-11 | 佳能株式会社 | 半导体装置的制造方法 |
-
1993
- 1993-06-18 JP JP14737993A patent/JPH077008A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102569063A (zh) * | 2010-12-14 | 2012-07-11 | 佳能株式会社 | 半导体装置的制造方法 |
US8426291B2 (en) | 2010-12-14 | 2013-04-23 | Canon Kabushiki Kaisha | Method for isolation formation in manufacturing semiconductor device |
CN102569063B (zh) * | 2010-12-14 | 2014-07-16 | 佳能株式会社 | 半导体装置的制造方法 |
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