JPH0766942B2 - 多層相互接続導体パターン製造方法 - Google Patents
多層相互接続導体パターン製造方法Info
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- JPH0766942B2 JPH0766942B2 JP5017956A JP1795693A JPH0766942B2 JP H0766942 B2 JPH0766942 B2 JP H0766942B2 JP 5017956 A JP5017956 A JP 5017956A JP 1795693 A JP1795693 A JP 1795693A JP H0766942 B2 JPH0766942 B2 JP H0766942B2
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Description
【０００１】
【産業上の利用分野】本発明は多層相互接続導体パター
ン製造方法に関し、特に半導体デバイスのための集積回
路内に多重レベル相互接続部を製造するプロセスについ
て、反応性イオンエツチング（ＲＩＥ）を用いて微小な
バイアを形成するときに生じやすい、レベル間における
欠陥を減少させるプロセスを改善する際に適用して好適
である。
ン製造方法に関し、特に半導体デバイスのための集積回
路内に多重レベル相互接続部を製造するプロセスについ
て、反応性イオンエツチング（ＲＩＥ）を用いて微小な
バイアを形成するときに生じやすい、レベル間における
欠陥を減少させるプロセスを改善する際に適用して好適
である。
【０００２】
【従来の技術】図３に示すように、半導体デバイス用集
積回路を多層相互接続する従来技術の１つの形式はバイ
ア／スタツド１２によつて相互接続される多数の金属レ
ベル１０を有する。この形式の従来の多層金属相互接続
は、化学気相成長（ＰＥＣＶＤ窒化シリコン）によつて
形成された不活性化用酸化物層１６により被覆されてい
る酸化シリコン層１４（例えば、スパツタされた石英、
ＥＣＲ酸化物又はＰＥＣＶＤ酸化物）によつて分離され
ている。一般的にバイアメタライゼーシヨンはタングス
テン又はアルミニウム銅であり、配線パターンメタライ
ゼーシヨンはアルミニウム−銅合金のような合金であ
る。ＲＩＥプロセスは非常に小さな特徴サイズをもつバ
イアを形成するために用いられる。
積回路を多層相互接続する従来技術の１つの形式はバイ
ア／スタツド１２によつて相互接続される多数の金属レ
ベル１０を有する。この形式の従来の多層金属相互接続
は、化学気相成長（ＰＥＣＶＤ窒化シリコン）によつて
形成された不活性化用酸化物層１６により被覆されてい
る酸化シリコン層１４（例えば、スパツタされた石英、
ＥＣＲ酸化物又はＰＥＣＶＤ酸化物）によつて分離され
ている。一般的にバイアメタライゼーシヨンはタングス
テン又はアルミニウム銅であり、配線パターンメタライ
ゼーシヨンはアルミニウム−銅合金のような合金であ
る。ＲＩＥプロセスは非常に小さな特徴サイズをもつバ
イアを形成するために用いられる。
【０００３】
【発明が解決しようとする課題】ほぼ満足すべき状況で
はあるが、上述した集積回路の多重レベル相互接続には
かなりの故障モードがあり、この故障モードはレベル間
に短絡を発生させる。こうした短絡はフオトリソグラフ
イの不整合、不活性化用酸化物層内におけるピンホー
ル、金属フエンシング及び金属粒子によつて生ずる。こ
うした欠陥の例を図１にそれぞれ符号Ａ、Ｂ、Ｃ、Ｄで
示す。
はあるが、上述した集積回路の多重レベル相互接続には
かなりの故障モードがあり、この故障モードはレベル間
に短絡を発生させる。こうした短絡はフオトリソグラフ
イの不整合、不活性化用酸化物層内におけるピンホー
ル、金属フエンシング及び金属粒子によつて生ずる。こ
うした欠陥の例を図１にそれぞれ符号Ａ、Ｂ、Ｃ、Ｄで
示す。
【０００４】本発明の目的はＲＩＥプロセスを用いてバ
イア開口部が形成される半導体チツプのレベル間におけ
る欠陥を減らすプロセスを提供することであり、信頼性
及び製品歩留まりを改善するプロセスを提供することで
ある。
イア開口部が形成される半導体チツプのレベル間におけ
る欠陥を減らすプロセスを提供することであり、信頼性
及び製品歩留まりを改善するプロセスを提供することで
ある。
【０００５】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体デバイスのための多層相互
接続導体パターンを製造する方法において、（ａ）絶縁
基板上に盛り上げて固定した導体パターン１５を覆うよ
うに、ノンコンフオーマルプロセスによつて比較的厚い
酸化シリコン層２４を堆積するステツプと、（ｂ）比較
的厚い酸化シリコン層２４の上面に、反応性イオンエツ
チングに耐え得かつ酸化シリコン層より薄い金属酸化物
層２０を堆積するステツプと、（ｃ）所望のバイア開口
部パターンにおいて、金属酸化物層２０の表面から当該
金属酸化物層２０を除去するステツプと、（ｄ）比較的
厚い酸化シリコン層２４を貫いて延びるバイア開口部２
２を反応性イオンエツチングするステツプと、（ｅ）コ
ンフオーマルプロセスによつてバイアメタライゼーシヨ
ン層２５を堆積させ、金属酸化物層２０の上面を被覆す
ると共に、バイア開口部２２を充填するステツプと、
（ｆ）バイアメタライゼーシヨン層２５を化学−機械的
プロセスによつて金属酸化物層２０の上面まで除去し
て、金属酸化物層２０及びバイア開口部２２内のバイア
メタライゼーシヨン層２５でなる表面を平坦化するステ
ツプと、（ｇ）当該平坦化された表面上に、盛り上がつ
た導電性パターンを形成するステツプとを含むようにす
る。
め本発明においては、半導体デバイスのための多層相互
接続導体パターンを製造する方法において、（ａ）絶縁
基板上に盛り上げて固定した導体パターン１５を覆うよ
うに、ノンコンフオーマルプロセスによつて比較的厚い
酸化シリコン層２４を堆積するステツプと、（ｂ）比較
的厚い酸化シリコン層２４の上面に、反応性イオンエツ
チングに耐え得かつ酸化シリコン層より薄い金属酸化物
層２０を堆積するステツプと、（ｃ）所望のバイア開口
部パターンにおいて、金属酸化物層２０の表面から当該
金属酸化物層２０を除去するステツプと、（ｄ）比較的
厚い酸化シリコン層２４を貫いて延びるバイア開口部２
２を反応性イオンエツチングするステツプと、（ｅ）コ
ンフオーマルプロセスによつてバイアメタライゼーシヨ
ン層２５を堆積させ、金属酸化物層２０の上面を被覆す
ると共に、バイア開口部２２を充填するステツプと、
（ｆ）バイアメタライゼーシヨン層２５を化学−機械的
プロセスによつて金属酸化物層２０の上面まで除去し
て、金属酸化物層２０及びバイア開口部２２内のバイア
メタライゼーシヨン層２５でなる表面を平坦化するステ
ツプと、（ｇ）当該平坦化された表面上に、盛り上がつ
た導電性パターンを形成するステツプとを含むようにす
る。
【０００６】
【作用】要約すると、本発明はメタライズしたレベル
を、スパツタした石英（ＳｉＯ2）のような比較的厚い
ノンコンフオーマル（non-conformal)酸化物層で覆うプ
ロセスを提供する。次にこの酸化物層は酸化アルミニウ
ム（Ａｌ2 Ｏ3 ）又は酸化イツトリウム（Ｙ2 Ｏ3 ）の
ようなＲＩＥに耐え得る比較的薄い酸化物ブランケツト
により被覆される。この酸化アルミニウム表面上に、露
出したバイア開口部をもつマスクが従来の手法で形成さ
れ、この開口領域内の酸化アルミニウムが除去される。
例えばＢＣｌ3 ガス及びＯ2 ガス又はＨ3 ＰＯ4 のウエ
ツトエツチングによりＡｌ2 Ｏ3 はエツチングされる。
ＲＩＥプロセスはバイアを形成するために用いられる。
ＲＩＥプロセスはＡｌ2 Ｏ3 又はＹ2 Ｏ3 酸化物を侵さ
ない。次に、コンフオーマル（conformal)ＣＶＤによつ
てタングステンのようなバイアメタライゼーシヨン層が
ブランケツト層として堆積され、バイア開口部が充填さ
れる。化学−機械的研磨ステツプを用いて薄い酸化物層
の上面までタングステンを除去してこのアセンブリの上
面を平坦化する。次に、金属パターンを形成するために
リフト−オフ又は金属ＲＩＥステツプのいずれかを含む
従来の適正な処理ステツプを用いてこの平坦化された表
面上に次の金属レベルが形成される。比較的厚いスパツ
タされた石英による被覆で始まるこの連続層を形成する
ためにこのプロセスを反復する。
を、スパツタした石英（ＳｉＯ2）のような比較的厚い
ノンコンフオーマル（non-conformal)酸化物層で覆うプ
ロセスを提供する。次にこの酸化物層は酸化アルミニウ
ム（Ａｌ2 Ｏ3 ）又は酸化イツトリウム（Ｙ2 Ｏ3 ）の
ようなＲＩＥに耐え得る比較的薄い酸化物ブランケツト
により被覆される。この酸化アルミニウム表面上に、露
出したバイア開口部をもつマスクが従来の手法で形成さ
れ、この開口領域内の酸化アルミニウムが除去される。
例えばＢＣｌ3 ガス及びＯ2 ガス又はＨ3 ＰＯ4 のウエ
ツトエツチングによりＡｌ2 Ｏ3 はエツチングされる。
ＲＩＥプロセスはバイアを形成するために用いられる。
ＲＩＥプロセスはＡｌ2 Ｏ3 又はＹ2 Ｏ3 酸化物を侵さ
ない。次に、コンフオーマル（conformal)ＣＶＤによつ
てタングステンのようなバイアメタライゼーシヨン層が
ブランケツト層として堆積され、バイア開口部が充填さ
れる。化学−機械的研磨ステツプを用いて薄い酸化物層
の上面までタングステンを除去してこのアセンブリの上
面を平坦化する。次に、金属パターンを形成するために
リフト−オフ又は金属ＲＩＥステツプのいずれかを含む
従来の適正な処理ステツプを用いてこの平坦化された表
面上に次の金属レベルが形成される。比較的厚いスパツ
タされた石英による被覆で始まるこの連続層を形成する
ためにこのプロセスを反復する。
【０００７】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【０００８】本発明のプロセスのこの好適な実施例にお
ける最初のステツプを図１（Ａ）に示す。図３に示す従
来技術によるモジユールの場合と同様に、当該明細書に
おいては導体のパターンで示した金属レベル１５上に比
較的厚い酸化物層２４が形成される。この酸化物層２４
はノンコンフオーマル（non-conformal)プロセスによつ
て形成され、金属導体１５を不活性化させると共にレベ
ル内およびレベル間を絶縁する最初の絶縁として機能す
る。例えばこの酸化物層はスパツタされた酸化シリコン
（ＳｉＯ2 ）、ＰＥＣＶＤ酸化物又は電子サイクロトロ
ン共鳴（ＥＣＲ）酸化物である。導体パターン１５は適
正な従来のプロセス（例えばリフト−オフプロセス又は
金属の反応性イオンエツチング）を用いて形成され、こ
の導電性材料は例えばアルミニウム−銅合金である。
ける最初のステツプを図１（Ａ）に示す。図３に示す従
来技術によるモジユールの場合と同様に、当該明細書に
おいては導体のパターンで示した金属レベル１５上に比
較的厚い酸化物層２４が形成される。この酸化物層２４
はノンコンフオーマル（non-conformal)プロセスによつ
て形成され、金属導体１５を不活性化させると共にレベ
ル内およびレベル間を絶縁する最初の絶縁として機能す
る。例えばこの酸化物層はスパツタされた酸化シリコン
（ＳｉＯ2 ）、ＰＥＣＶＤ酸化物又は電子サイクロトロ
ン共鳴（ＥＣＲ）酸化物である。導体パターン１５は適
正な従来のプロセス（例えばリフト−オフプロセス又は
金属の反応性イオンエツチング）を用いて形成され、こ
の導電性材料は例えばアルミニウム−銅合金である。
【０００９】次に、アルミニウム酸化物（Ａｌ2 Ｏ3 ）
又はイツトリウム（Ｙ2 Ｏ3 ）のような酸化物の比較的
薄い（例えば2.8 〜 3.0〔ＫÅ〕）層２０を厚い酸化物
層２４の上面に形成して、酸化物層２４内のピンホール
のような欠陥若しくは他の欠陥又は不整合に備えて酸化
物層２４を不活性化する。この酸化物層２０はＣＶＤに
よつて形成される。酸化物層２０はサブミクロンのバイ
ア開口部を形成するために用いられる次の反応性イオン
エツチングによつて侵されることはない。かくして酸化
物層２０もエツチストツプとして機能し、偶発的なオー
バエツチングによるバイア開口部のミスアライメントを
防止する。
又はイツトリウム（Ｙ2 Ｏ3 ）のような酸化物の比較的
薄い（例えば2.8 〜 3.0〔ＫÅ〕）層２０を厚い酸化物
層２４の上面に形成して、酸化物層２４内のピンホール
のような欠陥若しくは他の欠陥又は不整合に備えて酸化
物層２４を不活性化する。この酸化物層２０はＣＶＤに
よつて形成される。酸化物層２０はサブミクロンのバイ
ア開口部を形成するために用いられる次の反応性イオン
エツチングによつて侵されることはない。かくして酸化
物層２０もエツチストツプとして機能し、偶発的なオー
バエツチングによるバイア開口部のミスアライメントを
防止する。
【００１０】次に、図１（Ｂ）に示すように、酸化物層
２０はバイア開口部を形成する必要がある場所を除去さ
れる。これは、層をマスキングするステツプ、マスク内
に開口部を形成するステツプ及び開口部によつて露出さ
れた酸化物層２４をエツチング除去するステツプからな
る従来のステツプによつて良好に達成される。例えば、
Ａｌ2 Ｏ3 をエツチングするためにＢＣＬ3 及びＯ2 を
用いることができ、またＨ3 ＰＯ4 によるウエツトエツ
チングプロセスを用いることもできる。次に金属層導体
１５まで延びるバイア開口部２２が、ＲＩＥによつて比
較的厚い酸化物層２４内に形成される。
２０はバイア開口部を形成する必要がある場所を除去さ
れる。これは、層をマスキングするステツプ、マスク内
に開口部を形成するステツプ及び開口部によつて露出さ
れた酸化物層２４をエツチング除去するステツプからな
る従来のステツプによつて良好に達成される。例えば、
Ａｌ2 Ｏ3 をエツチングするためにＢＣＬ3 及びＯ2 を
用いることができ、またＨ3 ＰＯ4 によるウエツトエツ
チングプロセスを用いることもできる。次に金属層導体
１５まで延びるバイア開口部２２が、ＲＩＥによつて比
較的厚い酸化物層２４内に形成される。
【００１１】図１（Ｃ）に示すようにバイア開口部２２
を充填するために、好適にはタングステンのような導電
層２５が形成される。好適にはＣＶＤによつてタングス
テン層２５を形成するのがよい。その後、図１（Ｄ）に
示すように、このアツセンブリは化学−機械的研磨ステ
ツプにより、薄い酸化物層２０の上面まで平坦化され
る。
を充填するために、好適にはタングステンのような導電
層２５が形成される。好適にはＣＶＤによつてタングス
テン層２５を形成するのがよい。その後、図１（Ｄ）に
示すように、このアツセンブリは化学−機械的研磨ステ
ツプにより、薄い酸化物層２０の上面まで平坦化され
る。
【００１２】次に、図２（Ａ）に示すように、このアセ
ンブリの平坦化された表面上にメタライゼーシヨン層２
６が形成される。この第２のレベルのメタライゼーシヨ
ン層は、例えばリフト−オフ又は金属反応性イオンエツ
チングのような適正な従来のプロセスを用いて、導電性
パターン（図２（Ｂ）の１０´）となるように形成され
得る。次に、いま述べたこれらのプロセスステツプを反
復する。すなわち、比較的厚い酸化物層２４´を形成
し、次にこれを薄い酸化物層２０´で覆う。製造過程の
この状態におけるウエーハを図２（Ｃ）に示すが、これ
は図１（Ａ）に示す状態と本質的に同じ状態である。
ンブリの平坦化された表面上にメタライゼーシヨン層２
６が形成される。この第２のレベルのメタライゼーシヨ
ン層は、例えばリフト−オフ又は金属反応性イオンエツ
チングのような適正な従来のプロセスを用いて、導電性
パターン（図２（Ｂ）の１０´）となるように形成され
得る。次に、いま述べたこれらのプロセスステツプを反
復する。すなわち、比較的厚い酸化物層２４´を形成
し、次にこれを薄い酸化物層２０´で覆う。製造過程の
この状態におけるウエーハを図２（Ｃ）に示すが、これ
は図１（Ａ）に示す状態と本質的に同じ状態である。
【００１３】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
【００１４】
【発明の効果】上述のように本発明によれば、導体パタ
ーン上に比較的厚い酸化物層を堆積し、この酸化物上
に、反応性イオンエツチングに耐え得る比較的薄い酸化
物層（例えば酸化アルミニウム又は酸化イツトリウム）
を堆積して比較的厚い酸化物層を不活性化し、これによ
つて酸化物層内におけるピンホールのような欠陥を防止
でき、次に導体パターンまで延びるバイア開口部を反応
性イオンエツチングによつて形成する際に、この薄い金
属酸化物層がエツチストツプとして機能するので偶発的
なオーバエツチングによるバイア開口の不整合を防止す
ることができ、かくして半導体チツプのレベル間におけ
る故障モードを減らすことがでるので信頼性及び製品歩
留まりを格段的に向上させることができる。
ーン上に比較的厚い酸化物層を堆積し、この酸化物上
に、反応性イオンエツチングに耐え得る比較的薄い酸化
物層（例えば酸化アルミニウム又は酸化イツトリウム）
を堆積して比較的厚い酸化物層を不活性化し、これによ
つて酸化物層内におけるピンホールのような欠陥を防止
でき、次に導体パターンまで延びるバイア開口部を反応
性イオンエツチングによつて形成する際に、この薄い金
属酸化物層がエツチストツプとして機能するので偶発的
なオーバエツチングによるバイア開口の不整合を防止す
ることができ、かくして半導体チツプのレベル間におけ
る故障モードを減らすことがでるので信頼性及び製品歩
留まりを格段的に向上させることができる。
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の教示によ
る連続的加工処理ステツプの種々の段階における集積回
路の多重金属相互接続の状態を示す断面図である。
る連続的加工処理ステツプの種々の段階における集積回
路の多重金属相互接続の状態を示す断面図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本発明の教示によ
る連続的加工処理ステツプの種々の段階における集積回
路の多重金属相互接続の状態を示す断面図である。
る連続的加工処理ステツプの種々の段階における集積回
路の多重金属相互接続の状態を示す断面図である。
【図３】図３は比較用の従来技術プロセスに生じ得る種
々のレベル間における欠陥を示す、従来の技術による集
積回路の多重金属相互接続の断面図である。
々のレベル間における欠陥を示す、従来の技術による集
積回路の多重金属相互接続の断面図である。
１０、１０´、１５……金属レベルすなわち導体パター
ン、１２、２２……バイア、１４……酸化シリコン、１
６、２０、２０´……酸化物層、２４、２４´……比較
的厚い酸化物層、２５……導電層、２６……メタライゼ
ーシヨン層。
ン、１２、２２……バイア、１４……酸化シリコン、１
６、２０、２０´……酸化物層、２４、２４´……比較
的厚い酸化物層、２５……導電層、２６……メタライゼ
ーシヨン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハザラ・エス・ラソール アメリカ合衆国、ニユーヨーク州12582、 ストームビル、ジユーデイス・ドライブ 27番地 (56)参考文献 特開 昭63−76455（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体デバイスのための多層相互接続導体
パターンを製造する方法において、（ａ） 絶縁基板上に盛り上げて固定した導体パターンを
覆うように、ノンコンフオーマルプロセスによつて比較
的厚い酸化シリコン層を堆積するステツプと、（ｂ） 上記比較的厚い酸化シリコン層の上面に、反応性
イオンエツチングに耐え得かつ上記酸化シリコン層より
薄い金属酸化物層を堆積するステツプと、（ｃ）所望のバイア開口部パターン において、上記金属
酸化物層の表面から上記金属酸化物層を除去するステツ
プと、（ｄ） 上記比較的厚い酸化シリコン層を貫いて延びるバ
イア開口部を反応性イオンエツチングするステツプと、（ｅ） コンフオーマルプロセスによつてバイアメタライ
ゼーシヨン層を堆積させ、上記金属酸化物層の上面を被
覆すると共に、上記バイア開口部を充填するステツプ
と、（ｆ） 上記バイアメタライゼーシヨン層を化学−機械的
プロセスによつて上記金属酸化物層の上面まで除去し
て、上記金属酸化物層及び上記バイア開口部内の上記バ
イアメタライゼーシヨン部でなる表面を平坦化するステ
ツプと、（ｇ） 上記平坦化された表面上に、盛り上がつた導電性
パターンを形成するステツプとを含むことを特徴とする
多層相互接続導体パターン製造方法。 - 【請求項２】半導体デバイスのための多層相互接続導体
パターンを製造する方法において、反応性イオンエツチ
ングに耐え得る上記金属酸化物層は酸化アルミニウムで
あることを特徴とする請求項１に記載の多層相互接続導
体パターン製造方法。 - 【請求項３】半導体デバイスのための多層相互接続導体
パターンを製造する方法において、反応性イオンエツチ
ングに耐え得る上記金属酸化物は酸化イツトリウムであ
ることを特徴とする請求項１に記載の多層相互接続導体
パターン製造方法。 - 【請求項４】半導体デバイスのための多層相互接続導体
パターンを製造する方法において、さらに上記ステツプ
（ａ）及び上記ステツプ（ｂ）を反復するステツプを含
むことを特徴とする請求項１に記載の多層相互接続導体
パターン製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/839451 | 1992-02-20 | ||
| US07/839,451 US5252516A (en) | 1992-02-20 | 1992-02-20 | Method for producing interlevel stud vias |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685074A JPH0685074A (ja) | 1994-03-25 |
| JPH0766942B2 true JPH0766942B2 (ja) | 1995-07-19 |
Family
ID=25279767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017956A Expired - Lifetime JPH0766942B2 (ja) | 1992-02-20 | 1993-01-08 | 多層相互接続導体パターン製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5252516A (ja) |
| JP (1) | JPH0766942B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5847457A (en) * | 1993-11-12 | 1998-12-08 | Stmicroelectronics, Inc. | Structure and method of forming vias |
| US5622596A (en) * | 1995-05-08 | 1997-04-22 | International Business Machines Corporation | High density selective SiO2 :Si3 N4 etching using a stoichiometrically altered nitride etch stop |
| US5573633A (en) * | 1995-11-14 | 1996-11-12 | International Business Machines Corporation | Method of chemically mechanically polishing an electronic component |
| US5681425A (en) * | 1995-12-29 | 1997-10-28 | Industrial Technology Research Institute | Teos plasma protection technology |
| US5976970A (en) * | 1996-03-29 | 1999-11-02 | International Business Machines Corporation | Method of making and laterally filling key hole structure for ultra fine pitch conductor lines |
| US5846876A (en) * | 1996-06-05 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit which uses a damascene process for producing staggered interconnect lines |
| US5981374A (en) * | 1997-04-29 | 1999-11-09 | International Business Machines Corporation | Sub-half-micron multi-level interconnection structure and process thereof |
| US6130161A (en) | 1997-05-30 | 2000-10-10 | International Business Machines Corporation | Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity |
| US6069068A (en) * | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
| DE19728473A1 (de) * | 1997-07-03 | 1999-01-07 | Siemens Ag | Strukturierungsverfahren |
| US6133139A (en) | 1997-10-08 | 2000-10-17 | International Business Machines Corporation | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof |
| US6825561B1 (en) | 2003-06-19 | 2004-11-30 | International Business Machines Corporation | Structure and method for eliminating time dependent dielectric breakdown failure of low-k material |
| US7599211B2 (en) * | 2007-04-10 | 2009-10-06 | Infineon Technologies Ag | Integrated circuit, resistivity changing memory device, memory module and method of fabricating an integrated circuit |
| KR20190090708A (ko) * | 2018-01-25 | 2019-08-02 | 에프이아이 컴파니 | 하전된 입자 빔을 이용한 후면 프로빙을 위한 집적 회로 준비 시스템 및 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4767724A (en) * | 1986-03-27 | 1988-08-30 | General Electric Company | Unframed via interconnection with dielectric etch stop |
| US4721689A (en) * | 1986-08-28 | 1988-01-26 | International Business Machines Corporation | Method for simultaneously forming an interconnection level and via studs |
| JPS6376455A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2630588A1 (fr) * | 1988-04-22 | 1989-10-27 | Philips Nv | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
| US4997789A (en) * | 1988-10-31 | 1991-03-05 | Texas Instruments Incorporated | Aluminum contact etch mask and etchstop for tungsten etchback |
| US4933303A (en) * | 1989-07-25 | 1990-06-12 | Standard Microsystems Corporation | Method of making self-aligned tungsten interconnection in an integrated circuit |
-
1992
- 1992-02-20 US US07/839,451 patent/US5252516A/en not_active Expired - Fee Related
-
1993
- 1993-01-08 JP JP5017956A patent/JPH0766942B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685074A (ja) | 1994-03-25 |
| US5252516A (en) | 1993-10-12 |
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