JPH0766715A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0766715A JPH0766715A JP5212395A JP21239593A JPH0766715A JP H0766715 A JPH0766715 A JP H0766715A JP 5212395 A JP5212395 A JP 5212395A JP 21239593 A JP21239593 A JP 21239593A JP H0766715 A JPH0766715 A JP H0766715A
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- mos transistor
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- mos
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Abstract
(57)【要約】
【目的】簡単な回路構成で、ＶCCやＶSSの電源変動又は
雑音の発生を効果的に抑制できる出力バッファ回路の提
供。 【構成】高電位電源と低電位電源との間に、Ｐチャネル
型の第１のＭＯＳトランジスタとＮチャネル型の第２の
ＭＯＳトランジスタとを直列に接続し、入力端子に加え
られた信号の論理に応答して前記第１及び第２のＭＯＳ
トランジスタを相補的にオン／オフさせ、両トランジス
タの間に接続された出力端子の電位を前記高電位電源又
は低電位電源の一方に指向させる出力バッファ回路にお
いて、前記第１又は第２のＭＯＳトランジスタと直列に
Ｐチャネル型又はＮチャネル型の第３のＭＯＳトランジ
スタを接続し、該第３のＭＯＳトランジスタのゲートに
一定の直流電圧を与えて構成したことを特徴とする。
雑音の発生を効果的に抑制できる出力バッファ回路の提
供。 【構成】高電位電源と低電位電源との間に、Ｐチャネル
型の第１のＭＯＳトランジスタとＮチャネル型の第２の
ＭＯＳトランジスタとを直列に接続し、入力端子に加え
られた信号の論理に応答して前記第１及び第２のＭＯＳ
トランジスタを相補的にオン／オフさせ、両トランジス
タの間に接続された出力端子の電位を前記高電位電源又
は低電位電源の一方に指向させる出力バッファ回路にお
いて、前記第１又は第２のＭＯＳトランジスタと直列に
Ｐチャネル型又はＮチャネル型の第３のＭＯＳトランジ
スタを接続し、該第３のＭＯＳトランジスタのゲートに
一定の直流電圧を与えて構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特に、相補型のＭＯＳ集積回路に用いられる出力バ
ッファ回路に関する。一般に、相補型のＭＯＳ集積回路
においては、高電位電源（以下「ＶCC」）と低電位電源
（以下「ＶSS」）との間にＰチャネル型のＭＯＳトラン
ジスタ（以下「ＰＭＯＳトランジスタ」）とＮチャネル
型のＭＯＳトランジスタ（以下「ＮＭＯＳトランジス
タ」）とを直列接続して構成する出力バッファ回路を有
する。出力バッファ回路は、内部回路で作られた信号の
論理に応じて上記ＰＭＯＳトランジスタ又はＮＭＯＳト
ランジスタの一方をオンにし、出力負荷に対してＶCC又
はＶSSを電源とする負荷電流を流し込むが、この負荷電
流は信号論理の遷移時に大きく変化し、特に、出力負荷
に誘導性の負荷が存在する場合には、負荷電流の変化
（di／dt）にインダクタンスＬを乗じた電圧〔Ｌ×（di
／dt）〕が雑音として発生するため、信号線や電源線に
影響を与える。この結果、集積回路の安定動作が損なわ
れることがあった。
し、特に、相補型のＭＯＳ集積回路に用いられる出力バ
ッファ回路に関する。一般に、相補型のＭＯＳ集積回路
においては、高電位電源（以下「ＶCC」）と低電位電源
（以下「ＶSS」）との間にＰチャネル型のＭＯＳトラン
ジスタ（以下「ＰＭＯＳトランジスタ」）とＮチャネル
型のＭＯＳトランジスタ（以下「ＮＭＯＳトランジス
タ」）とを直列接続して構成する出力バッファ回路を有
する。出力バッファ回路は、内部回路で作られた信号の
論理に応じて上記ＰＭＯＳトランジスタ又はＮＭＯＳト
ランジスタの一方をオンにし、出力負荷に対してＶCC又
はＶSSを電源とする負荷電流を流し込むが、この負荷電
流は信号論理の遷移時に大きく変化し、特に、出力負荷
に誘導性の負荷が存在する場合には、負荷電流の変化
（di／dt）にインダクタンスＬを乗じた電圧〔Ｌ×（di
／dt）〕が雑音として発生するため、信号線や電源線に
影響を与える。この結果、集積回路の安定動作が損なわ
れることがあった。
【０００２】
【従来の技術】図８はＶCCやＶSSのレベル変動又は雑音
の発生を抑制するようにした出力バッファ回路の従来例
である（特開昭６３−２８４９２５号公報参照）。内部
回路で作られた信号（以下「入力信号Ｖin」と言う）
は、出力段１の第１のＰＭＯＳトランジスタＴP1及び第
１のＮＭＯＳトランジスタＴN1のゲートに加えられると
共に、２入力ナンドゲート２と２入力ノアゲート３の各
一方入力にも加えられる。
の発生を抑制するようにした出力バッファ回路の従来例
である（特開昭６３−２８４９２５号公報参照）。内部
回路で作られた信号（以下「入力信号Ｖin」と言う）
は、出力段１の第１のＰＭＯＳトランジスタＴP1及び第
１のＮＭＯＳトランジスタＴN1のゲートに加えられると
共に、２入力ナンドゲート２と２入力ノアゲート３の各
一方入力にも加えられる。
【０００３】また、２入力ナンドゲート２と２入力ノア
ゲート３の各他方入力には、入力信号Ｖinの論理を反転
した信号Ｖinx （インバータゲート４の出力）が与えら
れており、２入力ナンドゲート２と２入力ノアゲート３
の各出力は、それぞれインバータゲート５、６を介して
出力段１の第２のＰＭＯＳトランジスタＴP2と第２のＮ
ＭＯＳトランジスタＴN2の各ゲートに加えられている。
ゲート３の各他方入力には、入力信号Ｖinの論理を反転
した信号Ｖinx （インバータゲート４の出力）が与えら
れており、２入力ナンドゲート２と２入力ノアゲート３
の各出力は、それぞれインバータゲート５、６を介して
出力段１の第２のＰＭＯＳトランジスタＴP2と第２のＮ
ＭＯＳトランジスタＴN2の各ゲートに加えられている。
【０００４】このような構成によれば、Ｖinの論理遷移
時、ＴP2又はＴN2が一時的にオフ状態になるため、ＶCC
又はＶSSと出力段１との接続を一時的に遮断でき、出力
信号Ｖout の立上り又は立ち下がりを穏やかにできる。
例えば、ＶinがＬレベルからＨレベルに遷移する時は、
Ｖinx はその遷移時点からインバータゲート４の遅延時
間に相当する所定時間（α）までの間、Ｈレベルを維持
するので、この場合は、Ｖinの遷移直後から所定時間α
までの間、２入力ナンドゲート２の出力がＬレベルとな
って、インバータゲート５の出力がＨレベルとなる。従
って、ＴP2がオフ状態となり、出力段１とＶCCとの接続
が所定時間（α）だけ絶たれる。
時、ＴP2又はＴN2が一時的にオフ状態になるため、ＶCC
又はＶSSと出力段１との接続を一時的に遮断でき、出力
信号Ｖout の立上り又は立ち下がりを穏やかにできる。
例えば、ＶinがＬレベルからＨレベルに遷移する時は、
Ｖinx はその遷移時点からインバータゲート４の遅延時
間に相当する所定時間（α）までの間、Ｈレベルを維持
するので、この場合は、Ｖinの遷移直後から所定時間α
までの間、２入力ナンドゲート２の出力がＬレベルとな
って、インバータゲート５の出力がＨレベルとなる。従
って、ＴP2がオフ状態となり、出力段１とＶCCとの接続
が所定時間（α）だけ絶たれる。
【０００５】
【発明が解決しようとする課題】ところで、かかる従来
の出力バッファ回路は、入力信号Ｖinの論理遷移を検出
すると共に、この遷移時点から所定時間（α）の間、Ｈ
レベル又はＬレベルを持続するパルス信号を生成し、こ
のパルス信号によって第２のＰＭＯＳトランジスタＴP2
又は第２のＮＭＯＳトランジスタＴN2をオフ制御するも
のであるが、少なくとも、３個のインバータゲート４〜
６と各１個の２入力ナンドゲート２及び２入力ノアゲー
ト３とを備える必要があり、回路構成の簡素化といった
点で改善すべき余地があった。 ［目的］そこで、本発明は、簡単な回路構成で、ＶCCや
ＶSSの電源変動又は雑音の発生を効果的に抑制できる出
力バッファ回路の提供を目的とする。
の出力バッファ回路は、入力信号Ｖinの論理遷移を検出
すると共に、この遷移時点から所定時間（α）の間、Ｈ
レベル又はＬレベルを持続するパルス信号を生成し、こ
のパルス信号によって第２のＰＭＯＳトランジスタＴP2
又は第２のＮＭＯＳトランジスタＴN2をオフ制御するも
のであるが、少なくとも、３個のインバータゲート４〜
６と各１個の２入力ナンドゲート２及び２入力ノアゲー
ト３とを備える必要があり、回路構成の簡素化といった
点で改善すべき余地があった。 ［目的］そこで、本発明は、簡単な回路構成で、ＶCCや
ＶSSの電源変動又は雑音の発生を効果的に抑制できる出
力バッファ回路の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、高電位電源と低電位電源との間に、Ｐチ
ャネル型の第１のＭＯＳトランジスタとＮチャネル型の
第２のＭＯＳトランジスタとを直列に接続し、入力端子
に加えられた信号の論理に応答して前記第１及び第２の
ＭＯＳトランジスタを相補的にオン／オフさせ、両トラ
ンジスタの間に接続された出力端子の電位を前記高電位
電源又は低電位電源の一方に指向させる出力バッファ回
路において、前記第１又は第２のＭＯＳトランジスタと
直列にＰチャネル型又はＮチャネル型の第３のＭＯＳト
ランジスタを接続し、該第３のＭＯＳトランジスタのゲ
ートに一定の直流電圧を与えて構成したことを特徴とす
る。
成するために、高電位電源と低電位電源との間に、Ｐチ
ャネル型の第１のＭＯＳトランジスタとＮチャネル型の
第２のＭＯＳトランジスタとを直列に接続し、入力端子
に加えられた信号の論理に応答して前記第１及び第２の
ＭＯＳトランジスタを相補的にオン／オフさせ、両トラ
ンジスタの間に接続された出力端子の電位を前記高電位
電源又は低電位電源の一方に指向させる出力バッファ回
路において、前記第１又は第２のＭＯＳトランジスタと
直列にＰチャネル型又はＮチャネル型の第３のＭＯＳト
ランジスタを接続し、該第３のＭＯＳトランジスタのゲ
ートに一定の直流電圧を与えて構成したことを特徴とす
る。
【０００７】又は、前記入力端子又は出力端子の電圧の
微分波形を検出する検出手段と、該検出手段の出力電位
をスタート電位として所定の時定数で漸減する特性を有
する電圧波形を生成する生成手段とを備え、該電圧波形
を前記第３のＭＯＳトランジスタのゲートに与えるよう
にしたことを特徴とするものである。
微分波形を検出する検出手段と、該検出手段の出力電位
をスタート電位として所定の時定数で漸減する特性を有
する電圧波形を生成する生成手段とを備え、該電圧波形
を前記第３のＭＯＳトランジスタのゲートに与えるよう
にしたことを特徴とするものである。
【０００８】
【作用】本発明では、高電位電源（ＶCC）又は低電位電
源（ＶSS）と出力端子との間に介在する抵抗要素（第３
のＭＯＳトランジスタ）によって、電源から負荷へと流
れ込む電流のdi／dtが抑えられ、簡単な回路構成でＶCC
やＶSSの電源変動又は雑音の発生が抑制される。
源（ＶSS）と出力端子との間に介在する抵抗要素（第３
のＭＯＳトランジスタ）によって、電源から負荷へと流
れ込む電流のdi／dtが抑えられ、簡単な回路構成でＶCC
やＶSSの電源変動又は雑音の発生が抑制される。
【０００９】又は、抵抗要素の抵抗値が入力端子又は出
力端子の電圧急変点で最大となり、その後、所定の時定
数カーブに沿って漸減する特性が得られるから、上記抑
制がよりきめ細かく行われる。
力端子の電圧急変点で最大となり、その後、所定の時定
数カーブに沿って漸減する特性が得られるから、上記抑
制がよりきめ細かく行われる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。第１実施例 図１〜図３は本発明に係る出力バッファ回路の第１実施
例を示す図である。図１（ａ）において、１０は入力端
子であり、入力端子１０には、図示を略した内部回路か
らの信号（以下「入力信号」）Ｖinが加えられる。
する。第１実施例 図１〜図３は本発明に係る出力バッファ回路の第１実施
例を示す図である。図１（ａ）において、１０は入力端
子であり、入力端子１０には、図示を略した内部回路か
らの信号（以下「入力信号」）Ｖinが加えられる。
【００１１】入力端子１０は、ＰＭＯＳトランジスタＴ
P10 （第１のＭＯＳトランジスタに相当）とＮＭＯＳト
ランジスタＴN10 （第２のＭＯＳトランジスタに相当）
の各ゲートに接続されており、これらのＴP10 及びＴ
N10 は、ＰＭＯＳトランジスタＴP11 （第３のＭＯＳト
ランジスタに相当）及びＮＭＯＳトランジスタＴ
N11 （第３のＭＯＳトランジスタに相当）を介して高電
位電源ＶCCと低電位電源ＶSSの間に直列に接続され、一
体として出力段１１を構成している。なお、１２は図外
の負荷に接続される出力端子、Ｖout は出力信号、１
３、１４はＴP11 、ＴN11の各ゲート制御端子である。
P10 （第１のＭＯＳトランジスタに相当）とＮＭＯＳト
ランジスタＴN10 （第２のＭＯＳトランジスタに相当）
の各ゲートに接続されており、これらのＴP10 及びＴ
N10 は、ＰＭＯＳトランジスタＴP11 （第３のＭＯＳト
ランジスタに相当）及びＮＭＯＳトランジスタＴ
N11 （第３のＭＯＳトランジスタに相当）を介して高電
位電源ＶCCと低電位電源ＶSSの間に直列に接続され、一
体として出力段１１を構成している。なお、１２は図外
の負荷に接続される出力端子、Ｖout は出力信号、１
３、１４はＴP11 、ＴN11の各ゲート制御端子である。
【００１２】ゲート制御端子１３、１４には、それぞれ
一定の大きさの直流電圧ＶBP、ＶBNが印加される。これ
らの制御電圧ＶBP、ＶBNは、ＴP11 、ＴN11 を抵抗要素
として動作させ得る適宜な値である。このような構成に
よれば、ＴP11 及びＴN11 が常に抵抗要素として働くの
で、ＶCC又はＶSSから出力端子１２へと流れ込む負荷電
流の急変を抑えることができる。従って、簡単な構成
で、ＶCC又はＶSSのレベル変動を抑制でき、集積回路の
動作安定性向上を図ることができる。
一定の大きさの直流電圧ＶBP、ＶBNが印加される。これ
らの制御電圧ＶBP、ＶBNは、ＴP11 、ＴN11 を抵抗要素
として動作させ得る適宜な値である。このような構成に
よれば、ＴP11 及びＴN11 が常に抵抗要素として働くの
で、ＶCC又はＶSSから出力端子１２へと流れ込む負荷電
流の急変を抑えることができる。従って、簡単な構成
で、ＶCC又はＶSSのレベル変動を抑制でき、集積回路の
動作安定性向上を図ることができる。
【００１３】なお、本発明は上記第１実施例に限定され
るものではなく、以下に列挙する様々な変形例も包含す
るものである。例えば、図１（ｂ）に示すように、ＶSS
側だけに第３のＭＯＳトランジスタ（ＴN11 ）を設けて
もよいし、図１（ｃ）に示すように、ＶCC側だけに第３
のＭＯＳトランジスタ（ＴP11 ）を設けてもよい。又
は、図２（ａ）に示すように、Ｖ CC側とＶSS側の第３の
ＭＯＳトランジスタを入れ替えてもよいし、図２（ｂ）
や図２（ｃ）に示すように、何れか一方だけに設けるよ
うにしてもよい。なお、これらの図１や図２は、反転型
（入力信号Ｖinと出力信号Ｖout の位相が逆）の出力バ
ッファへの適用例であるが、図３（ａ）〜（ｃ）に示す
ように、非反転型の出力バッファにも適用できるのはも
ちろんである。
るものではなく、以下に列挙する様々な変形例も包含す
るものである。例えば、図１（ｂ）に示すように、ＶSS
側だけに第３のＭＯＳトランジスタ（ＴN11 ）を設けて
もよいし、図１（ｃ）に示すように、ＶCC側だけに第３
のＭＯＳトランジスタ（ＴP11 ）を設けてもよい。又
は、図２（ａ）に示すように、Ｖ CC側とＶSS側の第３の
ＭＯＳトランジスタを入れ替えてもよいし、図２（ｂ）
や図２（ｃ）に示すように、何れか一方だけに設けるよ
うにしてもよい。なお、これらの図１や図２は、反転型
（入力信号Ｖinと出力信号Ｖout の位相が逆）の出力バ
ッファへの適用例であるが、図３（ａ）〜（ｃ）に示す
ように、非反転型の出力バッファにも適用できるのはも
ちろんである。
【００１４】第２実施例 図４〜図７は本発明に係る出力バッファ回路の第２実施
例を示す図である。図４（ａ）において、２０は入力端
子であり、入力端子２０には、図示を略した内部回路か
らの入力信号Ｖinが与えられている。入力端子２０は、
ＰＭＯＳトランジスタＴP20 （第１のＭＯＳトランジス
タに相当）とＮＭＯＳトランジスタＴN20 （第２のＭＯ
Ｓトランジスタに相当）の各ゲートに接続されており、
これらのＴP20 及びＴN20 は、ＰＭＯＳトランジスタＴ
P21 （第３のＭＯＳトランジスタに相当）及びＮＭＯＳ
トランジスタＴN21 （第３のＭＯＳトランジスタに相
当）を介して高電位電源ＶCCと低電位電源ＶSSの間に直
列に接続され、一体として出力段２１を構成している。
なお、２２は図外の負荷に接続される出力端子、Ｖout
は出力信号である。
例を示す図である。図４（ａ）において、２０は入力端
子であり、入力端子２０には、図示を略した内部回路か
らの入力信号Ｖinが与えられている。入力端子２０は、
ＰＭＯＳトランジスタＴP20 （第１のＭＯＳトランジス
タに相当）とＮＭＯＳトランジスタＴN20 （第２のＭＯ
Ｓトランジスタに相当）の各ゲートに接続されており、
これらのＴP20 及びＴN20 は、ＰＭＯＳトランジスタＴ
P21 （第３のＭＯＳトランジスタに相当）及びＮＭＯＳ
トランジスタＴN21 （第３のＭＯＳトランジスタに相
当）を介して高電位電源ＶCCと低電位電源ＶSSの間に直
列に接続され、一体として出力段２１を構成している。
なお、２２は図外の負荷に接続される出力端子、Ｖout
は出力信号である。
【００１５】また、入力端子２０は、インバータゲート
２３を介してＰＭＯＳトランジスタＴP22 とＮＭＯＳト
ランジスタＴN22 の各ゲートに接続されており、ＴP22
のドレイン／ソースの一方は出力段２１のＴP21 のゲー
トに、他方はＶSSに接続され、ＴN22 のドレイン／ソー
スの一方は同じく出力段２１のＴN21 のゲートに、他方
はＶCCに接続されている。さらに、ＴP22 及びＴN22 に
はＰＭＯＳトランジスタＴP23 及びＮＭＯＳトランジス
タＴN23 がそれぞれ並列に接続されており、Ｔ P23 のゲ
ートはＶSSに、ＴN23 のゲートはＶCCに接続されてい
る。
２３を介してＰＭＯＳトランジスタＴP22 とＮＭＯＳト
ランジスタＴN22 の各ゲートに接続されており、ＴP22
のドレイン／ソースの一方は出力段２１のＴP21 のゲー
トに、他方はＶSSに接続され、ＴN22 のドレイン／ソー
スの一方は同じく出力段２１のＴN21 のゲートに、他方
はＶCCに接続されている。さらに、ＴP22 及びＴN22 に
はＰＭＯＳトランジスタＴP23 及びＮＭＯＳトランジス
タＴN23 がそれぞれ並列に接続されており、Ｔ P23 のゲ
ートはＶSSに、ＴN23 のゲートはＶCCに接続されてい
る。
【００１６】インバータゲート２３、ＴP22 、ＴP21 、
ＴN22 及びＴN21 は一体として、入力端子２０の電圧の
微分波形を検出する検出手段２４を構成し、また、Ｔ
P23 、ＴP21 、ＴN23 及びＴN21 は一体として、検出手
段２４の出力電位をスタート電位として所定の時定数で
漸減する特性を有する電圧波形を生成する生成手段２５
を構成する。
ＴN22 及びＴN21 は一体として、入力端子２０の電圧の
微分波形を検出する検出手段２４を構成し、また、Ｔ
P23 、ＴP21 、ＴN23 及びＴN21 は一体として、検出手
段２４の出力電位をスタート電位として所定の時定数で
漸減する特性を有する電圧波形を生成する生成手段２５
を構成する。
【００１７】ここで、インバータゲート２０の出力波形
をＶINV 、ＴP21 のゲート波形をＶ GP21、ＴN21 のゲー
ト波形をＶGN21と呼称すると、図４（ａ）各部の動作波
形は、図５のように示される。図５において、Ｖ
INV は、Ｖinの立上り遷移時点Ｔ1 から所定時間後の時
点Ｔ 2 で立ち下がり、さらに、Ｖinの立ち下がり遷移時
点Ｔ4 から所定時間後の時点Ｔ5 で立ち上がる。すなわ
ち、ＶINV とＶinの間には、インバータゲート２３の内
部遅延（α）に相当する時間遅れがある。
をＶINV 、ＴP21 のゲート波形をＶ GP21、ＴN21 のゲー
ト波形をＶGN21と呼称すると、図４（ａ）各部の動作波
形は、図５のように示される。図５において、Ｖ
INV は、Ｖinの立上り遷移時点Ｔ1 から所定時間後の時
点Ｔ 2 で立ち下がり、さらに、Ｖinの立ち下がり遷移時
点Ｔ4 から所定時間後の時点Ｔ5 で立ち上がる。すなわ
ち、ＶINV とＶinの間には、インバータゲート２３の内
部遅延（α）に相当する時間遅れがある。
【００１８】ＶINV の急変時点（Ｔ2 又はＴ5 ）におけ
るＶGP21の電位レベル（便宜的に「ＶGP21′」）は、同
時点におけるＴP22 のゲート電圧と、ＴP22 及びＴP21
のゲート容量比とで決まる。また、同時点におけるＶ
GN21の電位レベル（便宜的に「ＶGN21′」）も同様に、
同時点におけるＴN22 のゲート電圧と、ＴN22 及びＴN2
1 のゲート容量比とで決まる。
るＶGP21の電位レベル（便宜的に「ＶGP21′」）は、同
時点におけるＴP22 のゲート電圧と、ＴP22 及びＴP21
のゲート容量比とで決まる。また、同時点におけるＶ
GN21の電位レベル（便宜的に「ＶGN21′」）も同様に、
同時点におけるＴN22 のゲート電圧と、ＴN22 及びＴN2
1 のゲート容量比とで決まる。
【００１９】今、ＶINV の立ち下がり時点Ｔ2 に着目す
ると、まず、ＴP22 及びＴN22 のゲート電圧は、立ち下
がりと同時にほぼＶSS相当まで瞬時に低下する。そし
て、これに応答してＶGP21′及びＶGN21′が負極性のあ
る電圧（図５の電圧ｅ参照）まで下がる。負電圧ｅの大
きさは、ＴP22 とＴP21 のゲート容量比（ＶGN21′にあ
ってはＴN22 とＴN21 のゲート容量比）に依存し、例え
ば、ＴP22 （ＶGN21′にあってはＴN22 ）のゲート容量
を大きくすれば、電圧ｅは増大側に変化する。
ると、まず、ＴP22 及びＴN22 のゲート電圧は、立ち下
がりと同時にほぼＶSS相当まで瞬時に低下する。そし
て、これに応答してＶGP21′及びＶGN21′が負極性のあ
る電圧（図５の電圧ｅ参照）まで下がる。負電圧ｅの大
きさは、ＴP22 とＴP21 のゲート容量比（ＶGN21′にあ
ってはＴN22 とＴN21 のゲート容量比）に依存し、例え
ば、ＴP22 （ＶGN21′にあってはＴN22 ）のゲート容量
を大きくすれば、電圧ｅは増大側に変化する。
【００２０】時点Ｔ2 を経過すると、ＴP21 及びＴN21
の各ゲート電位が所定の時定数カーブ（図５の曲線ｆ参
照）に沿って上昇を始める。これは、ＴP21 及びＴN21
のゲート容量の充・放電作用によるものであり、充・放
電の経路は、ＴP21 にあってはＶSSからＴP23 を通るル
ート、ＴN21 にあってはＶCCからＴN23 を通るルートで
ある。
の各ゲート電位が所定の時定数カーブ（図５の曲線ｆ参
照）に沿って上昇を始める。これは、ＴP21 及びＴN21
のゲート容量の充・放電作用によるものであり、充・放
電の経路は、ＴP21 にあってはＶSSからＴP23 を通るル
ート、ＴN21 にあってはＶCCからＴN23 を通るルートで
ある。
【００２１】従って、ＴP21 側の時定数は、ＴP23 のチ
ャネル抵抗とＴP21 のゲート容量で決まり、また、Ｔ
N21 側の時定数は、ＴN23 のチャネル抵抗とＴN21 のゲ
ート容量で決まるから、これらのパラメータを適宜に調
節することにより、ＴP21 及びＴN21 のゲート電位の上
昇速度を自在に変更できる。ここで、時点Ｔ2 の直後で
は、ＶGN21のレベルがＴN21 のしきい値以下であるた
め、ＴN21 は完全なオフ状態にある。従って、ＶinがＨ
レベルになっているにもかかわらず、出力端子２２とＶ
SSとの間は非接続状態になっている。
ャネル抵抗とＴP21 のゲート容量で決まり、また、Ｔ
N21 側の時定数は、ＴN23 のチャネル抵抗とＴN21 のゲ
ート容量で決まるから、これらのパラメータを適宜に調
節することにより、ＴP21 及びＴN21 のゲート電位の上
昇速度を自在に変更できる。ここで、時点Ｔ2 の直後で
は、ＶGN21のレベルがＴN21 のしきい値以下であるた
め、ＴN21 は完全なオフ状態にある。従って、ＶinがＨ
レベルになっているにもかかわらず、出力端子２２とＶ
SSとの間は非接続状態になっている。
【００２２】充電の進行に伴ってＶGN21のレベルが漸次
上昇すると、ＴN21 のチャネル抵抗が徐々に下がる。こ
れにより、出力端子２２からＴN20 、ＴN21 及びＶSSを
通る順路で、チャネル抵抗に応じた大きさの電流（負荷
電流）が流れ出し、出力端子２２に接続された負荷が徐
々に駆動され、最終的にはＴN21 が完全なオン状態にな
って、出力端子２２とＶSSとの間が低い抵抗値で接続さ
れる結果、出力端子２２に接続された負荷が充分な大き
さの負荷電流で駆動される。
上昇すると、ＴN21 のチャネル抵抗が徐々に下がる。こ
れにより、出力端子２２からＴN20 、ＴN21 及びＶSSを
通る順路で、チャネル抵抗に応じた大きさの電流（負荷
電流）が流れ出し、出力端子２２に接続された負荷が徐
々に駆動され、最終的にはＴN21 が完全なオン状態にな
って、出力端子２２とＶSSとの間が低い抵抗値で接続さ
れる結果、出力端子２２に接続された負荷が充分な大き
さの負荷電流で駆動される。
【００２３】以上のように、本実施例では、Ｖinの反
転波形（ＶINV ）を出力するインバータゲート２３の後
にＴN22 （又はＴP22 ）のゲート容量とＴN21 （又はＴ
P21）のゲート容量とを直列に接続し、ＶINV の微分波
形に相当する所定極性（時点Ｔ2 では負極性、時点Ｔ5
では正極性）のパルス状電圧をＴN21 （又はＴP21 ）の
ゲートに現すようにしているので、ＶINV の急変時点
で、ＴN21 を完全にオフ状態あるいは高抵抗状態（時点
Ｔ2 の場合、時点Ｔ5 ではＴP21 ）にすることができ
る。
転波形（ＶINV ）を出力するインバータゲート２３の後
にＴN22 （又はＴP22 ）のゲート容量とＴN21 （又はＴ
P21）のゲート容量とを直列に接続し、ＶINV の微分波
形に相当する所定極性（時点Ｔ2 では負極性、時点Ｔ5
では正極性）のパルス状電圧をＴN21 （又はＴP21 ）の
ゲートに現すようにしているので、ＶINV の急変時点
で、ＴN21 を完全にオフ状態あるいは高抵抗状態（時点
Ｔ2 の場合、時点Ｔ5 ではＴP21 ）にすることができ
る。
【００２４】さらに、ＶCC（又はＶSS）とＴN21 （又
はＴP21 ）との間に、常時オン状態のＴN23 （又はＴ
P23 ）を介在させ、上記パルス状電圧を所定の時定数カ
ーブに沿って漸減させるようにしているので、Ｔ
N21 （又はＴP21 ）のチャネル抵抗を徐々に下げること
ができ、出力端子２２に接続された負荷を少ない電流で
予備的に駆動することができる。
はＴP21 ）との間に、常時オン状態のＴN23 （又はＴ
P23 ）を介在させ、上記パルス状電圧を所定の時定数カ
ーブに沿って漸減させるようにしているので、Ｔ
N21 （又はＴP21 ）のチャネル抵抗を徐々に下げること
ができ、出力端子２２に接続された負荷を少ない電流で
予備的に駆動することができる。
【００２５】従って、上記及びにより、負荷電流の
急変を回避でき、ＶCCやＶSSのレベル変動又は雑音の発
生を抑えることができるから、集積装置の動作安定性向
上を図ることができる。しかも、冒頭の従来例では、３
個のインバータゲート４〜６と各１個の２入力ナンドゲ
ート２及び２入力ノアゲート３を備えているため、出力
段１の他に、少なくとも１４個のトランジスタを必要と
していたが、本実施例では、半分以下の６トランジスタ
でよく、構成の簡素化といった点で明らかに有利であ
る。なお、トランジスタ数は、ゲート１入力当たり２ト
ランジスタとして算出した。
急変を回避でき、ＶCCやＶSSのレベル変動又は雑音の発
生を抑えることができるから、集積装置の動作安定性向
上を図ることができる。しかも、冒頭の従来例では、３
個のインバータゲート４〜６と各１個の２入力ナンドゲ
ート２及び２入力ノアゲート３を備えているため、出力
段１の他に、少なくとも１４個のトランジスタを必要と
していたが、本実施例では、半分以下の６トランジスタ
でよく、構成の簡素化といった点で明らかに有利であ
る。なお、トランジスタ数は、ゲート１入力当たり２ト
ランジスタとして算出した。
【００２６】さらに、本実施例では、ＴP22 とＴ
P21 （又はＴN22 とＴN21 ）のゲート容量比を調節した
り、ＴP23 （又はＴN23 ）のゲートサイズを調節したり
することによって、負荷に対する予備的な駆動期間を自
在に調整することができ、設計の自由度が高い。なお、
本発明は上記第２実施例に限定されるものではなく、以
下に列挙する様々な変形例も包含するものである。
P21 （又はＴN22 とＴN21 ）のゲート容量比を調節した
り、ＴP23 （又はＴN23 ）のゲートサイズを調節したり
することによって、負荷に対する予備的な駆動期間を自
在に調整することができ、設計の自由度が高い。なお、
本発明は上記第２実施例に限定されるものではなく、以
下に列挙する様々な変形例も包含するものである。
【００２７】例えば、図４（ｂ）に示すように、ＴP22
と並列にＮＭＯＳトランジスタＴN3 0 を接続し、そのＴ
N30 のゲートをＶCCに接続すると共に、ＴN22 と並列に
ＰＭＯＳトランジスタＴP30 を接続し、そのＴP30 のゲ
ートをＶSSに接続してもよい。又は、図６（ａ）に示す
ように、ＴP22 及びＴN22 の各ゲートと出力端子２２と
の間を接続し、出力信号Ｖout の微分波形に相当する所
定極性のパルス状電圧をＴN21 （又はＴP21 ）のゲート
に現すようにしてもよい。これによれば、インバータゲ
ートを必要としないので、回路構成の簡素化の点で好ま
しい。なお、図６（ｂ）は、ＴP22 と並列にＮＭＯＳト
ランジスタＴN30 を接続し、そのＴN30のゲートをＶCC
に接続すると共に、ＴN22 と並列にＰＭＯＳトランジス
タＴP30を接続し、そのＴP30 のゲートをＶSSに接続し
た例である。
と並列にＮＭＯＳトランジスタＴN3 0 を接続し、そのＴ
N30 のゲートをＶCCに接続すると共に、ＴN22 と並列に
ＰＭＯＳトランジスタＴP30 を接続し、そのＴP30 のゲ
ートをＶSSに接続してもよい。又は、図６（ａ）に示す
ように、ＴP22 及びＴN22 の各ゲートと出力端子２２と
の間を接続し、出力信号Ｖout の微分波形に相当する所
定極性のパルス状電圧をＴN21 （又はＴP21 ）のゲート
に現すようにしてもよい。これによれば、インバータゲ
ートを必要としないので、回路構成の簡素化の点で好ま
しい。なお、図６（ｂ）は、ＴP22 と並列にＮＭＯＳト
ランジスタＴN30 を接続し、そのＴN30のゲートをＶCC
に接続すると共に、ＴN22 と並列にＰＭＯＳトランジス
タＴP30を接続し、そのＴP30 のゲートをＶSSに接続し
た例である。
【００２８】又は、図７に示すように、ＰＭＯＳトラン
ジスタＴP31 及びＮＭＯＳトランジスタＴN31 の各ゲー
トを出力端子２２に接続すると共に、ＴP31 のドレイン
−ソースを共通にしてＴP21 のゲートに接続し、かつ、
ＴN31 のドレイン−ソースを共通にしてＴN21 のゲート
に接続してもよい。この例では、ＴP31 及びＴN31 は単
なるＭＯＳキャパシタとして機能する。なお、入力端子
２０とＴP31 及びＴN3 1 との間にインバータゲートを介
在させてもよい。
ジスタＴP31 及びＮＭＯＳトランジスタＴN31 の各ゲー
トを出力端子２２に接続すると共に、ＴP31 のドレイン
−ソースを共通にしてＴP21 のゲートに接続し、かつ、
ＴN31 のドレイン−ソースを共通にしてＴN21 のゲート
に接続してもよい。この例では、ＴP31 及びＴN31 は単
なるＭＯＳキャパシタとして機能する。なお、入力端子
２０とＴP31 及びＴN3 1 との間にインバータゲートを介
在させてもよい。
【００２９】
【発明の効果】本発明によれば、出力段に直列挿入した
第３のＭＯＳトランジスタを抵抗要素として動作させる
ようにしたので、又は、入力端子又は出力端子の電圧の
微分波形を検出し、この検出電位をスタート電位として
所定の時定数で漸減する特性を有する電圧波形を前記第
３のＭＯＳトランジスタのゲートに与えるようにしたの
で、簡単な回路構成で、ＶCCやＶSSの電源変動又は雑音
の発生を効果的に抑制できる出力バッファ回路を提供で
きる。
第３のＭＯＳトランジスタを抵抗要素として動作させる
ようにしたので、又は、入力端子又は出力端子の電圧の
微分波形を検出し、この検出電位をスタート電位として
所定の時定数で漸減する特性を有する電圧波形を前記第
３のＭＯＳトランジスタのゲートに与えるようにしたの
で、簡単な回路構成で、ＶCCやＶSSの電源変動又は雑音
の発生を効果的に抑制できる出力バッファ回路を提供で
きる。
【図１】第１実施例の構成図である。
【図２】第１実施例の他の構成図である。
【図３】第１実施例のさらに他の構成図である。
【図４】第２実施例の構成図である。
【図５】第２実施例の各部動作波形図及びその要部拡大
波形図である。
波形図である。
【図６】第２実施例の他の構成図である。
【図７】第２実施例のさらに他の構成図である。
【図８】従来例の構成図である。
ＶCC：高電位電源 ＶSS：低電位電源 ＴP10 、ＴP20 ：第１のＭＯＳトランジスタ ＴN10 、ＴN20 ：第２のＭＯＳトランジスタ ＴP11 、ＴN11 、ＴP21 、ＴN21 ：第３のＭＯＳトラン
ジスタ １０、２０：入力端子 １２、２２：出力端子 ２４：検出手段 ２５：生成手段
ジスタ １０、２０：入力端子 １２、２２：出力端子 ２４：検出手段 ２５：生成手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/003 Ｚ 8321−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (2)
- 【請求項１】高電位電源と低電位電源との間に、Ｐチャ
ネル型の第１のＭＯＳトランジスタとＮチャネル型の第
２のＭＯＳトランジスタとを直列に接続し、 入力端子に加えられた信号の論理に応答して前記第１及
び第２のＭＯＳトランジスタを相補的にオン／オフさ
せ、両トランジスタの間に接続された出力端子の電位を
前記高電位電源又は低電位電源の一方に指向させる出力
バッファ回路において、 前記第１又は第２のＭＯＳトランジスタと直列にＰチャ
ネル型又はＮチャネル型の第３のＭＯＳトランジスタを
接続し、 該第３のＭＯＳトランジスタのゲートに与える直流電圧
を調節して、 当該第３のＭＯＳトランジスタを抵抗要素として動作さ
せるように構成したことを特徴とする出力バッファ回
路。 - 【請求項２】前記入力端子又は出力端子の電圧の微分波
形を検出する検出手段と、 該検出手段の出力電位をスタート電位として所定の時定
数で漸減する特性を有する電圧波形を生成する生成手段
とを備え、 該電圧波形を前記第３のＭＯＳトランジスタのゲートに
与えるようにしたことを特徴とする請求項１記載の出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212395A JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212395A JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766715A true JPH0766715A (ja) | 1995-03-10 |
Family
ID=16621881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212395A Withdrawn JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
| JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
-
1993
- 1993-08-27 JP JP5212395A patent/JPH0766715A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
| JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
| JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
| CN103580674A (zh) * | 2012-07-25 | 2014-02-12 | 拉碧斯半导体株式会社 | 输出缓冲器及半导体装置 |
| US8957708B2 (en) | 2012-07-25 | 2015-02-17 | Lapis Semiconductor Co., Ltd. | Output buffer and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |