JPH0766715A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0766715A JPH0766715A JP5212395A JP21239593A JPH0766715A JP H0766715 A JPH0766715 A JP H0766715A JP 5212395 A JP5212395 A JP 5212395A JP 21239593 A JP21239593 A JP 21239593A JP H0766715 A JPH0766715 A JP H0766715A
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- mos transistor
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- mos
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Abstract
(57)【要約】
【目的】簡単な回路構成で、VCCやVSSの電源変動又は
雑音の発生を効果的に抑制できる出力バッファ回路の提
供。 【構成】高電位電源と低電位電源との間に、Pチャネル
型の第1のMOSトランジスタとNチャネル型の第2の
MOSトランジスタとを直列に接続し、入力端子に加え
られた信号の論理に応答して前記第1及び第2のMOS
トランジスタを相補的にオン/オフさせ、両トランジス
タの間に接続された出力端子の電位を前記高電位電源又
は低電位電源の一方に指向させる出力バッファ回路にお
いて、前記第1又は第2のMOSトランジスタと直列に
Pチャネル型又はNチャネル型の第3のMOSトランジ
スタを接続し、該第3のMOSトランジスタのゲートに
一定の直流電圧を与えて構成したことを特徴とする。
雑音の発生を効果的に抑制できる出力バッファ回路の提
供。 【構成】高電位電源と低電位電源との間に、Pチャネル
型の第1のMOSトランジスタとNチャネル型の第2の
MOSトランジスタとを直列に接続し、入力端子に加え
られた信号の論理に応答して前記第1及び第2のMOS
トランジスタを相補的にオン/オフさせ、両トランジス
タの間に接続された出力端子の電位を前記高電位電源又
は低電位電源の一方に指向させる出力バッファ回路にお
いて、前記第1又は第2のMOSトランジスタと直列に
Pチャネル型又はNチャネル型の第3のMOSトランジ
スタを接続し、該第3のMOSトランジスタのゲートに
一定の直流電圧を与えて構成したことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特に、相補型のMOS集積回路に用いられる出力バ
ッファ回路に関する。一般に、相補型のMOS集積回路
においては、高電位電源(以下「VCC」)と低電位電源
(以下「VSS」)との間にPチャネル型のMOSトラン
ジスタ(以下「PMOSトランジスタ」)とNチャネル
型のMOSトランジスタ(以下「NMOSトランジス
タ」)とを直列接続して構成する出力バッファ回路を有
する。出力バッファ回路は、内部回路で作られた信号の
論理に応じて上記PMOSトランジスタ又はNMOSト
ランジスタの一方をオンにし、出力負荷に対してVCC又
はVSSを電源とする負荷電流を流し込むが、この負荷電
流は信号論理の遷移時に大きく変化し、特に、出力負荷
に誘導性の負荷が存在する場合には、負荷電流の変化
(di/dt)にインダクタンスLを乗じた電圧〔L×(di
/dt)〕が雑音として発生するため、信号線や電源線に
影響を与える。この結果、集積回路の安定動作が損なわ
れることがあった。
し、特に、相補型のMOS集積回路に用いられる出力バ
ッファ回路に関する。一般に、相補型のMOS集積回路
においては、高電位電源(以下「VCC」)と低電位電源
(以下「VSS」)との間にPチャネル型のMOSトラン
ジスタ(以下「PMOSトランジスタ」)とNチャネル
型のMOSトランジスタ(以下「NMOSトランジス
タ」)とを直列接続して構成する出力バッファ回路を有
する。出力バッファ回路は、内部回路で作られた信号の
論理に応じて上記PMOSトランジスタ又はNMOSト
ランジスタの一方をオンにし、出力負荷に対してVCC又
はVSSを電源とする負荷電流を流し込むが、この負荷電
流は信号論理の遷移時に大きく変化し、特に、出力負荷
に誘導性の負荷が存在する場合には、負荷電流の変化
(di/dt)にインダクタンスLを乗じた電圧〔L×(di
/dt)〕が雑音として発生するため、信号線や電源線に
影響を与える。この結果、集積回路の安定動作が損なわ
れることがあった。
【0002】
【従来の技術】図8はVCCやVSSのレベル変動又は雑音
の発生を抑制するようにした出力バッファ回路の従来例
である(特開昭63−284925号公報参照)。内部
回路で作られた信号(以下「入力信号Vin」と言う)
は、出力段1の第1のPMOSトランジスタTP1及び第
1のNMOSトランジスタTN1のゲートに加えられると
共に、2入力ナンドゲート2と2入力ノアゲート3の各
一方入力にも加えられる。
の発生を抑制するようにした出力バッファ回路の従来例
である(特開昭63−284925号公報参照)。内部
回路で作られた信号(以下「入力信号Vin」と言う)
は、出力段1の第1のPMOSトランジスタTP1及び第
1のNMOSトランジスタTN1のゲートに加えられると
共に、2入力ナンドゲート2と2入力ノアゲート3の各
一方入力にも加えられる。
【0003】また、2入力ナンドゲート2と2入力ノア
ゲート3の各他方入力には、入力信号Vinの論理を反転
した信号Vinx (インバータゲート4の出力)が与えら
れており、2入力ナンドゲート2と2入力ノアゲート3
の各出力は、それぞれインバータゲート5、6を介して
出力段1の第2のPMOSトランジスタTP2と第2のN
MOSトランジスタTN2の各ゲートに加えられている。
ゲート3の各他方入力には、入力信号Vinの論理を反転
した信号Vinx (インバータゲート4の出力)が与えら
れており、2入力ナンドゲート2と2入力ノアゲート3
の各出力は、それぞれインバータゲート5、6を介して
出力段1の第2のPMOSトランジスタTP2と第2のN
MOSトランジスタTN2の各ゲートに加えられている。
【0004】このような構成によれば、Vinの論理遷移
時、TP2又はTN2が一時的にオフ状態になるため、VCC
又はVSSと出力段1との接続を一時的に遮断でき、出力
信号Vout の立上り又は立ち下がりを穏やかにできる。
例えば、VinがLレベルからHレベルに遷移する時は、
Vinx はその遷移時点からインバータゲート4の遅延時
間に相当する所定時間(α)までの間、Hレベルを維持
するので、この場合は、Vinの遷移直後から所定時間α
までの間、2入力ナンドゲート2の出力がLレベルとな
って、インバータゲート5の出力がHレベルとなる。従
って、TP2がオフ状態となり、出力段1とVCCとの接続
が所定時間(α)だけ絶たれる。
時、TP2又はTN2が一時的にオフ状態になるため、VCC
又はVSSと出力段1との接続を一時的に遮断でき、出力
信号Vout の立上り又は立ち下がりを穏やかにできる。
例えば、VinがLレベルからHレベルに遷移する時は、
Vinx はその遷移時点からインバータゲート4の遅延時
間に相当する所定時間(α)までの間、Hレベルを維持
するので、この場合は、Vinの遷移直後から所定時間α
までの間、2入力ナンドゲート2の出力がLレベルとな
って、インバータゲート5の出力がHレベルとなる。従
って、TP2がオフ状態となり、出力段1とVCCとの接続
が所定時間(α)だけ絶たれる。
【0005】
【発明が解決しようとする課題】ところで、かかる従来
の出力バッファ回路は、入力信号Vinの論理遷移を検出
すると共に、この遷移時点から所定時間(α)の間、H
レベル又はLレベルを持続するパルス信号を生成し、こ
のパルス信号によって第2のPMOSトランジスタTP2
又は第2のNMOSトランジスタTN2をオフ制御するも
のであるが、少なくとも、3個のインバータゲート4〜
6と各1個の2入力ナンドゲート2及び2入力ノアゲー
ト3とを備える必要があり、回路構成の簡素化といった
点で改善すべき余地があった。 [目的]そこで、本発明は、簡単な回路構成で、VCCや
VSSの電源変動又は雑音の発生を効果的に抑制できる出
力バッファ回路の提供を目的とする。
の出力バッファ回路は、入力信号Vinの論理遷移を検出
すると共に、この遷移時点から所定時間(α)の間、H
レベル又はLレベルを持続するパルス信号を生成し、こ
のパルス信号によって第2のPMOSトランジスタTP2
又は第2のNMOSトランジスタTN2をオフ制御するも
のであるが、少なくとも、3個のインバータゲート4〜
6と各1個の2入力ナンドゲート2及び2入力ノアゲー
ト3とを備える必要があり、回路構成の簡素化といった
点で改善すべき余地があった。 [目的]そこで、本発明は、簡単な回路構成で、VCCや
VSSの電源変動又は雑音の発生を効果的に抑制できる出
力バッファ回路の提供を目的とする。
【0006】
【課題を解決するための手段】本発明は、上記目的を達
成するために、高電位電源と低電位電源との間に、Pチ
ャネル型の第1のMOSトランジスタとNチャネル型の
第2のMOSトランジスタとを直列に接続し、入力端子
に加えられた信号の論理に応答して前記第1及び第2の
MOSトランジスタを相補的にオン/オフさせ、両トラ
ンジスタの間に接続された出力端子の電位を前記高電位
電源又は低電位電源の一方に指向させる出力バッファ回
路において、前記第1又は第2のMOSトランジスタと
直列にPチャネル型又はNチャネル型の第3のMOSト
ランジスタを接続し、該第3のMOSトランジスタのゲ
ートに一定の直流電圧を与えて構成したことを特徴とす
る。
成するために、高電位電源と低電位電源との間に、Pチ
ャネル型の第1のMOSトランジスタとNチャネル型の
第2のMOSトランジスタとを直列に接続し、入力端子
に加えられた信号の論理に応答して前記第1及び第2の
MOSトランジスタを相補的にオン/オフさせ、両トラ
ンジスタの間に接続された出力端子の電位を前記高電位
電源又は低電位電源の一方に指向させる出力バッファ回
路において、前記第1又は第2のMOSトランジスタと
直列にPチャネル型又はNチャネル型の第3のMOSト
ランジスタを接続し、該第3のMOSトランジスタのゲ
ートに一定の直流電圧を与えて構成したことを特徴とす
る。
【0007】又は、前記入力端子又は出力端子の電圧の
微分波形を検出する検出手段と、該検出手段の出力電位
をスタート電位として所定の時定数で漸減する特性を有
する電圧波形を生成する生成手段とを備え、該電圧波形
を前記第3のMOSトランジスタのゲートに与えるよう
にしたことを特徴とするものである。
微分波形を検出する検出手段と、該検出手段の出力電位
をスタート電位として所定の時定数で漸減する特性を有
する電圧波形を生成する生成手段とを備え、該電圧波形
を前記第3のMOSトランジスタのゲートに与えるよう
にしたことを特徴とするものである。
【0008】
【作用】本発明では、高電位電源(VCC)又は低電位電
源(VSS)と出力端子との間に介在する抵抗要素(第3
のMOSトランジスタ)によって、電源から負荷へと流
れ込む電流のdi/dtが抑えられ、簡単な回路構成でVCC
やVSSの電源変動又は雑音の発生が抑制される。
源(VSS)と出力端子との間に介在する抵抗要素(第3
のMOSトランジスタ)によって、電源から負荷へと流
れ込む電流のdi/dtが抑えられ、簡単な回路構成でVCC
やVSSの電源変動又は雑音の発生が抑制される。
【0009】又は、抵抗要素の抵抗値が入力端子又は出
力端子の電圧急変点で最大となり、その後、所定の時定
数カーブに沿って漸減する特性が得られるから、上記抑
制がよりきめ細かく行われる。
力端子の電圧急変点で最大となり、その後、所定の時定
数カーブに沿って漸減する特性が得られるから、上記抑
制がよりきめ細かく行われる。
【0010】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。第1実施例 図1〜図3は本発明に係る出力バッファ回路の第1実施
例を示す図である。図1(a)において、10は入力端
子であり、入力端子10には、図示を略した内部回路か
らの信号(以下「入力信号」)Vinが加えられる。
する。第1実施例 図1〜図3は本発明に係る出力バッファ回路の第1実施
例を示す図である。図1(a)において、10は入力端
子であり、入力端子10には、図示を略した内部回路か
らの信号(以下「入力信号」)Vinが加えられる。
【0011】入力端子10は、PMOSトランジスタT
P10 (第1のMOSトランジスタに相当)とNMOSト
ランジスタTN10 (第2のMOSトランジスタに相当)
の各ゲートに接続されており、これらのTP10 及びT
N10 は、PMOSトランジスタTP11 (第3のMOSト
ランジスタに相当)及びNMOSトランジスタT
N11 (第3のMOSトランジスタに相当)を介して高電
位電源VCCと低電位電源VSSの間に直列に接続され、一
体として出力段11を構成している。なお、12は図外
の負荷に接続される出力端子、Vout は出力信号、1
3、14はTP11 、TN11の各ゲート制御端子である。
P10 (第1のMOSトランジスタに相当)とNMOSト
ランジスタTN10 (第2のMOSトランジスタに相当)
の各ゲートに接続されており、これらのTP10 及びT
N10 は、PMOSトランジスタTP11 (第3のMOSト
ランジスタに相当)及びNMOSトランジスタT
N11 (第3のMOSトランジスタに相当)を介して高電
位電源VCCと低電位電源VSSの間に直列に接続され、一
体として出力段11を構成している。なお、12は図外
の負荷に接続される出力端子、Vout は出力信号、1
3、14はTP11 、TN11の各ゲート制御端子である。
【0012】ゲート制御端子13、14には、それぞれ
一定の大きさの直流電圧VBP、VBNが印加される。これ
らの制御電圧VBP、VBNは、TP11 、TN11 を抵抗要素
として動作させ得る適宜な値である。このような構成に
よれば、TP11 及びTN11 が常に抵抗要素として働くの
で、VCC又はVSSから出力端子12へと流れ込む負荷電
流の急変を抑えることができる。従って、簡単な構成
で、VCC又はVSSのレベル変動を抑制でき、集積回路の
動作安定性向上を図ることができる。
一定の大きさの直流電圧VBP、VBNが印加される。これ
らの制御電圧VBP、VBNは、TP11 、TN11 を抵抗要素
として動作させ得る適宜な値である。このような構成に
よれば、TP11 及びTN11 が常に抵抗要素として働くの
で、VCC又はVSSから出力端子12へと流れ込む負荷電
流の急変を抑えることができる。従って、簡単な構成
で、VCC又はVSSのレベル変動を抑制でき、集積回路の
動作安定性向上を図ることができる。
【0013】なお、本発明は上記第1実施例に限定され
るものではなく、以下に列挙する様々な変形例も包含す
るものである。例えば、図1(b)に示すように、VSS
側だけに第3のMOSトランジスタ(TN11 )を設けて
もよいし、図1(c)に示すように、VCC側だけに第3
のMOSトランジスタ(TP11 )を設けてもよい。又
は、図2(a)に示すように、V CC側とVSS側の第3の
MOSトランジスタを入れ替えてもよいし、図2(b)
や図2(c)に示すように、何れか一方だけに設けるよ
うにしてもよい。なお、これらの図1や図2は、反転型
(入力信号Vinと出力信号Vout の位相が逆)の出力バ
ッファへの適用例であるが、図3(a)〜(c)に示す
ように、非反転型の出力バッファにも適用できるのはも
ちろんである。
るものではなく、以下に列挙する様々な変形例も包含す
るものである。例えば、図1(b)に示すように、VSS
側だけに第3のMOSトランジスタ(TN11 )を設けて
もよいし、図1(c)に示すように、VCC側だけに第3
のMOSトランジスタ(TP11 )を設けてもよい。又
は、図2(a)に示すように、V CC側とVSS側の第3の
MOSトランジスタを入れ替えてもよいし、図2(b)
や図2(c)に示すように、何れか一方だけに設けるよ
うにしてもよい。なお、これらの図1や図2は、反転型
(入力信号Vinと出力信号Vout の位相が逆)の出力バ
ッファへの適用例であるが、図3(a)〜(c)に示す
ように、非反転型の出力バッファにも適用できるのはも
ちろんである。
【0014】第2実施例 図4〜図7は本発明に係る出力バッファ回路の第2実施
例を示す図である。図4(a)において、20は入力端
子であり、入力端子20には、図示を略した内部回路か
らの入力信号Vinが与えられている。入力端子20は、
PMOSトランジスタTP20 (第1のMOSトランジス
タに相当)とNMOSトランジスタTN20 (第2のMO
Sトランジスタに相当)の各ゲートに接続されており、
これらのTP20 及びTN20 は、PMOSトランジスタT
P21 (第3のMOSトランジスタに相当)及びNMOS
トランジスタTN21 (第3のMOSトランジスタに相
当)を介して高電位電源VCCと低電位電源VSSの間に直
列に接続され、一体として出力段21を構成している。
なお、22は図外の負荷に接続される出力端子、Vout
は出力信号である。
例を示す図である。図4(a)において、20は入力端
子であり、入力端子20には、図示を略した内部回路か
らの入力信号Vinが与えられている。入力端子20は、
PMOSトランジスタTP20 (第1のMOSトランジス
タに相当)とNMOSトランジスタTN20 (第2のMO
Sトランジスタに相当)の各ゲートに接続されており、
これらのTP20 及びTN20 は、PMOSトランジスタT
P21 (第3のMOSトランジスタに相当)及びNMOS
トランジスタTN21 (第3のMOSトランジスタに相
当)を介して高電位電源VCCと低電位電源VSSの間に直
列に接続され、一体として出力段21を構成している。
なお、22は図外の負荷に接続される出力端子、Vout
は出力信号である。
【0015】また、入力端子20は、インバータゲート
23を介してPMOSトランジスタTP22 とNMOSト
ランジスタTN22 の各ゲートに接続されており、TP22
のドレイン/ソースの一方は出力段21のTP21 のゲー
トに、他方はVSSに接続され、TN22 のドレイン/ソー
スの一方は同じく出力段21のTN21 のゲートに、他方
はVCCに接続されている。さらに、TP22 及びTN22 に
はPMOSトランジスタTP23 及びNMOSトランジス
タTN23 がそれぞれ並列に接続されており、T P23 のゲ
ートはVSSに、TN23 のゲートはVCCに接続されてい
る。
23を介してPMOSトランジスタTP22 とNMOSト
ランジスタTN22 の各ゲートに接続されており、TP22
のドレイン/ソースの一方は出力段21のTP21 のゲー
トに、他方はVSSに接続され、TN22 のドレイン/ソー
スの一方は同じく出力段21のTN21 のゲートに、他方
はVCCに接続されている。さらに、TP22 及びTN22 に
はPMOSトランジスタTP23 及びNMOSトランジス
タTN23 がそれぞれ並列に接続されており、T P23 のゲ
ートはVSSに、TN23 のゲートはVCCに接続されてい
る。
【0016】インバータゲート23、TP22 、TP21 、
TN22 及びTN21 は一体として、入力端子20の電圧の
微分波形を検出する検出手段24を構成し、また、T
P23 、TP21 、TN23 及びTN21 は一体として、検出手
段24の出力電位をスタート電位として所定の時定数で
漸減する特性を有する電圧波形を生成する生成手段25
を構成する。
TN22 及びTN21 は一体として、入力端子20の電圧の
微分波形を検出する検出手段24を構成し、また、T
P23 、TP21 、TN23 及びTN21 は一体として、検出手
段24の出力電位をスタート電位として所定の時定数で
漸減する特性を有する電圧波形を生成する生成手段25
を構成する。
【0017】ここで、インバータゲート20の出力波形
をVINV 、TP21 のゲート波形をV GP21、TN21 のゲー
ト波形をVGN21と呼称すると、図4(a)各部の動作波
形は、図5のように示される。図5において、V
INV は、Vinの立上り遷移時点T1 から所定時間後の時
点T 2 で立ち下がり、さらに、Vinの立ち下がり遷移時
点T4 から所定時間後の時点T5 で立ち上がる。すなわ
ち、VINV とVinの間には、インバータゲート23の内
部遅延(α)に相当する時間遅れがある。
をVINV 、TP21 のゲート波形をV GP21、TN21 のゲー
ト波形をVGN21と呼称すると、図4(a)各部の動作波
形は、図5のように示される。図5において、V
INV は、Vinの立上り遷移時点T1 から所定時間後の時
点T 2 で立ち下がり、さらに、Vinの立ち下がり遷移時
点T4 から所定時間後の時点T5 で立ち上がる。すなわ
ち、VINV とVinの間には、インバータゲート23の内
部遅延(α)に相当する時間遅れがある。
【0018】VINV の急変時点(T2 又はT5 )におけ
るVGP21の電位レベル(便宜的に「VGP21′」)は、同
時点におけるTP22 のゲート電圧と、TP22 及びTP21
のゲート容量比とで決まる。また、同時点におけるV
GN21の電位レベル(便宜的に「VGN21′」)も同様に、
同時点におけるTN22 のゲート電圧と、TN22 及びTN2
1 のゲート容量比とで決まる。
るVGP21の電位レベル(便宜的に「VGP21′」)は、同
時点におけるTP22 のゲート電圧と、TP22 及びTP21
のゲート容量比とで決まる。また、同時点におけるV
GN21の電位レベル(便宜的に「VGN21′」)も同様に、
同時点におけるTN22 のゲート電圧と、TN22 及びTN2
1 のゲート容量比とで決まる。
【0019】今、VINV の立ち下がり時点T2 に着目す
ると、まず、TP22 及びTN22 のゲート電圧は、立ち下
がりと同時にほぼVSS相当まで瞬時に低下する。そし
て、これに応答してVGP21′及びVGN21′が負極性のあ
る電圧(図5の電圧e参照)まで下がる。負電圧eの大
きさは、TP22 とTP21 のゲート容量比(VGN21′にあ
ってはTN22 とTN21 のゲート容量比)に依存し、例え
ば、TP22 (VGN21′にあってはTN22 )のゲート容量
を大きくすれば、電圧eは増大側に変化する。
ると、まず、TP22 及びTN22 のゲート電圧は、立ち下
がりと同時にほぼVSS相当まで瞬時に低下する。そし
て、これに応答してVGP21′及びVGN21′が負極性のあ
る電圧(図5の電圧e参照)まで下がる。負電圧eの大
きさは、TP22 とTP21 のゲート容量比(VGN21′にあ
ってはTN22 とTN21 のゲート容量比)に依存し、例え
ば、TP22 (VGN21′にあってはTN22 )のゲート容量
を大きくすれば、電圧eは増大側に変化する。
【0020】時点T2 を経過すると、TP21 及びTN21
の各ゲート電位が所定の時定数カーブ(図5の曲線f参
照)に沿って上昇を始める。これは、TP21 及びTN21
のゲート容量の充・放電作用によるものであり、充・放
電の経路は、TP21 にあってはVSSからTP23 を通るル
ート、TN21 にあってはVCCからTN23 を通るルートで
ある。
の各ゲート電位が所定の時定数カーブ(図5の曲線f参
照)に沿って上昇を始める。これは、TP21 及びTN21
のゲート容量の充・放電作用によるものであり、充・放
電の経路は、TP21 にあってはVSSからTP23 を通るル
ート、TN21 にあってはVCCからTN23 を通るルートで
ある。
【0021】従って、TP21 側の時定数は、TP23 のチ
ャネル抵抗とTP21 のゲート容量で決まり、また、T
N21 側の時定数は、TN23 のチャネル抵抗とTN21 のゲ
ート容量で決まるから、これらのパラメータを適宜に調
節することにより、TP21 及びTN21 のゲート電位の上
昇速度を自在に変更できる。ここで、時点T2 の直後で
は、VGN21のレベルがTN21 のしきい値以下であるた
め、TN21 は完全なオフ状態にある。従って、VinがH
レベルになっているにもかかわらず、出力端子22とV
SSとの間は非接続状態になっている。
ャネル抵抗とTP21 のゲート容量で決まり、また、T
N21 側の時定数は、TN23 のチャネル抵抗とTN21 のゲ
ート容量で決まるから、これらのパラメータを適宜に調
節することにより、TP21 及びTN21 のゲート電位の上
昇速度を自在に変更できる。ここで、時点T2 の直後で
は、VGN21のレベルがTN21 のしきい値以下であるた
め、TN21 は完全なオフ状態にある。従って、VinがH
レベルになっているにもかかわらず、出力端子22とV
SSとの間は非接続状態になっている。
【0022】充電の進行に伴ってVGN21のレベルが漸次
上昇すると、TN21 のチャネル抵抗が徐々に下がる。こ
れにより、出力端子22からTN20 、TN21 及びVSSを
通る順路で、チャネル抵抗に応じた大きさの電流(負荷
電流)が流れ出し、出力端子22に接続された負荷が徐
々に駆動され、最終的にはTN21 が完全なオン状態にな
って、出力端子22とVSSとの間が低い抵抗値で接続さ
れる結果、出力端子22に接続された負荷が充分な大き
さの負荷電流で駆動される。
上昇すると、TN21 のチャネル抵抗が徐々に下がる。こ
れにより、出力端子22からTN20 、TN21 及びVSSを
通る順路で、チャネル抵抗に応じた大きさの電流(負荷
電流)が流れ出し、出力端子22に接続された負荷が徐
々に駆動され、最終的にはTN21 が完全なオン状態にな
って、出力端子22とVSSとの間が低い抵抗値で接続さ
れる結果、出力端子22に接続された負荷が充分な大き
さの負荷電流で駆動される。
【0023】以上のように、本実施例では、Vinの反
転波形(VINV )を出力するインバータゲート23の後
にTN22 (又はTP22 )のゲート容量とTN21 (又はT
P21)のゲート容量とを直列に接続し、VINV の微分波
形に相当する所定極性(時点T2 では負極性、時点T5
では正極性)のパルス状電圧をTN21 (又はTP21 )の
ゲートに現すようにしているので、VINV の急変時点
で、TN21 を完全にオフ状態あるいは高抵抗状態(時点
T2 の場合、時点T5 ではTP21 )にすることができ
る。
転波形(VINV )を出力するインバータゲート23の後
にTN22 (又はTP22 )のゲート容量とTN21 (又はT
P21)のゲート容量とを直列に接続し、VINV の微分波
形に相当する所定極性(時点T2 では負極性、時点T5
では正極性)のパルス状電圧をTN21 (又はTP21 )の
ゲートに現すようにしているので、VINV の急変時点
で、TN21 を完全にオフ状態あるいは高抵抗状態(時点
T2 の場合、時点T5 ではTP21 )にすることができ
る。
【0024】さらに、VCC(又はVSS)とTN21 (又
はTP21 )との間に、常時オン状態のTN23 (又はT
P23 )を介在させ、上記パルス状電圧を所定の時定数カ
ーブに沿って漸減させるようにしているので、T
N21 (又はTP21 )のチャネル抵抗を徐々に下げること
ができ、出力端子22に接続された負荷を少ない電流で
予備的に駆動することができる。
はTP21 )との間に、常時オン状態のTN23 (又はT
P23 )を介在させ、上記パルス状電圧を所定の時定数カ
ーブに沿って漸減させるようにしているので、T
N21 (又はTP21 )のチャネル抵抗を徐々に下げること
ができ、出力端子22に接続された負荷を少ない電流で
予備的に駆動することができる。
【0025】従って、上記及びにより、負荷電流の
急変を回避でき、VCCやVSSのレベル変動又は雑音の発
生を抑えることができるから、集積装置の動作安定性向
上を図ることができる。しかも、冒頭の従来例では、3
個のインバータゲート4〜6と各1個の2入力ナンドゲ
ート2及び2入力ノアゲート3を備えているため、出力
段1の他に、少なくとも14個のトランジスタを必要と
していたが、本実施例では、半分以下の6トランジスタ
でよく、構成の簡素化といった点で明らかに有利であ
る。なお、トランジスタ数は、ゲート1入力当たり2ト
ランジスタとして算出した。
急変を回避でき、VCCやVSSのレベル変動又は雑音の発
生を抑えることができるから、集積装置の動作安定性向
上を図ることができる。しかも、冒頭の従来例では、3
個のインバータゲート4〜6と各1個の2入力ナンドゲ
ート2及び2入力ノアゲート3を備えているため、出力
段1の他に、少なくとも14個のトランジスタを必要と
していたが、本実施例では、半分以下の6トランジスタ
でよく、構成の簡素化といった点で明らかに有利であ
る。なお、トランジスタ数は、ゲート1入力当たり2ト
ランジスタとして算出した。
【0026】さらに、本実施例では、TP22 とT
P21 (又はTN22 とTN21 )のゲート容量比を調節した
り、TP23 (又はTN23 )のゲートサイズを調節したり
することによって、負荷に対する予備的な駆動期間を自
在に調整することができ、設計の自由度が高い。なお、
本発明は上記第2実施例に限定されるものではなく、以
下に列挙する様々な変形例も包含するものである。
P21 (又はTN22 とTN21 )のゲート容量比を調節した
り、TP23 (又はTN23 )のゲートサイズを調節したり
することによって、負荷に対する予備的な駆動期間を自
在に調整することができ、設計の自由度が高い。なお、
本発明は上記第2実施例に限定されるものではなく、以
下に列挙する様々な変形例も包含するものである。
【0027】例えば、図4(b)に示すように、TP22
と並列にNMOSトランジスタTN3 0 を接続し、そのT
N30 のゲートをVCCに接続すると共に、TN22 と並列に
PMOSトランジスタTP30 を接続し、そのTP30 のゲ
ートをVSSに接続してもよい。又は、図6(a)に示す
ように、TP22 及びTN22 の各ゲートと出力端子22と
の間を接続し、出力信号Vout の微分波形に相当する所
定極性のパルス状電圧をTN21 (又はTP21 )のゲート
に現すようにしてもよい。これによれば、インバータゲ
ートを必要としないので、回路構成の簡素化の点で好ま
しい。なお、図6(b)は、TP22 と並列にNMOSト
ランジスタTN30 を接続し、そのTN30のゲートをVCC
に接続すると共に、TN22 と並列にPMOSトランジス
タTP30を接続し、そのTP30 のゲートをVSSに接続し
た例である。
と並列にNMOSトランジスタTN3 0 を接続し、そのT
N30 のゲートをVCCに接続すると共に、TN22 と並列に
PMOSトランジスタTP30 を接続し、そのTP30 のゲ
ートをVSSに接続してもよい。又は、図6(a)に示す
ように、TP22 及びTN22 の各ゲートと出力端子22と
の間を接続し、出力信号Vout の微分波形に相当する所
定極性のパルス状電圧をTN21 (又はTP21 )のゲート
に現すようにしてもよい。これによれば、インバータゲ
ートを必要としないので、回路構成の簡素化の点で好ま
しい。なお、図6(b)は、TP22 と並列にNMOSト
ランジスタTN30 を接続し、そのTN30のゲートをVCC
に接続すると共に、TN22 と並列にPMOSトランジス
タTP30を接続し、そのTP30 のゲートをVSSに接続し
た例である。
【0028】又は、図7に示すように、PMOSトラン
ジスタTP31 及びNMOSトランジスタTN31 の各ゲー
トを出力端子22に接続すると共に、TP31 のドレイン
−ソースを共通にしてTP21 のゲートに接続し、かつ、
TN31 のドレイン−ソースを共通にしてTN21 のゲート
に接続してもよい。この例では、TP31 及びTN31 は単
なるMOSキャパシタとして機能する。なお、入力端子
20とTP31 及びTN3 1 との間にインバータゲートを介
在させてもよい。
ジスタTP31 及びNMOSトランジスタTN31 の各ゲー
トを出力端子22に接続すると共に、TP31 のドレイン
−ソースを共通にしてTP21 のゲートに接続し、かつ、
TN31 のドレイン−ソースを共通にしてTN21 のゲート
に接続してもよい。この例では、TP31 及びTN31 は単
なるMOSキャパシタとして機能する。なお、入力端子
20とTP31 及びTN3 1 との間にインバータゲートを介
在させてもよい。
【0029】
【発明の効果】本発明によれば、出力段に直列挿入した
第3のMOSトランジスタを抵抗要素として動作させる
ようにしたので、又は、入力端子又は出力端子の電圧の
微分波形を検出し、この検出電位をスタート電位として
所定の時定数で漸減する特性を有する電圧波形を前記第
3のMOSトランジスタのゲートに与えるようにしたの
で、簡単な回路構成で、VCCやVSSの電源変動又は雑音
の発生を効果的に抑制できる出力バッファ回路を提供で
きる。
第3のMOSトランジスタを抵抗要素として動作させる
ようにしたので、又は、入力端子又は出力端子の電圧の
微分波形を検出し、この検出電位をスタート電位として
所定の時定数で漸減する特性を有する電圧波形を前記第
3のMOSトランジスタのゲートに与えるようにしたの
で、簡単な回路構成で、VCCやVSSの電源変動又は雑音
の発生を効果的に抑制できる出力バッファ回路を提供で
きる。
【図1】第1実施例の構成図である。
【図2】第1実施例の他の構成図である。
【図3】第1実施例のさらに他の構成図である。
【図4】第2実施例の構成図である。
【図5】第2実施例の各部動作波形図及びその要部拡大
波形図である。
波形図である。
【図6】第2実施例の他の構成図である。
【図7】第2実施例のさらに他の構成図である。
【図8】従来例の構成図である。
VCC:高電位電源 VSS:低電位電源 TP10 、TP20 :第1のMOSトランジスタ TN10 、TN20 :第2のMOSトランジスタ TP11 、TN11 、TP21 、TN21 :第3のMOSトラン
ジスタ 10、20:入力端子 12、22:出力端子 24:検出手段 25:生成手段
ジスタ 10、20:入力端子 12、22:出力端子 24:検出手段 25:生成手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/0175 19/003 Z 8321−5J H03K 19/00 101 F
Claims (2)
- 【請求項1】高電位電源と低電位電源との間に、Pチャ
ネル型の第1のMOSトランジスタとNチャネル型の第
2のMOSトランジスタとを直列に接続し、 入力端子に加えられた信号の論理に応答して前記第1及
び第2のMOSトランジスタを相補的にオン/オフさ
せ、両トランジスタの間に接続された出力端子の電位を
前記高電位電源又は低電位電源の一方に指向させる出力
バッファ回路において、 前記第1又は第2のMOSトランジスタと直列にPチャ
ネル型又はNチャネル型の第3のMOSトランジスタを
接続し、 該第3のMOSトランジスタのゲートに与える直流電圧
を調節して、 当該第3のMOSトランジスタを抵抗要素として動作さ
せるように構成したことを特徴とする出力バッファ回
路。 - 【請求項2】前記入力端子又は出力端子の電圧の微分波
形を検出する検出手段と、 該検出手段の出力電位をスタート電位として所定の時定
数で漸減する特性を有する電圧波形を生成する生成手段
とを備え、 該電圧波形を前記第3のMOSトランジスタのゲートに
与えるようにしたことを特徴とする請求項1記載の出力
バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5212395A JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5212395A JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0766715A true JPH0766715A (ja) | 1995-03-10 |
Family
ID=16621881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5212395A Withdrawn JPH0766715A (ja) | 1993-08-27 | 1993-08-27 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0766715A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
-
1993
- 1993-08-27 JP JP5212395A patent/JPH0766715A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
JP2014027401A (ja) * | 2012-07-25 | 2014-02-06 | Lapis Semiconductor Co Ltd | 出力バッファ及び半導体装置 |
CN103580674A (zh) * | 2012-07-25 | 2014-02-12 | 拉碧斯半导体株式会社 | 输出缓冲器及半导体装置 |
US8957708B2 (en) | 2012-07-25 | 2015-02-17 | Lapis Semiconductor Co., Ltd. | Output buffer and semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |