JPH0766632A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0766632A JPH0766632A JP21306893A JP21306893A JPH0766632A JP H0766632 A JPH0766632 A JP H0766632A JP 21306893 A JP21306893 A JP 21306893A JP 21306893 A JP21306893 A JP 21306893A JP H0766632 A JPH0766632 A JP H0766632A
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Abstract
(57)【要約】
【目的】 差動出力の値の電源雑音による影響を低減し
た増幅回路を提供する。 【構成】 負荷素子２２２と電源端子ＶDDとの間にトラ
ンジスタ２３０を配置し、トランジスタ２３０のゲート
端子にＶSSを基準とするバイアス電圧（Ｖｂ）を印加し
ている。したがって、電源端子ＶDDの電位値（以後、単
にＶDDと呼ぶ）が変動してもバイアス電圧（Ｖｂ）は変
化しない。したがって、トランジスタ２３０が図２に示
すような飽和領域にバイアスされているとすると、その
定電流特性によりＶDDが変動しても、ソース電位（Ｖ
ｓ）は変動しない。また、この時、負荷素子２２２を流
れる電流は一定であるから、負荷素子２２２の両端間の
電圧も変動せず、結果として正相出力の電位は変動しな
い。すなわち、逆相出力と同様にＶSSを基準として正相
出力の電位が定まる。
た増幅回路を提供する。 【構成】 負荷素子２２２と電源端子ＶDDとの間にトラ
ンジスタ２３０を配置し、トランジスタ２３０のゲート
端子にＶSSを基準とするバイアス電圧（Ｖｂ）を印加し
ている。したがって、電源端子ＶDDの電位値（以後、単
にＶDDと呼ぶ）が変動してもバイアス電圧（Ｖｂ）は変
化しない。したがって、トランジスタ２３０が図２に示
すような飽和領域にバイアスされているとすると、その
定電流特性によりＶDDが変動しても、ソース電位（Ｖ
ｓ）は変動しない。また、この時、負荷素子２２２を流
れる電流は一定であるから、負荷素子２２２の両端間の
電圧も変動せず、結果として正相出力の電位は変動しな
い。すなわち、逆相出力と同様にＶSSを基準として正相
出力の電位が定まる。
Description
【０００１】
【産業上の利用分野】本発明は電子装置に用いられる増
幅回路に係り、とくに光通信分野における受信装置に用
いられる増幅回路に関するものである。
幅回路に係り、とくに光通信分野における受信装置に用
いられる増幅回路に関するものである。
【０００２】
【従来の技術】光通信分野における受信回路では、入力
信号が直流レベルの変動を伴う単相信号であるため、前
置増幅回路にはシングルエンド型の増幅回路が用いられ
ることが一般的である。こうしたシングルエンド型の増
幅回路を備える前置増幅器は市販され普及している（例
えば、富士通社製：ＦＭＭ３２１ＣＰなど）。
信号が直流レベルの変動を伴う単相信号であるため、前
置増幅回路にはシングルエンド型の増幅回路が用いられ
ることが一般的である。こうしたシングルエンド型の増
幅回路を備える前置増幅器は市販され普及している（例
えば、富士通社製：ＦＭＭ３２１ＣＰなど）。
【０００３】一方、前置増幅回路の後段に用いられる主
増幅器および識別回路などは、差動回路構成をとること
が多い。こうした差動回路構成の例が、「M.S.Acarlar
et al. : Use of Low Cost Plastic DIPs and Injectio
n Molded Parts in Packaging of Optical Data Links,
Proceedings of ECTC’92」などに示されている。こう
した差動回路構成を備える後段回路を使用する場合に
は、前置増幅回路の出力信号が差動形式となっている方
が、実効的な出力振幅値が２倍となるため、雑音に対し
て強いなどの利点がある。
増幅器および識別回路などは、差動回路構成をとること
が多い。こうした差動回路構成の例が、「M.S.Acarlar
et al. : Use of Low Cost Plastic DIPs and Injectio
n Molded Parts in Packaging of Optical Data Links,
Proceedings of ECTC’92」などに示されている。こう
した差動回路構成を備える後段回路を使用する場合に
は、前置増幅回路の出力信号が差動形式となっている方
が、実効的な出力振幅値が２倍となるため、雑音に対し
て強いなどの利点がある。
【０００４】そこで、前置増幅回路として、入力した単
相信号を増幅後に差動信号に変換して出力する機能を備
えることが望まれる訳であるが、こうした機能を有する
増幅回路の設計方法として位相分割回路を用いる構成が
知られている（喜安善一監修：「初学者のための増幅回
路設計法」，オーム社」）。図９は、この位相分割回路
を用いた前置増幅回路の回路構成図である。図９（ａ）
は概要回路構成図であり、図９（ｂ）は図９（ａ）の回
路を全て基本素子レベルで示した回路構成図である。図
９（ａ）に示すように、この回路は、増幅対象である単
相信号を入力して増幅し、単相信号を出力する増幅部１
００と、増幅部１００から出力された単相信号を入力
し、差動信号に変換して出力する変換部９００と、から
構成される。ここで、変換部９００は、増幅部１００か
ら出力された単相信号を入力するゲート端子を備えるト
ランジスタ２１０と、トランジスタ２１０のドレイン端
子と一方の端子が接続され、他方の端子がＶDD電位とな
る負荷素子２２２と、トランジスタ２１０のソース端子
と一方の端子が接続され、他方の端子がＶSS電位となる
負荷素子２２１と、を備える。
相信号を増幅後に差動信号に変換して出力する機能を備
えることが望まれる訳であるが、こうした機能を有する
増幅回路の設計方法として位相分割回路を用いる構成が
知られている（喜安善一監修：「初学者のための増幅回
路設計法」，オーム社」）。図９は、この位相分割回路
を用いた前置増幅回路の回路構成図である。図９（ａ）
は概要回路構成図であり、図９（ｂ）は図９（ａ）の回
路を全て基本素子レベルで示した回路構成図である。図
９（ａ）に示すように、この回路は、増幅対象である単
相信号を入力して増幅し、単相信号を出力する増幅部１
００と、増幅部１００から出力された単相信号を入力
し、差動信号に変換して出力する変換部９００と、から
構成される。ここで、変換部９００は、増幅部１００か
ら出力された単相信号を入力するゲート端子を備えるト
ランジスタ２１０と、トランジスタ２１０のドレイン端
子と一方の端子が接続され、他方の端子がＶDD電位とな
る負荷素子２２２と、トランジスタ２１０のソース端子
と一方の端子が接続され、他方の端子がＶSS電位となる
負荷素子２２１と、を備える。
【０００５】この増幅回路では、増幅部１００に入力し
た単相信号は増幅されてトランジスタ２１０のゲート端
子に入力し、トランジスタ２１０のソース端子（逆相出
力）とトランジスタ２１０のドレイン端子（正相出力）
とから差動信号を出力する。
た単相信号は増幅されてトランジスタ２１０のゲート端
子に入力し、トランジスタ２１０のソース端子（逆相出
力）とトランジスタ２１０のドレイン端子（正相出力）
とから差動信号を出力する。
【０００６】
【発明が解決しようとする課題】従来の増幅回路は上記
のように構成されるので、電源（ＶDD）供給配線に電源
自体が発生するスパイク状や正弦波状の交流雑音信号が
重畳すると、正相出力にのみこの雑音成分が出力され
る。図１０は、図９（ｂ）の回路において、電源
（ＶDD）の変動（４．５Ｖ〜５．５Ｖの範囲でＶDDを掃
引）による出力電位の変化を示すグラフである。この回
路は、増幅部１００がトランスインピーダンス型の回路
構成を備え、電圧利得が約３５ｄＢと充分に高く、増幅
部１００の出力電位はＶSSを基準として定まる。図１０
に示すように、差動出力間の電位差の変動量は０．９７
Ｖであり、変動率は９７％と大きい。
のように構成されるので、電源（ＶDD）供給配線に電源
自体が発生するスパイク状や正弦波状の交流雑音信号が
重畳すると、正相出力にのみこの雑音成分が出力され
る。図１０は、図９（ｂ）の回路において、電源
（ＶDD）の変動（４．５Ｖ〜５．５Ｖの範囲でＶDDを掃
引）による出力電位の変化を示すグラフである。この回
路は、増幅部１００がトランスインピーダンス型の回路
構成を備え、電圧利得が約３５ｄＢと充分に高く、増幅
部１００の出力電位はＶSSを基準として定まる。図１０
に示すように、差動出力間の電位差の変動量は０．９７
Ｖであり、変動率は９７％と大きい。
【０００７】電源自体に重畳する交流雑音信号は、劣悪
な環境下で動作させた場合に５Ｖの直流電圧に対して２
００ｍＶPPにも達する。したがって、出力信号振幅が数
ｍＶ〜数十ｍＶと微弱であることの多い光受信回路にお
ける前段増幅器の場合、後段のコンパレータ回路などに
より増幅する際のオフセット電圧を数ｍＶ以下に制御す
る必要があるが、電源雑音によりオフセット電圧が等価
的にずれる現象が発生し（図１１参照）、受信回路とし
て正しく動作できなくなってしまうという問題点があっ
た。
な環境下で動作させた場合に５Ｖの直流電圧に対して２
００ｍＶPPにも達する。したがって、出力信号振幅が数
ｍＶ〜数十ｍＶと微弱であることの多い光受信回路にお
ける前段増幅器の場合、後段のコンパレータ回路などに
より増幅する際のオフセット電圧を数ｍＶ以下に制御す
る必要があるが、電源雑音によりオフセット電圧が等価
的にずれる現象が発生し（図１１参照）、受信回路とし
て正しく動作できなくなってしまうという問題点があっ
た。
【０００８】本発明は、この問題点を解消するためにな
されたものであり、差動出力の値の電源雑音による影響
を低減した増幅回路を提供することを目的とする。
されたものであり、差動出力の値の電源雑音による影響
を低減した増幅回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の増幅回路は、第
１の単相信号を入力し増幅して第２の単相信号を出力す
る増幅部と、増幅部から出力された第２の単相信号を差
動信号に変換して出力する変換部と、を備える増幅回路
であって、変換部の出力段が、（ａ）増幅された単相信
号をゲート端子に入力する第１のトランジスタと、
（ｂ）第１のトランジスタのソース端子に一方の端子が
接続され、第１の電源供給端子に他方の端子が接続され
た第１の負荷素子と、（ｃ）第１のトランジスタのドレ
イン端子に一方の端子が接続された第２の負荷素子と、
（ｄ）ソース端子が第２の負荷素子の他方の端子に接続
され、ドレイン端子が第２の電源端子に接続された第２
のトランジスタと、（ｅ）第１の電源端子の電圧値を基
準としたバイアス電圧を前記第２のトランジスタのゲー
ト端子に供給するバイアス回路と、を備え、第１のトラ
ンジスタのソース端子と第１のトランジスタのドレイン
端子とを差動信号出力端子とすることを特徴とする。
１の単相信号を入力し増幅して第２の単相信号を出力す
る増幅部と、増幅部から出力された第２の単相信号を差
動信号に変換して出力する変換部と、を備える増幅回路
であって、変換部の出力段が、（ａ）増幅された単相信
号をゲート端子に入力する第１のトランジスタと、
（ｂ）第１のトランジスタのソース端子に一方の端子が
接続され、第１の電源供給端子に他方の端子が接続され
た第１の負荷素子と、（ｃ）第１のトランジスタのドレ
イン端子に一方の端子が接続された第２の負荷素子と、
（ｄ）ソース端子が第２の負荷素子の他方の端子に接続
され、ドレイン端子が第２の電源端子に接続された第２
のトランジスタと、（ｅ）第１の電源端子の電圧値を基
準としたバイアス電圧を前記第２のトランジスタのゲー
ト端子に供給するバイアス回路と、を備え、第１のトラ
ンジスタのソース端子と第１のトランジスタのドレイン
端子とを差動信号出力端子とすることを特徴とする。
【００１０】ここで、第１および第２のトランジスタは
電界効果トランジスタで構成することが可能である。ま
た、第１および第２の負荷素子は抵抗あるいは電界効果
トランジスタで構成することが可能である。
電界効果トランジスタで構成することが可能である。ま
た、第１および第２の負荷素子は抵抗あるいは電界効果
トランジスタで構成することが可能である。
【００１１】また、第２のトランジスタのゲート端子に
供給される電圧は、バイアス回路の発生するバイアス電
圧に加えて、増幅部の出力信号の位相に対して反転した
位相を有する交流信号が重畳されている、ことを特徴と
してもよい。ここで、増幅部の出力段はレベルシフト部
を備え、バイアス回路は、レベルシフト部から出力さ
れ、相異なる直流電位を有するとともに第２の単相信号
の直流電位よりも高い直流電位を有する２つの信号の内
の直流電位が高い方の信号を入力する第１のバッファ回
路と、２つの信号の内の直流電位が低い方の信号を入
力する第２のバッファ回路と、第１のバッファ回路お
よび第２のバッファ回路から出力される信号を入力し、
位相反転した信号を生成して出力する位相反転回路と、
を備える、ことを特徴としてもよい。
供給される電圧は、バイアス回路の発生するバイアス電
圧に加えて、増幅部の出力信号の位相に対して反転した
位相を有する交流信号が重畳されている、ことを特徴と
してもよい。ここで、増幅部の出力段はレベルシフト部
を備え、バイアス回路は、レベルシフト部から出力さ
れ、相異なる直流電位を有するとともに第２の単相信号
の直流電位よりも高い直流電位を有する２つの信号の内
の直流電位が高い方の信号を入力する第１のバッファ回
路と、２つの信号の内の直流電位が低い方の信号を入
力する第２のバッファ回路と、第１のバッファ回路お
よび第２のバッファ回路から出力される信号を入力し、
位相反転した信号を生成して出力する位相反転回路と、
を備える、ことを特徴としてもよい。
【００１２】この位相反転回路は、第１のバッファ回
路の出力する信号をゲート端子に入力する第３のトラン
ジスタと、第２のバッファ回路の出力する信号をゲー
ト端子に入力し、ドレイン端子が前記第３のトランジス
タのソース端子と接続される第４のトランジスタと、を
備え、第３のトランジスタのソース端子から位相反転し
た信号を出力する、ことを特徴としてもよい。ここで、
第４のトランジスタのゲート幅は、前記第３のトランジ
スタのゲート幅よりも大きい、ことを特徴としてもよい
し、第４のトランジスタの閾値電圧は、前記第３のトラ
ンジスタの閾値電圧よりも浅い、ことを特徴としてもよ
い。
路の出力する信号をゲート端子に入力する第３のトラン
ジスタと、第２のバッファ回路の出力する信号をゲー
ト端子に入力し、ドレイン端子が前記第３のトランジス
タのソース端子と接続される第４のトランジスタと、を
備え、第３のトランジスタのソース端子から位相反転し
た信号を出力する、ことを特徴としてもよい。ここで、
第４のトランジスタのゲート幅は、前記第３のトランジ
スタのゲート幅よりも大きい、ことを特徴としてもよい
し、第４のトランジスタの閾値電圧は、前記第３のトラ
ンジスタの閾値電圧よりも浅い、ことを特徴としてもよ
い。
【００１３】
【作用】本発明の増幅回路では、基準の第１の電源電位
をソース側電位（以後、基準ソース電位と呼ぶ）とした
場合には、出力段の差動信号出力用の第１のトランジス
タと第１のトランジスタのドレイン端子に接続された負
荷素子を介して接続された第２のトランジスタのゲート
に印加するバイアス電圧を基準ソース電位を基準として
バイアス回路が生成する。
をソース側電位（以後、基準ソース電位と呼ぶ）とした
場合には、出力段の差動信号出力用の第１のトランジス
タと第１のトランジスタのドレイン端子に接続された負
荷素子を介して接続された第２のトランジスタのゲート
に印加するバイアス電圧を基準ソース電位を基準として
バイアス回路が生成する。
【００１４】この状態で増幅部に入力した第１の単相信
号は、増幅部で増幅された後、第２の単相信号となっ
て、第１のトランジスタのゲート端子に入力する。この
時、ドレイン側に供給される電位が変動してもバイアス
電圧値は変化しない。また、増幅部の電圧利得が充分高
ければ、増幅部の出力点の電位は基準ソース電位を基準
として定まり、第１のトランジスタを含む出力回路を流
れる電流は一定である。したがって、第２のトランジス
タが飽和領域にバイアスされているとすると、その定電
流特性により第２のトランジスタのドレインの電位が変
動しても、ソース端子の電位は変動しない。また、この
時、第２の負荷素子を流れる電流は一定であるから、第
２の負荷素子の両端間の電圧も変動せず、結果として正
相出力の電位は変動しない。すなわち、逆相出力と同様
に基準ソース電位を基準として正相出力の電位が定ま
り、差動信号間の電圧値はドレイン側に供給される電位
値の変動の影響を受けにくい。
号は、増幅部で増幅された後、第２の単相信号となっ
て、第１のトランジスタのゲート端子に入力する。この
時、ドレイン側に供給される電位が変動してもバイアス
電圧値は変化しない。また、増幅部の電圧利得が充分高
ければ、増幅部の出力点の電位は基準ソース電位を基準
として定まり、第１のトランジスタを含む出力回路を流
れる電流は一定である。したがって、第２のトランジス
タが飽和領域にバイアスされているとすると、その定電
流特性により第２のトランジスタのドレインの電位が変
動しても、ソース端子の電位は変動しない。また、この
時、第２の負荷素子を流れる電流は一定であるから、第
２の負荷素子の両端間の電圧も変動せず、結果として正
相出力の電位は変動しない。すなわち、逆相出力と同様
に基準ソース電位を基準として正相出力の電位が定ま
り、差動信号間の電圧値はドレイン側に供給される電位
値の変動の影響を受けにくい。
【００１５】
【実施例】本発明の増幅回路の実施例の説明に先立っ
て、本発明の増幅回路の概要を説明する。図１は、本発
明の増幅回路の概要構成図である。図１に示すように、
この回路は、図９（ａ）に示した従来の増幅回路の負荷
素子２２２と電源端子ＶDDとの間にトランジスタ２３０
を配置し、トランジスタ２３０のゲート端子に電源端子
ＶSSの電位値（以後、単にＶSSと呼ぶ）を基準とするバ
イアス電圧（Ｖｂ）を印加している。したがって、電源
端子ＶDDの電位値（以後、単にＶDDと呼ぶ）が変動して
もバイアス電圧（Ｖｂ）はほとんど変化しない。また、
増幅部１００の電圧利得が充分高ければ、増幅部１００
の出力点の電位（Ｖａ）はＶSSを基準として定まり、ト
ランジスタ２１０を含む出力回路を流れる電流は略一定
である。したがって、トランジスタ２３０が図２に示す
ような飽和領域にバイアスされているとすると、その定
電流特性によりトランジスタ２３０のドレイン電位（す
なわち、ＶDD）が変動しても、ソース電位（Ｖｓ）はほ
とんど変動しない。また、この時、負荷素子２２２を流
れる電流は一定であるから、負荷素子２２２の両端間の
電圧もほとんど変動せず、結果として正相出力の電位は
ほとんど変動しない。すなわち、逆相出力と同様にＶSS
を基準として正相出力の電位が定まる。図３は、この差
動出力動作を説明するグラフである。図３（ａ）はＶSS
を一定としてＶDDが変動した場合であり、図３（ｂ）は
ＶSSが変動した場合を示す。いずれにおいても、正相出
力の電位および逆相出力の電位はＶSSを基準としている
ので差電圧は略一定である。
て、本発明の増幅回路の概要を説明する。図１は、本発
明の増幅回路の概要構成図である。図１に示すように、
この回路は、図９（ａ）に示した従来の増幅回路の負荷
素子２２２と電源端子ＶDDとの間にトランジスタ２３０
を配置し、トランジスタ２３０のゲート端子に電源端子
ＶSSの電位値（以後、単にＶSSと呼ぶ）を基準とするバ
イアス電圧（Ｖｂ）を印加している。したがって、電源
端子ＶDDの電位値（以後、単にＶDDと呼ぶ）が変動して
もバイアス電圧（Ｖｂ）はほとんど変化しない。また、
増幅部１００の電圧利得が充分高ければ、増幅部１００
の出力点の電位（Ｖａ）はＶSSを基準として定まり、ト
ランジスタ２１０を含む出力回路を流れる電流は略一定
である。したがって、トランジスタ２３０が図２に示す
ような飽和領域にバイアスされているとすると、その定
電流特性によりトランジスタ２３０のドレイン電位（す
なわち、ＶDD）が変動しても、ソース電位（Ｖｓ）はほ
とんど変動しない。また、この時、負荷素子２２２を流
れる電流は一定であるから、負荷素子２２２の両端間の
電圧もほとんど変動せず、結果として正相出力の電位は
ほとんど変動しない。すなわち、逆相出力と同様にＶSS
を基準として正相出力の電位が定まる。図３は、この差
動出力動作を説明するグラフである。図３（ａ）はＶSS
を一定としてＶDDが変動した場合であり、図３（ｂ）は
ＶSSが変動した場合を示す。いずれにおいても、正相出
力の電位および逆相出力の電位はＶSSを基準としている
ので差電圧は略一定である。
【００１６】（第１実施例）図４は、本発明の第１実施
例の増幅回路の構成図である。図４（ａ）はこの回路の
素子レベルの回路構成図である。図４（ａ）に示すよう
に、この回路は、増幅部１００と変換部３００とから構
成される。ここで増幅部１００は、従来と同様に構成さ
れる。
例の増幅回路の構成図である。図４（ａ）はこの回路の
素子レベルの回路構成図である。図４（ａ）に示すよう
に、この回路は、増幅部１００と変換部３００とから構
成される。ここで増幅部１００は、従来と同様に構成さ
れる。
【００１７】変換部３００は、増幅部１００から出力
された単相信号をゲート端子に入力するＦＥＴ２１０
と、ＦＥＴ２１０のソース端子に一方の端子が接続さ
れ、ＶSSに他方の端子が接続された抵抗素子２２１と、
ＦＥＴ２１０のドレイン端子に一方の端子が接続され
た抵抗素子２２２と、ソース端子が抵抗素子２２２の
他方の端子に接続され、ドレイン端子がＶDDに接続され
たＦＥＴ２３０と、バイアス回路を構成するＦＥＴ３
１０および抵抗素子３２０と、から構成される。
された単相信号をゲート端子に入力するＦＥＴ２１０
と、ＦＥＴ２１０のソース端子に一方の端子が接続さ
れ、ＶSSに他方の端子が接続された抵抗素子２２１と、
ＦＥＴ２１０のドレイン端子に一方の端子が接続され
た抵抗素子２２２と、ソース端子が抵抗素子２２２の
他方の端子に接続され、ドレイン端子がＶDDに接続され
たＦＥＴ２３０と、バイアス回路を構成するＦＥＴ３
１０および抵抗素子３２０と、から構成される。
【００１８】ＦＥＴ３１０と抵抗素子３２０とで生成さ
れるＶSSを基準とするバイアス電圧は、ＦＥＴ２３０の
ゲート端子に供給される。このバイアス電圧によるＦＥ
Ｔ２３０の動作は飽和領域動作となる。したがって、上
述のように正相出力の電位と逆相出力の電位とは、ＶSS
を基準として定まる。図４（ｂ）は、この回路の動作説
明図である。図４（ｂ）に示すように、ＶDDを４．５Ｖ
〜５．５Ｖの範囲で掃引した場合、出力間電位差の変動
率は２．６％であり、従来よりも大幅に改善される。
れるＶSSを基準とするバイアス電圧は、ＦＥＴ２３０の
ゲート端子に供給される。このバイアス電圧によるＦＥ
Ｔ２３０の動作は飽和領域動作となる。したがって、上
述のように正相出力の電位と逆相出力の電位とは、ＶSS
を基準として定まる。図４（ｂ）は、この回路の動作説
明図である。図４（ｂ）に示すように、ＶDDを４．５Ｖ
〜５．５Ｖの範囲で掃引した場合、出力間電位差の変動
率は２．６％であり、従来よりも大幅に改善される。
【００１９】（第２実施例）図５は、本発明の第２実施
例の増幅回路の構成図である。図５（ａ）はこの回路の
素子レベルの回路構成図である。図５（ａ）に示すよう
に、この回路は、増幅部１００と変換部４００とから構
成される。ここで増幅部１００は、従来と同様に構成さ
れる。
例の増幅回路の構成図である。図５（ａ）はこの回路の
素子レベルの回路構成図である。図５（ａ）に示すよう
に、この回路は、増幅部１００と変換部４００とから構
成される。ここで増幅部１００は、従来と同様に構成さ
れる。
【００２０】変換部４００は、増幅部１００から出力
された単相信号をゲート端子に入力するＦＥＴ２１０
と、ＦＥＴ２１０のソース端子に一方の端子が接続さ
れ、ＶSSに他方の端子が接続された抵抗素子２２１と、
ＦＥＴ２１０のドレイン端子に一方の端子が接続され
た抵抗素子２２２と、ソース端子が抵抗素子２２２の
他方の端子に接続され、ドレイン端子がＶDDに接続され
たＦＥＴ２３０と、バイアス回路を構成するＦＥＴ群
および抵抗素子群と、から構成される。
された単相信号をゲート端子に入力するＦＥＴ２１０
と、ＦＥＴ２１０のソース端子に一方の端子が接続さ
れ、ＶSSに他方の端子が接続された抵抗素子２２１と、
ＦＥＴ２１０のドレイン端子に一方の端子が接続され
た抵抗素子２２２と、ソース端子が抵抗素子２２２の
他方の端子に接続され、ドレイン端子がＶDDに接続され
たＦＥＴ２３０と、バイアス回路を構成するＦＥＴ群
および抵抗素子群と、から構成される。
【００２１】本実施例の回路は、Ｖｂを増幅部１００の
出力から生成した直流電位として得るものである。な
お、Ｖｂは増幅部１００のＶａよりも高い電位のレベル
シフト段の出力から作り出す必要がある。ここで、レベ
ルシフト段の出力に大きな容量が接続されると動作帯域
の劣化を招くので、バイアス回路内にソースフォロアに
よるバッファ回路が付加されている。更に、レベルシフ
ト段の出力は、Ｖａと同位相を有するので、そのままＶ
ｂに適用すると、正相出力端子から出力される信号と逆
相出力端子から出力される信号とが同位相となってしま
うので、本来の目的である差動信号を得ることができな
い。そこで、ＦＥＴ４１０とＦＥＴ４２０とで位相反転
回路を形成し、この位相反転回路をレベルシフト段の出
力が経由することにより、Ｖｂが生成されて差動信号出
力を得ている。この際、ＦＥＴ４２０のゲート幅をＦＥ
Ｔ４１０のゲート幅よりも大きくするか、ＦＥＴ４２０
の閾値電圧をＦＥＴ４１０の閾値電圧よりも浅くするこ
とにより、ＦＥＴ４１０のゲート端子への入力電位（Ｖ
ｃ）およびＦＥＴ４２０のゲート端子への入力電位（Ｖ
ｄ）とＶｂとの位相を反転させることができる。
出力から生成した直流電位として得るものである。な
お、Ｖｂは増幅部１００のＶａよりも高い電位のレベル
シフト段の出力から作り出す必要がある。ここで、レベ
ルシフト段の出力に大きな容量が接続されると動作帯域
の劣化を招くので、バイアス回路内にソースフォロアに
よるバッファ回路が付加されている。更に、レベルシフ
ト段の出力は、Ｖａと同位相を有するので、そのままＶ
ｂに適用すると、正相出力端子から出力される信号と逆
相出力端子から出力される信号とが同位相となってしま
うので、本来の目的である差動信号を得ることができな
い。そこで、ＦＥＴ４１０とＦＥＴ４２０とで位相反転
回路を形成し、この位相反転回路をレベルシフト段の出
力が経由することにより、Ｖｂが生成されて差動信号出
力を得ている。この際、ＦＥＴ４２０のゲート幅をＦＥ
Ｔ４１０のゲート幅よりも大きくするか、ＦＥＴ４２０
の閾値電圧をＦＥＴ４１０の閾値電圧よりも浅くするこ
とにより、ＦＥＴ４１０のゲート端子への入力電位（Ｖ
ｃ）およびＦＥＴ４２０のゲート端子への入力電位（Ｖ
ｄ）とＶｂとの位相を反転させることができる。
【００２２】こうして、ＶSSを基準とするバイアス電圧
Ｖｂは、ＦＥＴ２３０のゲート端子に供給される。この
バイアス電圧によるＦＥＴ２３０の動作は飽和領域動作
となる。したがって、上述のように正相出力の電位と逆
相出力の電位とは、ＶSSを基準として定まる。また、上
記のような位相反転回路を使用すると、出力回路はプッ
シュプル動作を行うため、増幅部１００への入力信号に
対する利得を向上する効果もある。図５（ｂ）は、この
回路の動作説明図である。図５（ｂ）に示すように、Ｖ
DDを４．５Ｖ〜５．５Ｖの範囲で掃引した場合、出力間
電位差の変動率は０．３％であり、第１実施例よりも改
善される。
Ｖｂは、ＦＥＴ２３０のゲート端子に供給される。この
バイアス電圧によるＦＥＴ２３０の動作は飽和領域動作
となる。したがって、上述のように正相出力の電位と逆
相出力の電位とは、ＶSSを基準として定まる。また、上
記のような位相反転回路を使用すると、出力回路はプッ
シュプル動作を行うため、増幅部１００への入力信号に
対する利得を向上する効果もある。図５（ｂ）は、この
回路の動作説明図である。図５（ｂ）に示すように、Ｖ
DDを４．５Ｖ〜５．５Ｖの範囲で掃引した場合、出力間
電位差の変動率は０．３％であり、第１実施例よりも改
善される。
【００２３】（第３実施例）図６は、本発明の第３実施
例の増幅回路の構成図である。図６に示すように、この
回路は、変換部５００において、図５に示す第２実施例
の抵抗素子による負荷素子の形成をゲート−ソース間を
短絡したＦＥＴ２２３，２２４による負荷素子の形成と
した点のみが異なる。
例の増幅回路の構成図である。図６に示すように、この
回路は、変換部５００において、図５に示す第２実施例
の抵抗素子による負荷素子の形成をゲート−ソース間を
短絡したＦＥＴ２２３，２２４による負荷素子の形成と
した点のみが異なる。
【００２４】本実施例の回路は、第２実施例の回路と同
様に動作するが、負荷素子としてゲート−ソース間を短
絡したＦＥＴを使用したので、出力負荷のインピーダン
スが高い出力回路における減衰量が少なくて済む。具体
的には、発明者の実験によれば、出力負荷抵抗が１．５
ｋΩの場合、第２実施例の回路よりも０．６ｄＢ分だけ
回路全体の利得が向上することが確認された。
様に動作するが、負荷素子としてゲート−ソース間を短
絡したＦＥＴを使用したので、出力負荷のインピーダン
スが高い出力回路における減衰量が少なくて済む。具体
的には、発明者の実験によれば、出力負荷抵抗が１．５
ｋΩの場合、第２実施例の回路よりも０．６ｄＢ分だけ
回路全体の利得が向上することが確認された。
【００２５】（第４実施例）図７は、本発明の第４実施
例の増幅回路の構成図である。図７に示すように、本実
施例の回路は、変換部６００において、図５に示す第２
実施例の回路の出力に、更に、ソースフォロアの出力バ
ッファ回路を付加して構成される。
例の増幅回路の構成図である。図７に示すように、本実
施例の回路は、変換部６００において、図５に示す第２
実施例の回路の出力に、更に、ソースフォロアの出力バ
ッファ回路を付加して構成される。
【００２６】上記第１ないし第３実施例の回路は、出力
負荷側の終端抵抗がＶSSを基準とした電位に終端されて
いる時には非常に有効な回路である。しかし、増幅回路
の使用態様によっては、出力負荷側の終端抵抗がＶSSを
基準とした電位に終端されない場合がある。
負荷側の終端抵抗がＶSSを基準とした電位に終端されて
いる時には非常に有効な回路である。しかし、増幅回路
の使用態様によっては、出力負荷側の終端抵抗がＶSSを
基準とした電位に終端されない場合がある。
【００２７】本発明の増幅回路の差動信号出力は異なる
直流電位を有するので、後段の回路とは交流接続され
る。図８は、この交流結合の時定数より高い周波数領域
での、終端抵抗を含む出力回路の説明図である。図８
（ａ）はＶSSで終端した場合、図８（ｂ）はＶDDで終端
した場合の等価回路図である。ここで、Ｖａ，Ｖｂは、
ともに完全にＶSSを基準としており、ＶSS＝ＧＮＤの場
合には接地としする。ＶDD端子に重畳する交流成分をｖ
ｄｄとし、正相出力のノイズ交流成分をｖ１、逆相出力
のノイズ交流成分をｖ２とすると、図８（ａ）の場合に
は、 ｖ１＝ｖ２＝０ …（１） となり、差動出力間の電位差の変動率は「０」である。
しかし、図８（ｂ）の場合、 ｖ１＝２Ｇｌ／（Ｇｂ＋Ｇｌ）・ｖｄｄ …（２） ｖ２＝Ｇｌ／（ｇｍａ＋Ｇａ＋Ｇｌ）・ｖｄｄ …（３） ここで、Ｇｌ ：終端抵抗のコンダクタンス Ｇａ ：逆相出力側負荷素子のコンダクタンス Ｇｂ ：正相出力側負荷素子のコンダクタンス ｇｍａ：出力トランジスタ（Ｑａ）の相互コンダクタン
ス となる。一般的な値として例えば、Ｇｌ＝０．６７ｍ
Ｓ，Ｇａ＝２．９ｍＳ，Ｇｂ＝５．０ｍＳ，ｇｍａ＝２
５ｍＳとすると、 ｖ１＝０．２４ｖｄｄ，ｖ２＝０．０２３ｖｄｄ であり、差動出力間の電位差の変動率は約２０％に達す
る。
直流電位を有するので、後段の回路とは交流接続され
る。図８は、この交流結合の時定数より高い周波数領域
での、終端抵抗を含む出力回路の説明図である。図８
（ａ）はＶSSで終端した場合、図８（ｂ）はＶDDで終端
した場合の等価回路図である。ここで、Ｖａ，Ｖｂは、
ともに完全にＶSSを基準としており、ＶSS＝ＧＮＤの場
合には接地としする。ＶDD端子に重畳する交流成分をｖ
ｄｄとし、正相出力のノイズ交流成分をｖ１、逆相出力
のノイズ交流成分をｖ２とすると、図８（ａ）の場合に
は、 ｖ１＝ｖ２＝０ …（１） となり、差動出力間の電位差の変動率は「０」である。
しかし、図８（ｂ）の場合、 ｖ１＝２Ｇｌ／（Ｇｂ＋Ｇｌ）・ｖｄｄ …（２） ｖ２＝Ｇｌ／（ｇｍａ＋Ｇａ＋Ｇｌ）・ｖｄｄ …（３） ここで、Ｇｌ ：終端抵抗のコンダクタンス Ｇａ ：逆相出力側負荷素子のコンダクタンス Ｇｂ ：正相出力側負荷素子のコンダクタンス ｇｍａ：出力トランジスタ（Ｑａ）の相互コンダクタン
ス となる。一般的な値として例えば、Ｇｌ＝０．６７ｍ
Ｓ，Ｇａ＝２．９ｍＳ，Ｇｂ＝５．０ｍＳ，ｇｍａ＝２
５ｍＳとすると、 ｖ１＝０．２４ｖｄｄ，ｖ２＝０．０２３ｖｄｄ であり、差動出力間の電位差の変動率は約２０％に達す
る。
【００２８】そこで、出力トランジスタ２１０と終端抵
抗をバッファ回路で分離した回路が本実施例の回路であ
る。本実施例の回路は、ＦＥＴ２１０からの差動出力ま
では第２実施例と同様に動作し、ＦＥＴ２１０からの差
動出力は、ソースフォロアのバッファ回路を介して外部
に差動信号を出力する。したがって、終端抵抗の終端先
がＶSS、ＶDDのいずれを基準としていても、そのことに
関係なく効果を発揮する。なお、ソースフォロアのバッ
ファ回路の付加により消費電力の増大、総合利得の低下
などを招くため、このバッファ回路の付加に関しては、
実使用態様を考慮して総合的に判断する必要がある。
抗をバッファ回路で分離した回路が本実施例の回路であ
る。本実施例の回路は、ＦＥＴ２１０からの差動出力ま
では第２実施例と同様に動作し、ＦＥＴ２１０からの差
動出力は、ソースフォロアのバッファ回路を介して外部
に差動信号を出力する。したがって、終端抵抗の終端先
がＶSS、ＶDDのいずれを基準としていても、そのことに
関係なく効果を発揮する。なお、ソースフォロアのバッ
ファ回路の付加により消費電力の増大、総合利得の低下
などを招くため、このバッファ回路の付加に関しては、
実使用態様を考慮して総合的に判断する必要がある。
【００２９】本発明は、上記の実施例に限定されるもの
ではなく変形が可能である。例えば、第２実施例に対す
る第３実施例のような負荷素子の構成の変更は、第１実
施例および第４実施例においても同様に可能であり同様
の効果を奏する。また、第２実施例に対する第４実施例
のような出力バッファ回路の付加の変更は、第１実施例
および第３実施例においても同様に可能であり同様の効
果を奏する。
ではなく変形が可能である。例えば、第２実施例に対す
る第３実施例のような負荷素子の構成の変更は、第１実
施例および第４実施例においても同様に可能であり同様
の効果を奏する。また、第２実施例に対する第４実施例
のような出力バッファ回路の付加の変更は、第１実施例
および第３実施例においても同様に可能であり同様の効
果を奏する。
【００３０】
【発明の効果】以上、詳細に説明した通り、本発明の増
幅回路によれば、出力段に信号出力トタンジスタの基準
電位側と反対の側に直列にトランジスタを配置し、この
トランジスタのゲート端子に供給するバイアス電圧を基
準電位を基準として生成することにしたので、出力トラ
ンジスタの差動信号出力の双方の信号は、基準電位以外
の電位変動の影響を受けにくく、かつ、基準電位の変動
に対しては略同様に変化するので、電源ノイズに対して
安定した差動信号間の電圧値を出力することができる。
幅回路によれば、出力段に信号出力トタンジスタの基準
電位側と反対の側に直列にトランジスタを配置し、この
トランジスタのゲート端子に供給するバイアス電圧を基
準電位を基準として生成することにしたので、出力トラ
ンジスタの差動信号出力の双方の信号は、基準電位以外
の電位変動の影響を受けにくく、かつ、基準電位の変動
に対しては略同様に変化するので、電源ノイズに対して
安定した差動信号間の電圧値を出力することができる。
【図１】本発明の増幅回路の概要構成図である。
【図２】ＦＥＴの動作説明図である。
【図３】本発明の増幅回路の動作概要説明図である。
【図４】本発明の第１実施例の増幅回路の構成図であ
る。
る。
【図５】本発明の第２実施例の増幅回路の構成図であ
る。
る。
【図６】本発明の第３実施例の増幅回路の構成図であ
る。
る。
【図７】本発明の第４実施例の増幅回路の構成図であ
る。
る。
【図８】終端抵抗のある出力回路の等価回路図である。
【図９】従来の増幅回路の構成図である。
【図１０】従来の増幅回路の動作説明図である。
【図１１】従来の増幅回路におけるオフセットの影響の
説明図である。
説明図である。
１００…増幅部、２００，３００，４００，５００，６
００，９００…変換部、２１０，２２３，２２４，３１
０，４１０，４２０…ＦＥＴ、２２１，２２２，３２０
…抵抗素子。
００，９００…変換部、２１０，２２３，２２４，３１
０，４１０，４２０…ＦＥＴ、２２１，２２２，３２０
…抵抗素子。
Claims (9)
- 【請求項１】 第１の単相信号を入力し増幅して第２の
単相信号を出力する増幅部と、前記増幅部から出力され
た前記第２の単相信号を差動信号に変換して出力する変
換部と、を備える増幅回路であって、 前記変換部の出力段が、 増幅された単相信号をゲート端子に入力する第１のトラ
ンジスタと、 前記第１のトランジスタのソース端子に一方の端子が接
続され、第１の電源供給端子に他方の端子が接続された
第１の負荷素子と、 前記第１のトランジスタのドレイン端子に一方の端子が
接続された第２の負荷素子と、 ソース端子が前記第２の負荷素子の他方の端子に接続さ
れ、ドレイン端子が第２の電源端子に接続された第２の
トランジスタと、 前記第１の電源端子の電圧値を基準としたバイアス電圧
を前記第２のトランジスタのゲート端子に供給するバイ
アス回路と、 を備え、前記第１のトランジスタのソース端子と前記第
１のトランジスタのドレイン端子とを差動信号出力端子
とすることを特徴とする増幅回路。 - 【請求項２】 前記第１および第２のトランジスタは電
界効果トランジスタである、ことを特徴とする請求項１
記載の増幅回路。 - 【請求項３】 前記第１および第２の負荷素子は抵抗で
ある、ことを特徴とする請求項１記載の増幅回路。 - 【請求項４】 前記第１および第２の負荷素子は電界効
果トランジスタである、ことを特徴とする請求項１記載
の増幅回路。 - 【請求項５】 前記第２のトランジスタのゲート端子に
供給される電圧は、前記バイアス回路の発生するバイア
ス電圧に加えて、前記増幅部の出力信号の位相に対して
反転した位相を有する交流信号が重畳されている、こと
を特徴とする請求項１記載の増幅回路。 - 【請求項６】 前記増幅部の出力段はレベルシフト部を
備え、 前記バイアス回路は、前記レベルシフト部から出力さ
れ、相異なる直流電位を有するとともに前記第２の単相
信号の直流電位よりも高い直流電位を有する２つの信号
の内の直流電位が高い方の信号を入力する第１のバッフ
ァ回路と、 前記２つの信号の内の直流電位が低い方の信号を入力す
る第２のバッファ回路と、 前記第１のバッファ回路および前記第２のバッファ回路
から出力される信号を入力し、位相反転した信号を生成
して出力する位相反転回路と、 を備える、ことを特徴とする請求項５記載の増幅回路。 - 【請求項７】 前記位相反転回路は、 前記第１のバッファ回路の出力する信号をゲート端子に
入力する第３のトランジスタと、 前記第２のバッファ回路の出力する信号をゲート端子に
入力し、ドレイン端子が前記第３のトランジスタのソー
ス端子と接続される第４のトランジスタと、 を備え、前記第３のトランジスタのソース端子から前記
位相反転した信号を出力する、ことを特徴とする請求項
６記載の増幅回路。 - 【請求項８】 前記第４のトランジスタのゲート幅は、
前記第３のトランジスタのゲート幅よりも大きい、こと
を特徴とする請求項７記載の増幅回路。 - 【請求項９】 前記第４のトランジスタの閾値電圧は、
前記第３のトランジスタの閾値電圧よりも浅い、ことを
特徴とする請求項７記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21306893A JPH0766632A (ja) | 1993-08-27 | 1993-08-27 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21306893A JPH0766632A (ja) | 1993-08-27 | 1993-08-27 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766632A true JPH0766632A (ja) | 1995-03-10 |
Family
ID=16633011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21306893A Pending JPH0766632A (ja) | 1993-08-27 | 1993-08-27 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017169156A (ja) * | 2016-03-18 | 2017-09-21 | アンリツ株式会社 | トランスインピーダンスアンプおよび光信号受信装置 |
-
1993
- 1993-08-27 JP JP21306893A patent/JPH0766632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017169156A (ja) * | 2016-03-18 | 2017-09-21 | アンリツ株式会社 | トランスインピーダンスアンプおよび光信号受信装置 |
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