JPH05283952A - 差動演算増幅器 - Google Patents

差動演算増幅器

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JPH05283952A
JPH05283952A JP4077805A JP7780592A JPH05283952A JP H05283952 A JPH05283952 A JP H05283952A JP 4077805 A JP4077805 A JP 4077805A JP 7780592 A JP7780592 A JP 7780592A JP H05283952 A JPH05283952 A JP H05283952A
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Abstract

(57)【要約】 【目的】 全差動演算増幅器の差動出力範囲を広くする
と共に、同相雑音を低減することを目的とする。 【構成】 全差動増幅器は、その差動出力を夫々入力す
る2個のバッファ回路17−20,25−28と、両バ
ッファ回路の出力を分圧して中点電位を検出する分圧回
路R1,R2と、中点電位と基準電圧VRの差分を増幅
して全差動演算増幅器の電流源トランジスタ10、11
のゲートに帰還する帰還回路12−16,21−24を
有する。各バッファ回路17−20,25−28は、C
MOSインバータ17、25、20、28とCMOSイ
ンバータの負荷となるダイオード接続されたMOSトラ
ンジスタ18、26、19、27から構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOS集積回路上に構
成される全差動演算増幅器に関し、特に、出力インピー
ダンスの高いHolded Cascode型の演算増幅器等に有効な
同相帰還回路を備える演算増幅器に関する。
【0002】
【従来の技術】全差動演算増幅器は差動出力のDC動作
点を安定化するために同相帰還回路を必要とする。同相
帰還回路を含む全差動演算増幅器の例を図3に示す。図
3において、符号71〜75はnチャネルトランジス
タ、76〜79はpチャネルトランジスタ、CC1,CC2
は位相補償容量、R3,R4は抵抗、IP及びIMは各
々増幅の正入力端子及び負入力端子、Vb10はバイアス
入力端子、OPは正出力端子,OMは負出力端子を示
す。この回路は差動対の出力をソース接地増幅回路で増
幅して差動出力を得る一般的な2ステージ演算増幅器で
ある。
【0003】仮に、抵抗R3,R4がなく、トランジス
タ74及び75のゲートに一定のバイアスが加えられて
いるものとすると、この演算増幅器の同相入力に対する
ゲインは非常に高い値となる。この結果、入力端子I
P、IMに微少な同相入力が加わっても出力が大きく変
動し、出力のDC動作点が安定しない。
【0004】ここの同相入力に対するゲインを抑圧し、
出力DC動作点を安定化する回路が同相帰還回路であ
る。図3の回路の場合、抵抗R3,R4で差動出力O
P,OMの中点電圧を検出し、この中点電圧を出力段電
流源トランジスタ74、75のゲートに帰還することに
より同相帰還回路を実現している。
【0005】図3の回路のように差動出力を直接抵抗等
のインピーダンスで分圧し、帰還する方法は簡単な回路
構成で同相帰還回路を実現できるメリットを有するが、
差動出力間に直接負荷が入るため、差動信号に対しても
負帰還回路を構成するため、オープンループゲインの低
下、周波数特性の劣化を引き起こす。これらの劣化を防
ぐためには、抵抗分圧回路の抵抗値を演算増幅器の出力
インピーダンスより十分に大きくする必要がある。
【0006】しかし、上述の同相帰還回路は近年高速ス
イッチドキャパシタ回路等に用いられているHolded Cas
code型演算増幅器(R.GREGORIAN and G.TEMES著、JOHN
WILEY & SONS社刊、ANALOG MOS INTEGRATED CIRCUITS F
OR SIGNAL PROCESSING 第255頁参照。)等の出力イ
ンピーダンスの高い演算増幅器には用いることができな
い。
【0007】図4は上述の文献例に示されているHolded
Cascode型演算増幅器を示す。Holded Cascode型演算増
幅器の出力インピーダンスは数MΩ程度で、一般的なM
OS演算増幅器(図3に示すようなソース接地出力2ス
テージ演算増幅器等)と比較すると3桁程度出力インピ
ーダンスが高い。従って、図3に示すような同相帰還回
路を用いることはできない。
【0008】図4の回路を使用している例としては、S.
R.NORSWORTHY他著 "A 14bit 80kHzSigma-Delta A/D Con
verter:Modeling, Design, and Performance Evaluatio
n",IEEE Jour. of Solid-State Circuits, Vol.24, No.
2, 1989, pp256-266, D.SALLAERT他著 "A single-Chip
U-Interface Transceiver for ISDN", IEEE Jour.of So
lid-State Circuits, vol.22, No.6, 1987,pp1011〜102
1等がある。
【0009】次に、図4に示すHolded Cascode型演算増
幅器について説明する。
【0010】図中、81〜87はnチャネルトランジスタ、
88〜93はpチャネルトランジスタ、Vb9〜Vb12はバイ
アス電圧入力端子、IP及びIMは各々演算増幅器の正
入力端子及び負入力端子、OP及びOMは各々演算増幅
器の正出力端子及び負出力端子を示す。前述のように、
Holded Cascode型演算増幅器は出力インピーダンスが非
常に高いため、差動出力間に直接負荷を接続することが
困難である。そこで、図4では、ドレインを共通接続し
た2個の電流源トランジスタ92、93のゲートに差動
出力を直接帰還することにより、同相帰還回路を構成し
ている。この場合、端子OPとOM間に現れる差動出力
はトランジスタ92、93で電圧−電流変換され、トラ
ンジスタ92、93のドレインで電流加算が行われる。
この結果、等価的に差動出力電圧が加算されて電流源に
帰還されることになり、DC動作点が安定化する。
【0011】
【発明が解決しようとする課題】従来の同相帰還回路を
用いたHolded Cascode型演算増幅器は出力電圧を直接
電流源トランジスタのゲートに帰還しているため、大振
幅動作において、一方の電流源トランジスタがカットオ
フする領域が存在するため、出力ダイナミックレンジが
狭いという欠点があった。また、電流源の非線形性の影
響により、大きな同相雑音が発生するという問題点もあ
る。
【0012】本発明はかかる問題点に鑑みてなされたも
のであって、出力ダイナミックレンジが広く、同相雑音
が小さい同相帰還回路を使用した演算演算増幅器を提供
することを目的とする。
【0013】
【課題を解決するための手段】本発明に係る差動演算増
幅器は、差動増幅回路と、前記差動演算増幅回路の差動
出力を入力する2個のバッファ回路と、前記2個のバッ
ファ回路の出力を分圧して中点電位を出力する分圧回路
と、前記分圧回路の出力と基準電圧の差分を増幅し、前
記差動増幅回路の電流源トランジスタのゲートに帰還す
る回路を備え、前記2個のバッファ回路は、夫々、ソー
スを第1の電源に接続し、ゲートを前記差動増幅回路の
対応する差動出力端に接続し、ドレインを前記分圧回路
に接続した第1のpチャネルトランジスタと、ソースを
第2の電源に接続し、ゲートを前記対応する差動出力端
に接続し、ドレインを前記分圧回路に接続した第1のn
チャネルトランジスタと、ゲートとドレインを前記分圧
回路に接続し、ソースを前記第1の電源に接続した第2
のpチャネルトランジスタと、ゲートとドレインを前記
分圧回路に接続し、ソースを前記第2の電源に接続した
第2のnチャネルトランジスタにより構成される。
【0014】上記構成において、例えば、第1の電源は
電源電圧Vdd、第2の電源は接地電圧GNDに設定さ
れ、一方のバッファ回路を構成する第1のpチャネルト
ランジスタと第1のnチャネルトランジスタのゲートは
正出力端に接続され、他方のバッファ回路を構成する第
1のpチャネルトランジスタと第1のnチャネルトラン
ジスタのゲートは負出力端に接続される。第2のpチャ
ネルトランジスタと第2のnチャネルトランジスタは夫
々ダイオード接続されている。
【0015】
【作用】本発明においては、各バッファ回路は、CMO
Sインバータとダイオード接続されたMOSトランジス
タを組み合わせた反転バッファであり、全電源電圧範囲
で動作可能な同相帰還回路を実現できる。また、差動出
力の中点電位を電流源トランジスタに帰還しているた
め、バッファ回路の非線形性の影響は小さい。また、基
準電圧を用いるので、プロセス変動によるDC動作点の
変動を抑えることができる。
【0016】
【実施例】以下、本発明の実施例について添付の図面を
参照して説明する。
【0017】先ず、図1を参照して、本発明の第1実施
例について説明する。図1において、符号1〜7及び1
2〜20はnチャネルトランジスタ、8〜11及び29
〜28はpチャネルトランジスタ、R1及びR2は抵
抗、CL1及びCL2は負荷容量、Vb1〜Vb4はバイア
ス電圧入力端子、VRは基準電圧入力端子、IP及びI
Mは夫々演算増幅器の正入力及び負入力端子、OP及び
OMは夫々演算増幅器の正出力端子及び負出力端子を示
す。
【0018】図1の回路は、トランジスタ1〜11で図
4に示す通常のHolded Cascode型の演算増幅器を構成
し、トランジスタ12〜28及び抵抗R1,R2で同相
帰還回路を構成している。
【0019】この同相帰還回路は、トランジスタ12、
21、13、22から構成された第1の反転バッファ回
路、トランジスタ17、25、18、26から構成され
た第2の反転バッファ回路、トランジスタ18、26、
19、27から構成された第3の反転バッファ回路、ト
ランジスタ14−16、23、24から構成された差動
対、抵抗R1,R2から構成された抵抗分圧回路、から
構成される。
【0020】前記第1の反転バッファ回路は、電源電圧
Vddと接地電圧GND間に接続されたCMOSインバ
ータ12、21と、CMOSインバータの負荷となるダ
イオード接続されたnチャネルトランジスタ13とpチ
ャネルトランジスタ22から構成されている。CMOS
インバータを構成するトランジスタ12と21のゲート
には基準電圧VRが供給される。
【0021】第2の反転バッファ回路は、電源電圧Vd
dと接地電圧GND間に接続されたCMOSインバータ
17、25と、CMOSインバータの負荷となるダイオ
ード接続されたnチャネルトランジスタ18とpチャネ
ルトランジスタ26から構成されている。CMOSイン
バータを構成するトランジスタ17と25のゲートは正
出力端子OPに接続される。
【0022】第3の反転バッファ回路は、電源電圧Vd
dと接地電圧GND間に接続されたCMOSインバータ
20、28と、CMOSインバータの負荷となるダイオ
ード接続されたnチャネルトランジスタ19とpチャネ
ルトランジスタ27から構成されている。CMOSイン
バータを構成するトランジスタ20と28のゲートに負
出力端子OMが接続される。
【0023】抵抗分圧回路R1,R2は第2と第3の反
転バッファ回路の出力点間に接続されている。
【0024】第1の反転バッファ回路の出力は差動対を
構成するトランジスタ15のゲートに、抵抗R1とR2
の接続点は差動対を構成するトランジスタ16のゲート
にそれぞれ接続されている。また、トランジスタ14の
ゲートには電圧Vb4が印加される。差動対の出力は、
Holded Cascode型演算増幅器の電流源トランジスタ1
0、11のゲートに印加される。
【0025】次に、上述の如く構成された演算増幅器の
動作について説明する。
【0026】図1の構成においては、各反転バッファの
ゲインとスレッショルド電圧は反転バッファを構成する
4個のトランジスタのサイズにより定まる。本実施例で
は、ゲインを1以下、スレッショルド電圧をほぼVdd/
2となるようにトランジスタのサイズを選択する。反転
バッファのゲインを1以下にとることにより、全電源電
圧範囲の入力に対して出力の飽和しないバッファを構成
することができる。
【0027】第2の反転バッファ回路は演算増幅器の正
出力を反転増幅して出力する。第3の反転バッファ回路
は演算増幅器の負出力を反転増幅して出力する。この第
2と第3の反転バッファを介して出力端子OPとOM間
に抵抗分圧回路R1,R2を接続する事により、演算増
幅器の特性を劣化させることなく中点電位を検出でき
る。
【0028】基準電圧VRは演算増幅器のDC動作点を
与える基準電圧であり、この基準電圧は第1の反転バッ
ファを介して差動対に入力される。この差動対により、
抵抗分圧回路R1,R2の出力(R1とR2の接続点の
電位)と第1の反転バッファを介した基準電圧VRが比
較され、差分を反転増幅した電圧が出力される。この差
動対の出力は演算増幅器の電流源トランジスタ10、1
1に帰還され、DC動作点が安定化される。
【0029】基準電圧VRを用いている理由はプロセス
変動によるDC動作点の変動を抑えるためである。ま
た、基準電圧VRと差動対14−16、23、24の間
に第1の反転バッファ12、13、21、22を配置し
た理由は、第2と第3の反転バッファ17−20,25
−28で発生するオフセットを除去するためである。
【0030】次に、本発明の第2実施例について説明す
る。図2は図1の抵抗分圧抵抗をMOSトランジスタの
オン抵抗を利用して実現したものである。図中、49、
50はnチャネルトランジスタ、59、60はpチャネ
ルトランジスタであり、これら4個のトランジスタによ
り分圧回路を構成している。nチャネルトランジスタと
pチャネルトランジスタを並列に接続している理由はオ
ン抵抗の電圧依存性をキャンセルするためである。この
ように抵抗のかわりにMOSトランジスタを用いること
により、小さな面積で高抵抗を実現でき、同相帰還回路
を小型化できる。
【0031】上記第1及び第2実施例は、Holded Casc
ode型の演算増幅器に本発明を適用した例を示している
が、その他の全差動演算増幅器に本発明を適用してもよ
い。例えば、図3に示す2ステージ演算増幅器において
も低消費電力型のものは出力インピーダンスが高くな
る。本発明による同相帰還回路を用いることにより、同
相帰還回路を接続することによる特性劣化を防止するこ
とができる。
【0032】次に、本発明の動作をシミュレーション結
果を用いて説明する。図5は全差動反転増幅器の回路構
成を示す。図中100は全差動演算増幅器、R5〜R8
は抵抗を示す。前述したように、Holded Cascode型演
算増幅器は出力インピーダンスが非常に高いため、この
ような抵抗帰還型の回路に使用することはほとんどな
い。そこで、特性を確認するために図5の回路を用い、
出力インピーダンスの影響がでないように抵抗値は全て
100MΩとしてシミュレーションを行った。
【0033】図6及び図7はそれぞれ従来例(図4)の
演算増幅器と本願(図1)の演算増幅器のDC入出力特
性を示したものである。図中OP及びOMは各々演算増
幅器の正出力及び負出力を示し、OP−OMは差動出力
を示している。
【0034】図6、7から明かなように、図6に示す従
来例の特性に対し、図7に示す特性は出力動作範囲が広
くなっている。また、OP,OMの線形性を比較する
と、本発明の方が優れていることがわかる。この非線形
性の影響は同相雑音の発生という形で現れる。
【0035】図5の回路に差動正弦波入力を加え、同相
雑音のシミュレーションを行った結果を図8及び図9に
示す。図8は従来(図4)の演算増幅器を用いた場合の
シミュレーション結果、図9は本願(図1)の演算増幅
器を用いた場合のシミュレーション結果を示す。図中O
P及びOMは各々演算増幅器の正出力及び負出力を示
し、COMは同相雑音(OP,OMの中点波形)を示
す。
【0036】図8、9から明らかなように、図8に示す
従来例の同相雑音COMに対し図9に示す本願の同相雑
音COMの方が小さい。全差動回路の場合、この同相雑
音は理想的には問題とならない。ただし、寄生容量等に
よる信号のパスを考慮すると、全差動回路の対象性が完
全に保たれるわけではなく、回り込み等によって同相雑
音が逆相雑音となり回路のS/Nを劣化させる。このよ
うな影響は、回路構成、レイアウト等に依存するため、
定量的に表すことはできないが、同相雑音といえども極
力小さくした方が良い。この点からも、本願発明は従来
例よりまさっている。
【0037】図10は本発明の図2の第2実施例の演算
増幅器についてDC入出力特性のシミュレーションを行
った結果であり、第1実施例の特性と同様な特性が得ら
れることを示している。
【0038】
【発明の効果】以上説明したように、本発明はCMOS
インバータとダイオード接続したMOSトランジスタを
組み合わせた反転バッファを使用することにより、全電
源電圧範囲で動作可能な同相帰還回路を実現できる。こ
の結果、従来と比較した場合、演算増幅器の差動出力範
囲が大きくなるという効果がある。また、従来では、電
流源トランジスタの非線形性により大きな同相雑音が発
生するが、本発明では、差動出力の中点電位を電流源ト
ランジスタに帰還しているため、非線形性の影響は小さ
い。なお、本発明の場合、反転バッファの非線形性の影
響により同相雑音を発生するが、従来の同相雑音よりも
十分小さい値である。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るHolded Cascode型
演算増幅器の構成を示す回路図である。
【図2】本発明の第2実施例に係るHolded Cascode型
演算増幅器の構成を示す回路図である。
【図3】従来の2ステージ演算増幅器の回路図である。
【図4】従来のHolded Cascode型演算増幅器の構成を
示す回路図である。
【図5】従来の全差動反転増幅回路の回路図である。
【図6】図4の演算増幅器のDC入出力特性のシミュレ
ーション結果を示すグラフである。
【図7】図1の演算増幅器のDC入出力特性のシミュレ
ーション結果を示すグラフである。
【図8】図4の演算増幅器の同相雑音のシミュレーショ
ン結果を示すグラフである。
【図9】図1の演算増幅器の同相雑音のシミュレーショ
ン結果を示すグラフである。
【図10】図2の演算増幅器のDC入出力特性のシミュ
レーション結果を示すグラフである。
【符号の説明】
IP;正入力端子 IM;負入力端子 OP;正出力端子 OM;負出力端子 VR;基準電圧入力端子 Vb1〜Vb12;バイアス電圧入力端子 CL1〜CL6;負荷容量 R1〜R8;抵抗 INP;正入力 INM;負入力 1〜7、12〜20、31〜37、42〜52、71〜
75、81〜87;nチャネルトランジスタ 8〜11、21〜28、38〜41、53〜62、76
〜79、88〜93;pチャネルトランジスタ 100;全差動演算増幅器

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】差動増幅回路と、前記差動増幅回路の差動
    出力を入力する2個のバッファ回路と、前記2個のバッ
    ファ回路の出力を分圧して中点電位を出力する分圧回路
    と、前記分圧回路の出力と基準電圧の差分を増幅し、前
    記差動増幅回路の電流源トランジスタのゲートに帰還す
    る回路を備え、 前記2個のバッファ回路は、夫々、ソースを第1の電源
    に接続し、ゲートを前記差動増幅回路の対応する差動出
    力端に接続し、ドレインを前記分圧回路に接続した第1
    のpチャネルトランジスタと、ソースを第2の電源に接
    続し、ゲートを前記対応する差動出力端に接続し、ドレ
    インを前記分圧回路に接続した第1のnチャネルトラン
    ジスタと、ゲートとドレインを前記分圧回路に接続し、
    ソースを前記第1の電源に接続した第2のpチャネルト
    ランジスタと、ゲートとドレインを前記分圧回路に接続
    し、ソースを前記第2の電源に接続した第2のnチャネ
    ルトランジスタにより構成されることを特徴とする差動
    演算増幅器。
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WO2018070033A1 (ja) * 2016-10-14 2018-04-19 三菱電機株式会社 コモンモードフィードバック回路

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