JPH0315195B2 - - Google Patents
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- JPH0315195B2 JPH0315195B2 JP59237105A JP23710584A JPH0315195B2 JP H0315195 B2 JPH0315195 B2 JP H0315195B2 JP 59237105 A JP59237105 A JP 59237105A JP 23710584 A JP23710584 A JP 23710584A JP H0315195 B2 JPH0315195 B2 JP H0315195B2
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- Liquid Crystal Display Device Control (AREA)
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は液晶マトリクスパネルを使用した液晶
表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a liquid crystal display device using a liquid crystal matrix panel.
(ロ) 従来の技術
近年、液晶マトリクスパネルを使用したポータ
ブルタイプの液晶テレビの開発が盛んに行なわれ
ており、例えば雑誌「日経エレクトロニクス
No351」（昭和59年９月10日発行）の第211〜240
頁等にその詳細が紹介されている。(b) Conventional technology In recent years, the development of portable LCD televisions using LCD matrix panels has been actively carried out.For example, the magazine ``Nikkei Electronics''
No. 211 to 240 of “No. 351” (issued on September 10, 1982)
The details are introduced on the page.
上記液晶テレビにおけるTFT（薄膜トランジス
タ）を用いたアクテイブマトリクスパネルの電極
回路図の一例を第６図に示す。同図において１，
１……は第１基板上に形成されたセグメント電
極、２，２……はこれら各セグメント電極１，１
……に対応して第１基板上に形成されたTFT（薄
膜トランジスタ）であり、このTFT２，２……
のソースが対応する前記セグメント電極１，１…
…に接続されている。３，３……は列方向の前記
セグメント電極１，１……に対応するTFT２，
２……列毎にそのドレインに接続されたドレイン
ライン、４，４……は行方向の前記セグメント電
極１，１……に対応するTFT２，２……行毎に
そのゲートに接続されたゲートラインである。 FIG. 6 shows an example of an electrode circuit diagram of an active matrix panel using TFTs (thin film transistors) in the above liquid crystal television. In the same figure, 1,
1... are segment electrodes formed on the first substrate, 2, 2... are each of these segment electrodes 1, 1
It is a TFT (thin film transistor) formed on the first substrate corresponding to..., and these TFT2, 2...
The segment electrodes 1, 1... to which the sources correspond
…It is connected to the. 3, 3... are TFTs 2 corresponding to the segment electrodes 1, 1... in the column direction,
2... Drain line connected to its drain for each column, 4, 4... TFT corresponding to the segment electrodes 1, 1... in the row direction 2, 2... Gate connected to its gate for each row It's a line.
一方、５は前記各セグメント電極１，１……、
TFT２，２……、ドレインライン３，３……、
ゲートライン４，４……が形成された第１基板に
対向する第２基板上に形成された共通電極であ
り、前記第１、第２基板間に液晶が充填されてい
る。 On the other hand, 5 indicates each segment electrode 1, 1...,
TFT2, 2..., drain line 3, 3...,
A common electrode is formed on a second substrate opposite to a first substrate on which gate lines 4, 4, . . . are formed, and liquid crystal is filled between the first and second substrates.
また、行数すなわち、前記ゲートライン４，４
……の数は240本であり、NTSC方式の１フイー
ルドの走査線数262.5本のうち有効走査線数に略
相当する。 In addition, the number of rows, that is, the gate lines 4, 4
The number of ... is 240, which approximately corresponds to the number of effective scanning lines among the 262.5 scanning lines of one field in the NTSC system.
よつて、駆動時には奇数フイールド及び偶数フ
イールド時夫々、240本全部を使用し、同一素子
は1/60秒後に再び駆動される。 Therefore, during driving, all 240 lines are used for both odd and even fields, and the same element is driven again after 1/60 seconds.
そして、前記アクテイブマトリクスパネルのド
レインライン３，３……に映像信号が印加される
のであるが、通常、液晶を駆動する場合、その耐
久性等を考慮して交流駆動、すなわち所定周期で
信号の極性を反転させることが好ましく、前記映
像信号は例えば第７図の如くなる。 A video signal is applied to the drain lines 3, 3, etc. of the active matrix panel. Normally, when driving a liquid crystal, AC drive is used in consideration of its durability, that is, the signal is applied at a predetermined period. It is preferable to invert the polarity, and the video signal becomes as shown in FIG. 7, for example.
すなわち、奇数フイールドのｎ番目をOn、偶
数フイールドのｎ番目をEnとすると、奇数フイ
ールドO1，O2は正極性、偶数フイールドE1，E2
は負極性となるが如く、フイールド毎に極性を反
転せしめている。 In other words, if the nth odd field is On and the nth even field is En, the odd fields O 1 and O 2 are positive polarity, and the even fields E 1 and E 2
The polarity is reversed for each field so that it becomes negative polarity.
よつて、同一素子が同一極性で駆動される周期
は1/30秒すなわち１フレーム周期となる。このた
め、極性反転による画面上のフリツカ（チラつ
き）がほとんど目につかない。 Therefore, the period in which the same element is driven with the same polarity is 1/30 second, or one frame period. Therefore, flickering on the screen due to polarity reversal is hardly noticeable.
しかしながら上述の従来例では、行数が240本
であり、画素数が少なく比較的解像度の低い画面
となる欠点を有していた。 However, the above-mentioned conventional example has the disadvantage that the number of lines is 240, and the number of pixels is small, resulting in a screen with relatively low resolution.
このため、上記行数を480本として、画素数を
多くし、画質向上を計る方法が提案されている。 For this reason, a method has been proposed in which the number of lines is increased to 480 and the number of pixels is increased to improve the image quality.
第８図に第２の従来例におけるアクテイブマト
リクスパネルの電極回路図を示し、第６図と同一
部分には同一図番を付し説明を省略する。 FIG. 8 shows an electrode circuit diagram of an active matrix panel in a second conventional example, and the same parts as in FIG. 6 are given the same figure numbers and their explanations are omitted.
同図においてゲートライン４１，４２……は
480本であり夫々、各行毎に左右に引出されてお
り、ゲートライン４１……には奇数フイールド
時、ゲート信号が印加され、ゲートライン４２…
…には偶数フイールド時にゲート信号が印加され
る。 In the same figure, gate lines 41, 42...
There are 480 lines, and they are drawn out to the left and right for each row, and a gate signal is applied to the gate lines 41... in an odd field, and the gate lines 42...
A gate signal is applied to ... in an even field.
そして、上記アクテイブマトリクスパネルのド
レインライン３，３……に印加される映像信号は
第９図に示す如く、２フイールド毎に極性が反転
され、同一素子が同一極性で駆動される周期は1/
１５秒すなわち２フレーム周期となつてしまう。 The polarity of the video signal applied to the drain lines 3, 3, . . . of the active matrix panel is reversed every two fields, as shown in FIG.
This results in a period of 15 seconds, or 2 frames.
このため、極性反転による画面上のフリツカが
低周波となり、非常に目立つという欠点があつ
た。 For this reason, the flicker on the screen due to polarity reversal has a low frequency and is very noticeable.
尚、上述の従来例におけるカラーマトリクスパ
ネルでは液晶を挾んでセグメント極極と対向する
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各カラーフイルタが
水平ライン方向に繰り返し揃列配置され且つ、ラ
イン毎に揃列順序が異なるいわゆるモザイク状に
配置されており、前記揃列するＲ，Ｇ，Ｂ各々が
カラー単位表示素子を構成している。 In addition, in the color matrix panel in the above-mentioned conventional example, the R (red), G (green), and B (blue) color filters sandwiching the liquid crystal and facing the segment poles are repeatedly arranged in alignment in the horizontal line direction, and They are arranged in a so-called mosaic pattern in which the alignment order differs from line to line, and each of the aligned R, G, and B constitutes a color unit display element.
そして、前記各カラー単位表示素子に印加する
信号としては、あるタイミングにおいて、Ｒ，
Ｇ，Ｂ原色信号のうち一つの選択し、これをサン
プリングして印加し、順次これを繰り返す。 At a certain timing, the signals applied to each color unit display element are R,
One of the G and B primary color signals is selected, sampled and applied, and this is sequentially repeated.
(ハ) 発明が解決しようとする問題点
本発明は上述の点に鑑み為されたものであり、
カラーマトリクス表示装置の行数を例えば240本
から480本に増やして画素数を多くし、解像度向
上を計つた場合でも、液晶の交流駆動による画面
上のフリツカが目立たなくすることを目的とす
る。(c) Problems to be solved by the invention The present invention has been made in view of the above points,
The purpose is to make flicker on the screen less noticeable due to alternating current driving of the liquid crystal even when the number of lines of a color matrix display device is increased from, for example, 240 to 480 to increase the number of pixels and improve resolution.
(ニ) 問題点を解決するための手段
本発明の液晶表示装置は順次、同一タイミング
においてＲ，Ｇ，B3原色信号のうち２つの原色
信号を選択した後、１水平走査期間内に前記２つ
の色信号の夫々を２行単位のカラー単位表示素子
の各行に印加すると共に、１垂直走査期間毎に前
記２つの色信号の極性を反転せしめている。(d) Means for Solving the Problems The liquid crystal display device of the present invention sequentially selects two primary color signals from among the R, G, and B three primary color signals at the same timing, and then selects the two primary color signals within one horizontal scanning period. Each of the color signals is applied to each row of color unit display elements in units of two rows, and the polarities of the two color signals are reversed every vertical scanning period.
(ホ) 作用
上述の手段により、行数を増やしても同一表示
素子が同一極性で駆動される周期が比較的短かい
１フレーム周期となる。(E) Effects With the above-described means, even if the number of rows is increased, the period in which the same display elements are driven with the same polarity becomes a relatively short one frame period.
(ヘ) 実施例
以下、図面に従い本発明の一実施例を説明す
る。(F) Embodiment An embodiment of the present invention will be described below with reference to the drawings.
本実施例に用いる液晶マトリクスパネルは画素
数480×480のａ−SiTFT（アモルフアスシリコン
薄膜トランジスタ）を用いた２重アクテイブマト
リクスカラーLCDパネルであり、第１図に示す
如く、隣接する２行単位に属する全てのセグメン
ト電極１，１……に対応する各TFT２，２……
のゲートに共通のタイミング信号を印加する１本
のゲートライン４３が連なつており、この２行単
位の一方の行のセグメント電極に対応する各
TFTのドレインと他方の行のセグメント電極に
対応する各TFTのドレインとには夫々異なる信
号が供給されるドレインライン３１，３２……が
連なつている。 The liquid crystal matrix panel used in this example is a dual active matrix color LCD panel using a-SiTFT (amorphous silicon thin film transistor) with a pixel count of 480×480. Each TFT 2, 2... corresponds to all the segment electrodes 1, 1... that belong to it.
A single gate line 43 is connected to apply a common timing signal to the gates of the gates, and each gate line 43 that corresponds to the segment electrode of one row of the two-row unit is connected.
Drain lines 31, 32, . . . to which different signals are supplied are connected to the drain of the TFT and the drain of each TFT corresponding to the segment electrode of the other row.
すなわち、本実施例におけるゲートライン４
３，４３……は、従来の同一行数のマトリクスに
比して半減しているいわゆる２重マトリクス構造
となつている。 That is, the gate line 4 in this embodiment
3, 43, . . . have a so-called double matrix structure, which is half the number of conventional matrices with the same number of rows.
そして、前記２行単位のうち奇数行に対応する
ドレインライン３１……及び偶数行に対応するド
レインライン３２……に夫々印加される映像信号
は第２図に示す如く奇数フイールドO1，O2は正
極性、偶数フイールドE1，E2は負極性となる如
く１フイールド毎に極性が反転せしめられてい
る。 The video signals applied to the drain lines 31 corresponding to the odd rows and the drain lines 32 corresponding to the even rows among the two row units are connected to the odd fields O 1 , O 2 as shown in FIG. The polarity is reversed for each field so that E 1 and E 2 have a positive polarity, and even fields E 1 and E 2 have a negative polarity.
ここで、前記ドレインラインに印加される映像
信号は実際には後述する如く、色信号切換回路に
よりRGB3原色信号のうち２つを同一タイミング
で選択し、この選択された２つの色信号を同一タ
イミングでサンプリングしたものであり、これを
夫々、ドレインライン３１……及び３２……に順
次印加していく。よつて、１つのゲートライン４
３にタイミング信号が印加されているとき（１水
平走査期間）は、２行分のカラー単位表示素子が
同時に駆動される。 Here, as will be described later, the video signal applied to the drain line is actually a color signal switching circuit that selects two of the RGB three primary color signals at the same timing, and outputs these two selected color signals at the same timing. These samples are sequentially applied to the drain lines 31 . . . and 32 . Therefore, one gate line 4
When a timing signal is applied to 3 (one horizontal scanning period), two rows of color unit display elements are simultaneously driven.
従つて、同一素子が同一極性で駆動される周期
１／３０秒となり、交流駆動による画面上のフリツカ
は実質上目立たない。 Therefore, the cycle in which the same elements are driven with the same polarity is 1/30 seconds, and flicker on the screen due to AC driving is substantially inconspicuous.
次に第３〜第５図に従い本実施例におけるカラ
ーLCDパネルの駆動回路について説明する。 Next, the drive circuit for the color LCD panel in this embodiment will be explained with reference to FIGS. 3 to 5.
本実施例における駆動回路は大別すると、カラ
ーLCDパネル６、第１及び第２列駆動部７，８、
行駆動部９、色信号処理回路１０及び同期制御回
路１１により構成される。 The drive circuit in this embodiment can be roughly divided into a color LCD panel 6, first and second column drive sections 7 and 8,
It is composed of a row driving section 9, a color signal processing circuit 10, and a synchronization control circuit 11.
LCDパネル６は第１図のマトリクスパネルに
モザイク状のカラーフイルタを対向せしめたもの
であり、左上から水平方向に順次Ｇ，Ｒ，Ｂ……
の如くカラー単位表示素子が揃列している。 The LCD panel 6 is a matrix panel shown in Fig. 1 with mosaic color filters facing each other, and is sequentially G, R, B, etc. in the horizontal direction from the upper left.
The color unit display elements are aligned as shown in the figure.
第１、第２列駆動部７，８は同期制御回路１１
より発生する第１クロツクパルスCP1及び第１ス
タートパルスST1が夫々与えられる第１及び第２
シフトレジスタ７１，８１及びこのシフトレジス
タの各桁の出力パルスがサンプリングパルスとし
て与えられ、色信号処理回路１０からの色信号を
サンプリングすると共に、水平同期パルスHpに
より１水平走査期間ホールドする第１及び第２サ
ンプルホールド回路７２，８２とで構成され、こ
の第１、第２サンプルホールド回路出力により、
各TFTのドレインが駆動される。 The first and second column drive units 7 and 8 are provided by a synchronous control circuit 11
A first clock pulse CP 1 and a first start pulse ST 1 generated by
The first and second shift registers 71 and 81 and the output pulses of each digit of the shift registers are given as sampling pulses, and the color signals from the color signal processing circuit 10 are sampled and held for one horizontal scanning period by the horizontal synchronization pulse Hp. It is composed of second sample and hold circuits 72 and 82, and by the outputs of the first and second sample and hold circuits,
The drain of each TFT is driven.
行駆動部９は前記同期制御回路１１より発生す
る第２スタートパルスST2をデータ入力とし、水
平同期パルスHpをクロツク入力とするシフトレ
ジスタで構成され、その各桁出力が各TFT2行に
１本のゲートラインを駆動する。 The row drive unit 9 is composed of a shift register which takes the second start pulse ST 2 generated by the synchronization control circuit 11 as a data input and the horizontal synchronization pulse Hp as a clock input, and outputs each digit of the shift register, one for each two rows of TFTs. drive the gate line.
色信号処理回路１０は、３原色信号Ｒ，Ｇ，Ｂ
のうち２つを同一タイミングで順次選択し、夫々
切換順序を異にした２つの原色信号列C1，C2を
得る色信号切換回路１０１とこの２つの信号列
C1，C2の極性を垂直同期パルスVpに基づいて、
１フイールド毎に反転せしめる極性反転回路１０
２とで構成され、この極性反転回路出力C1′，
C2′が夫々、前記第１及び第２サンプルホールド
回路７１，８１に供給される。 The color signal processing circuit 10 processes three primary color signals R, G, and B.
A color signal switching circuit 101 that sequentially selects two of them at the same timing to obtain two primary color signal trains C 1 and C 2 in different switching orders, and these two signal trains.
The polarity of C 1 and C 2 is determined based on the vertical synchronization pulse Vp.
Polarity inversion circuit 10 that inverts every field
2, and this polarity inversion circuit output C 1 ′,
C 2 ' are supplied to the first and second sample and hold circuits 71 and 81, respectively.
同期制御回路１１はPLL回路を内蔵しており、
水平同期パルスHpに同期した第１スタートパル
スST1、垂直同期パルスVpに同期した第２スタ
ートパルスST2及び前記PLL回路内のVCOの分
周出力である第１クロツクパルスCP1を作成す
る。 The synchronous control circuit 11 has a built-in PLL circuit,
A first start pulse ST 1 synchronized with the horizontal synchronization pulse Hp, a second start pulse ST 2 synchronized with the vertical synchronization pulse Vp, and a first clock pulse CP 1 which is the frequency-divided output of the VCO in the PLL circuit are created.
次に第５図に従い色信号切換回路の具体的構成
について説明する。 Next, the specific configuration of the color signal switching circuit will be explained with reference to FIG.
１０１ａは第１クロツクパルスCP1により制御
され、出力Q1a，Q2aQ3aを有する第１の３進カウ
ンタ、１０１ｂは水平同期パルスHpにより制御
され出力Q1b，Q2b，Q3bを有する第２の３進カウ
ンタであり、各カウンタの３つの出力には図中右
方から順次ハイ出力状態が移動する様構成されて
いる。 101a is a first ternary counter controlled by a first clock pulse CP 1 and has outputs Q 1a , Q 2a Q 3a ; 101b is a second ternary counter controlled by a horizontal synchronization pulse Hp and has outputs Q 1b , Q 2b , Q 3b ; This is a ternary counter, and the three outputs of each counter are configured so that the high output state sequentially moves from the right side in the figure.
S1〜S3は夫々、前記第１の３進カウンタ出力
Q1a，Q2a，Q3aがハイのときオンとなり、夫々
Ｇ，Ｒ，Ｂの信号を選択して第１出力ラインl1に
導出する第１〜第３アナログスイツチ、S4〜S6は
同じく夫々、前記出力Q1a，Q2a，Q3aがハイのと
きオンとなり、夫々Ｒ，Ｂ，Ｇの信号を選択して
第２出力ラインl2に導出する第４〜第６アナログ
スイツチ、S7〜S9は同じく夫々前記出力Q1a，
Q2a，Q3aがハイのときオンとなり、夫々Ｂ，Ｇ，
Ｒの信号を選択して第３出力ラインl3に導出する
第７〜第９アナログスイツチである。 S 1 to S 3 are the outputs of the first ternary counter, respectively.
The first to third analog switches, S4 to S6 , are turned on when Q1a , Q2a, and Q3a are high, and select the G, R, and B signals, respectively, and output them to the first output line l1 . Similarly, fourth to sixth analog switches, S, are turned on when the outputs Q1a , Q2a , and Q3a are high, and select R, B, and G signals and output them to the second output line l2 , respectively. 7 to S9 are the outputs Q1a , respectively.
It turns on when Q 2a and Q 3a are high, and B, G, and
The seventh to ninth analog switches select the R signal and output it to the third output line l3 .
よつて、第１出力ラインl1にはＧ，Ｒ，Ｂ，
Ｇ，Ｒ，Ｂ，……，第２出力ラインl2にはＲ，
Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，……，第３出力ラインl3に
はＢ，Ｇ，Ｒ，Ｂ・Ｇ，Ｒ，……，の順序で夫々
出力される。 Therefore, the first output line l1 has G, R, B,
G, R, B, ..., the second output line l2 has R,
B, G, R, B, G, . . . are output to the third output line l3 in the order of B, G, R, B.G, R, .
また、S10〜S12は、夫々、前記第２の３進カウ
ンタ出力Q1b，Q2b，Q3bがハイのときオンとな
り、夫々、l1，l2，l3の出力を選択して第１原色
信号列C1を得る第10〜第12アナログスイツチ、
S13〜S15は同じく夫々、前記出力Q1b，Q2b，Q3b
がハイのときオンとなり、夫々l3，l1，l2の出力
を選択して、第２原色信号列C2を得る第13〜第
15アナログスイツチである。 Further, S10 to S12 are turned on when the second ternary counter outputs Q1b , Q2b , and Q3b are high, respectively, and select the outputs of l1 , l2 , and l3, respectively. 10th to 12th analog switches for obtaining the first primary color signal train C1 ;
Similarly, S 13 to S 15 correspond to the outputs Q 1b , Q 2b , and Q 3b , respectively.
is turned on when is high, and selects the outputs of l 3 , l 1 , and l 2 , respectively, to obtain the second primary color signal sequence C 2 .
15 analog switch.
よつて、前記原色信号列C1としては１水平走
査期間毎に、l1，l2，l3……の順序で出力を得、
同時に第２原色信号列C2としてはl3，l1，l2……
の順序で出力を得る。 Therefore, as the primary color signal train C 1 , outputs are obtained in the order of l 1 , l 2 , l 3 . . . every horizontal scanning period,
At the same time, the second primary color signal train C 2 is l 3 , l 1 , l 2 . . .
Get the output in the order.
次に、第３図の駆動回路の動作を第４図と共に
説明する。 Next, the operation of the drive circuit shown in FIG. 3 will be explained with reference to FIG. 4.
同期制御回路１１からの第１スタートパルス
ST1が第１及び第２シフトレジスタ７１，８１に
印加されると、第１クロツクパルスCP1の立上り
に同期したパルスが各桁出力Q1，Q2，Q3……に
順次シフトされ、この各桁出力の立下りにより、
前記極性反転回路１０２出力C1′，C2′が順次サン
プルホールドされ、この出力が順次２行単転のカ
ラー単位表示素子の上下の行のドレインラインに
夫々印加される。以降、この動作は水平周期で繰
返される。 First start pulse from synchronous control circuit 11
When ST 1 is applied to the first and second shift registers 71 and 81, pulses synchronized with the rising edge of the first clock pulse CP 1 are sequentially shifted to each digit output Q 1 , Q 2 , Q 3 . Due to the fall of each digit output,
The outputs C 1 ' and C 2 ' of the polarity inversion circuit 102 are sequentially sampled and held, and the outputs are sequentially applied to the drain lines of the upper and lower rows of the two-row single rotation color unit display element, respectively. From then on, this operation is repeated in horizontal cycles.
一方、前記行駆動部９は前記同期制御回路１１
からの第２スタートパルスST2の印加により前記
第１、第２シフトレジスタの動作と同様に、クロ
ツク入力である水平同期パルスHpの立上りに同
期したパルスが各桁出力に順次シフトされ、この
各桁出力が２行単位に一本のゲートラインに印加
され、該当する各TFTをオンとする。以降、こ
の動作は垂直周期で繰り返される。 On the other hand, the row driving section 9 is connected to the synchronization control circuit 11.
By applying the second start pulse ST 2 from ST2, pulses synchronized with the rising edge of the horizontal synchronizing pulse Hp, which is the clock input, are sequentially shifted to each digit output in the same manner as in the operations of the first and second shift registers. Digit output is applied to one gate line in units of two rows, turning on each corresponding TFT. Thereafter, this operation is repeated in vertical cycles.
(ト) 発明の効果
上述の如く本発明に依れば、カラーLCDパネ
ルの行数を例えば480本として解像度向上を計つ
た場合でも、液晶パネルの交流駆動時、同一画素
が同一極性で駆動される周期は例えば240本の場
合と同様の1/30秒すなわち１フレーム周期と比較
的短かくなるので、画面上でのフリツカが目立た
なくなり、大巾な画質向上を計ることができる。(g) Effects of the Invention As described above, according to the present invention, even if the number of rows of a color LCD panel is set to, for example, 480 to improve resolution, the same pixels are driven with the same polarity when the LCD panel is driven with AC. Since the cycle is relatively short, for example, 1/30 second, or one frame cycle, which is the same as in the case of 240 lines, flickering on the screen becomes less noticeable, making it possible to significantly improve image quality.
第１図は本発明の一実施例におけるアクテイブ
マトリクスパネルの電極回路図、第２図は第１図
のパネルに印加する映像信号波形図、第３図は本
実施例における駆動回路のブロツク図、第４図は
第３図のタイムチヤート、第５図は色信号切換回
路の回路図、第６図は従来の240行のアクテイブ
マトリクスパネルの電極回路図、第７図は第６図
のパネルに印加する映像信号波形図、第８図は従
来の480行のアクテイブマトリクスパネルの電極
回路図、第９図は第８図のパネルに印加する映像
信号波形図である。
６……カラーLCDパネル、７，８……第１、
第２列駆動部、９……行駆動部、１０……色信号
処理回路、１１……同期制御回路。
FIG. 1 is an electrode circuit diagram of an active matrix panel in one embodiment of the present invention, FIG. 2 is a video signal waveform diagram applied to the panel of FIG. 1, and FIG. 3 is a block diagram of a drive circuit in this embodiment. Figure 4 is the time chart of Figure 3, Figure 5 is the circuit diagram of the color signal switching circuit, Figure 6 is the electrode circuit diagram of the conventional 240-row active matrix panel, and Figure 7 is the panel of Figure 6. FIG. 8 is an electrode circuit diagram of a conventional 480-row active matrix panel, and FIG. 9 is a waveform diagram of the video signal applied to the panel of FIG. 6...Color LCD panel, 7, 8...1st,
2nd column drive unit, 9... Row drive unit, 10... Color signal processing circuit, 11... Synchronization control circuit.
Claims (1)
れ、２行分の前記カラー単位表示素子に共通に接
続された走査ラインと、前記２行のうち一方の行
に属する前記カラー単位表示素子に接続される第
１信号ラインと前記２行のうち他方の行に属する
前記カラー単位表示素子に接続される第２信号ラ
インとを備えるカラー液晶マトリクスパネルと、 前記第１及び第２信号ラインに接続される第１
第２列駆動部と、 前記走査ラインに接続される第１第２列駆動部
と、 Ｒ，Ｇ，B3原色信号が各々異なる順序で整列
する３組の原色信号列を作成する第１アナログス
イツチ群と前記３組の原色信号列から１ライン毎
に異なる２組の原色信号列を選択する第２アナロ
グスイツチ群とからなる色信号切換回路と、 前記２組の原色信号列をそれぞれ、１フイール
ド毎に極性反転する極性反転回路とからなり、 前記極性反転回路により極性反転された２組の
原色信号列をそれぞれ前記第１及び第２列駆動に
供給することを特徴とする液晶表示装置。[Scope of Claims] 1. A matrix in which a plurality of color unit display elements are arranged, a scanning line commonly connected to two rows of the color unit display elements, and a color belonging to one of the two rows. a color liquid crystal matrix panel comprising a first signal line connected to a unit display element and a second signal line connected to the color unit display element belonging to the other of the two rows; The first connected to the signal line
a second column drive section, a first and second column drive section connected to the scanning line, and a first analog switch that creates three sets of primary color signal trains in which R, G, and B3 primary color signals are arranged in different orders. and a second analog switch group for selecting two different sets of primary color signal strings for each line from the three sets of primary color signal strings; 1. A liquid crystal display device comprising: a polarity inversion circuit that inverts polarity at each time, and supplies two sets of primary color signal columns whose polarities have been inverted by the polarity inversion circuit to the first and second column drives, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23710584A JPS61116393A (en) | 1984-11-09 | 1984-11-09 | Liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23710584A JPS61116393A (en) | 1984-11-09 | 1984-11-09 | Liquid crystal display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116393A JPS61116393A (en) | 1986-06-03 |
| JPH0315195B2 true JPH0315195B2 (en) | 1991-02-28 |
Family
ID=17010481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23710584A Granted JPS61116393A (en) | 1984-11-09 | 1984-11-09 | Liquid crystal display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116393A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677567B2 (en) * | 1987-10-16 | 1997-11-17 | シチズン時計株式会社 | Liquid crystal display |
| JPH02132419A (en) * | 1988-11-14 | 1990-05-21 | Sanyo Electric Co Ltd | Full-line liquid crystal display device |
| CN102023448A (en) * | 2010-12-08 | 2011-04-20 | 深圳市华星光电技术有限公司 | Liquid crystal display panel |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156995A (en) * | 1982-03-12 | 1983-09-19 | 三洋電機株式会社 | Color liquid crystal display |
| JPS5946686A (en) * | 1982-09-09 | 1984-03-16 | セイコーエプソン株式会社 | Liquid crystal display |
| JPS59158178A (en) * | 1983-02-28 | 1984-09-07 | Sony Corp | Liquid crystal display device |
-
1984
- 1984-11-09 JP JP23710584A patent/JPS61116393A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156995A (en) * | 1982-03-12 | 1983-09-19 | 三洋電機株式会社 | Color liquid crystal display |
| JPS5946686A (en) * | 1982-09-09 | 1984-03-16 | セイコーエプソン株式会社 | Liquid crystal display |
| JPS59158178A (en) * | 1983-02-28 | 1984-09-07 | Sony Corp | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116393A (en) | 1986-06-03 |
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