JPH0766255A - 半導体製造方法及び製造ライン - Google Patents
半導体製造方法及び製造ラインInfo
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
性を判断することが可能な半導体等のパターン製造方法
を提供することにある。 【構成】製造途中のパターンの画像を検出し、検出した
画像信号と基準の画像信号を比較してパターンの位置ず
れを形状の不一致として検出することを、プロセス処理
後に行い、この形状の不一致に基づいてプロセスの良否
を判断する。また、形状の不一致の検出をプロセス処理
の前後で行い、この形状の不一致に基づいて異物の有害
性を判断する。 【効果】正常部を欠陥として検出する虚報が少なく、微
細欠陥の検出感度を向上できる。従って、今後の0.1
〜0.2μm欠陥を信頼性高く検出できる。また、プロ
セスの良否や異物の有害性を判断することが可能な半導
体等のパターン製造方法を提供できる。
Description
造方法及びその製造ラインに係り、特に半導体ウェハや
液晶ディスプレイなどのパターンの高歩留まり量産を実
現する方法及びその製造ラインに関する。
留まりで製造するには、製造途中の半導体等のパターン
上の外観不良や異物を自動外観検査装置により迅速に検
出し、適切と思われる対策、例えば製造装置の清掃、プ
ロセス条件の見直しなどを実施している。外観不良を検
出する方法としては、例えば特開昭60−73310、
特開平1−143938などがある。これらにより不良
を検出し、歩留まり低下を最小限に食い止める努力がな
されている。
体が例えば16MDRAMや64MDRAMのような超
LSIになってくると、検出すべき外観不良が例えば
0.25μm以下と微細化していき、従来型の自動外観
検査手法・装置では検出できなくなる。図32に示すよ
うに、検出法は2値比較、濃淡比較と進んできたが、デ
バイスが微細化していくにつれ欠陥信号に対し膜厚の違
いなどによる正常部濃淡差が大きくなり、微細な欠陥が
検出できなくなる。即ち、半導体の電気的特性や信頼性
に影響する所望の微細欠陥を検出しようとすれば、正常
部を検出してしまう虚報が多発し、虚報を許容値以下に
すれば所望の欠陥は検出できないことになる。
しても、真の有用な情報の他に虚報という誤った情報が
混入することになり、施すべき不良対策が適切なものと
はならない。従って、このような手法では製品の歩留ま
りは向上しない。
m欠陥を信頼性高く検出し、洗浄工程やエッチング、リ
ソグラフィ工程などのプロセスの良否を的確に判断する
方法を提供することにある。また、異物の有害性を判断
する方法を提供することにある。さらに、プロセスの良
否や異物の有害性を判断することが可能な半導体等のパ
ターン製造方法を提供することにある。
のような考えを実現することで上記目的を達成した。 製造途中のパターンの画像を検出し、検出した画像信
号と基準の画像信号を比較してパターンの位置ずれを形
状の不一致或いはパターンの出来具合を表すものとして
検出する。
ス処理後に行い、この形状の不一致や出来具合に基づい
てプロセスの良否を判断する。
後で行い、この形状の不一致に基づいて異物の有害性を
判断する パターンの位置ずれは、画像信号を微分しその極性を
比較して検出する。
来具合の分布を用いてプロセスの良否や異物の有害性を
判断する。
て検出する虚報が少なく、微細欠陥の検出感度を向上で
きる。即ち、図33に示すように、従来の濃淡差プラス
しきい値による欠陥検出では、膜厚の違いなどによる正
常部と欠陥の違いが識別できなかったものが、欠陥を位
置ずれとしてとらえることにより欠陥を高精度に検出で
きるようになる。特に、画像信号が右上がりか右下がり
かによって比較するとパターンの位置ずれをはじめて正
確に検出できるようになる。従って、今後の0.1〜
0.2μm欠陥を信頼性高く検出できる。また、によ
れば、プロセスの良否を的確に判断する方法を提供でき
る。また、によれば、異物の有害性を判断する方法を
提供できる。さらに、プロセスの良否や異物の有害性を
判断することが可能な半導体等のパターン製造方法を提
供できる。
示すものである。ウェーハの製造ラインにおいて、欠陥
検出による歩留まり向上を示している。特に、ここで
は、半導体の製造ラインにおいて、歩留まりを向上し、
良品素子を得るための2つの管理項目を示している。第
1は、異物管理である。第2は、プロセス管理である。
をあるプロセス装置にかけた場合、既に付着していた異
物にはプロセス装置によってパターンの形状不良(欠陥)
となるものと形状不良とならないものがあり、形状不良
となる異物を有害異物として識別するものである。有害
異物になるかどうかは、異物の組成や寸法に起因する。
有害異物ではない異物は、歩留まり向上対策という観点
に立てば、虚報と同じものとして扱ってよい。従って、
これは対策上有益ではない。そこで、有害異物のみを正
しく識別することが、歩留まり向上に必要となる。
あるプロセス装置にかけた場合、プロセスの条件不良等
によって、パターンに形状不良が発生する。従って、形
状不良を検出すれば、プロセスの条件出しや評価が可能
になる。また、パターンの出来具合(必ずしも欠陥とは
ならないものも含めて)も評価できる。
め、パターンの形状不良を検出する。次に、パターンの
形状不良の検出を説明する。
状不良の検出装置の1例である。同図において、1次元
イメージセンサ4の走査をY方向の走査に一致させ、こ
れにより、被検査パターンであるLSIウェーハ1を対
物レンズ3を介して1次元に検出可能にするとともに、
XYテーブル1AによりLSIウェーハ1を上記イメー
ジセンサ4の主走査と直交する方向、即ちX方向に移動
させることによって被検査パターンを2次元の画像とし
て検出可能にしている。なお、LSIウェーハ1は照明
用ランプ2により照明されている。上記イメージセンサ
4の出力信号は遅延メモリ6によりウェーハ1を1チッ
プ分移動する時間だけ遅らせる。これにより、イメージ
センサ4の出力信号と遅延メモリ6の出力信号は、隣接
するチップ1aと1bの画像信号に相当する。これらの
画像信号を画像処理装置7により比較し、不一致を欠陥
として検出する。
するが、画像の検出手段としてSEM(走査電子顕微鏡)
を用いれば、SEM画像の比較検査になる。その他、画
像として検出できるものならば何でも使用できる。
途良品パターンを撮像して得られる画像でもよい。この
場合、以下で述べる不一致(欠陥)の検出は、良品パタ
ーンからのずれとなる。また、良品パターンの座標が分
かっている場合は、座標からのずれも検出できることに
なる。即ち、形状不良の検出と上記したが、パターンの
座標チェック(長寸法や短寸法いずれのチェック)もで
きる。
出画像信号f及び記憶画像信号gをそれぞれ1次微分回
路10a、10b、2次微分回路11a、11bによ
り、画素ごとに順次1次微分及び2次微分する。
すように画像より3×3画素を順次切り出して8方向の
1次微分o、p、・・・・・v及びo’、p’、・・・
・・vを求め、それぞれの極性(1,0)と、1次微分
の絶対値を2値化して得られる値(1,0)とからな
る、例えば16bitの信号100a、100bを出力
する。ここで、極性の“1”は正を、“0”は負を表
す。
すように、1、−2、1なるオペレータを画素に適用
し、しきい値Dthで2値化して、パターンのエッジの
暗い領域を“1”に、それ以外を“0”にして、例えば
1bitの信号101a、101bとして出力する。
a、13bにより、1次微分回路10a、10bの出
力、及び2次微分回路11a,11bの出力を切り出
す。切り出し回路12a、13aは、例えば5×5画素
の領域を切り出し、±2画素シフトした状態を作る。切
り出し回路12b、13bは、上記5×5画素の中央位
置と同期させる。
り、切り出し回路12a、12b、13a、13bの出
力を用いて、±2画素シフトした検出画像信号及び記憶
画像信号の1次微分、2次微分結果をそれぞれ比較す
る。即ち、2次微分により抽出されたパターンエッジの
暗い領域において、検出画像信号と記憶画像信号のそれ
ぞれの8方向(個)の1次微分の極性とその絶対値の大
小を各方向ごとに比較し、いずれかの絶対値が大なる領
域で極性が一致しない画素を不一致として値“1”を出
力する。切り出し回路12a、12bは、例えば5×5
画素の25個の出力を有するので、その場合上記極性比
較回路14a〜14yも25個存在する。
り、極性比較回路14a〜14yにより得られる不一致
画素数を例えば1024画素×256画素毎に計数す
る。位置ずれ量検出回路16は、カウンタ回路15a〜
15yにより得られる不一致画素数を解析し、不一致画
素数が、例えば設定値より小さくなる位置ずれ量(ΔX
1、ΔY1)、・・・・・・(ΔXm、ΔYm)を出力す
る。この位置ずれ量は、例えば図7に示すようなもので
ある。
を遅延回路17a〜17yにより、上記位置ずれ量が求
められるまで遅延させる。そして、領域選択回路18a
〜18yにより、上記位置ずれ量(ΔX1、ΔY1)・・
・・・(ΔXm、ΔYm)に相当する位置の極性比較回路
16の出力だけ生かし(activeにし)、その他はマスキ
ングする。そして、ANDゲート回路19により、領域
選択回路18a〜18yの出力の論理和をとり、値
“1”を欠陥として出力する。
く説明する。図8は、1次微分回路10a,10bの構
成例を示す図である。8bitのディジタル信号8より、
シフトレジスタ20a,20b及びラッチ21a〜21
iを用いてラッチ21a〜221iに3×3画素の領域
を切り出す。この3×3画素より図5に示した8方向の
1次微分を引算器22a〜22hを用いて算出する。こ
こで、引算器22aは図5の1次微分oを、引算器22
hは1次微分uに相当し、引算器22a〜22hの出力
は、1bitの符号bit,即ち正、負の極性(1、
0)と、残りの1次微分の絶対値(|f'|or|g'
|)を表す8bitとする。
分の絶対値(|f'|or|g'|)がしきい値Eth以
上であれば“1”を、しきい値Ethより小さければ
“0”を、即ち1次微分の絶対値を2値化して得られる
1bitの値(1、0)を出力する。即ち、引算器22
a〜22h及び2値化回路23a〜23hから隣接した
8個(方向)の極性を示す信号と隣接した8個(方向)
の絶対値の大小を示す信号とが合成されて16bit構
成で信号100a,100bとして出力される。
成例を示す図である。8bit構成のデイジタル信号8
より、シフトレジスタ24a,24b,及びラッチ25
a〜25iを用いてラッチ25a〜25iに3×3画素
の領域を切り出す。この3×3画素より、図6に示した
エッジオペレータを用いて2値のエッジパターンを抽出
する。即ち、加算器26、掛算機27及び加算器28に
より1、−2、1なるエッジオペレータを実現する。図
6に示す他の3種類のエッジオペレータも同様の方法で
加算器26、掛算器27及び加算器28により実現でき
る。(図9において他の3種類のエッジオペレータを行
う加算器26、掛算器27及び加算器28は省略されて
いる。)これを2値化回路29により設定したしきい値
Dthで2値化し、パターンのエッジの暗い領域を
“1”とし、それ以外の領域を“0”にして1bit構
成の信号101a,101bとして出力する。
構成例を示す図である。1次微分回路10aから出力さ
れる16bitのディジタル信号(8個の極性(1,
0)と8個の1次微分の絶対値の大小(1,0)との合
成信号)100aより、シフトレジスタ30a〜30
d,及びラッチ31a〜31yを用いてラッチ31a〜
31yに5×5画素の領域を切り出す。また、1次微分
回路10bから出力される16bitのディジタル信号
100b(8個の極性(1,0)と8個の1次微分の絶
対値の大小(1,0)との合成信号)よりシフトレジス
タ30e,30f,及びラッチ32a,32b,32c
を用いてラッチ32cに上記5×5画素の中央画素に相
当する画素を出力する。
同様な構成で実現することができる。図11に、その1
例を示す。2次微分回路11aから出力される1bit
の2値信号(エッジ領域、それ以外の領域を示す信号
(1、0))101aより、シフトレジスタ33a〜3
3d,及びラッチ34a〜34yを用いてラッチ34a
〜34yに5×5画素の領域を切り出す。また、2次微
分回路11bから出力される1bitの2値信号101
b(エッジ領域、それ以外の領域を示す信号(1、
0))よりシフトレジスタ33e,33f,及びラッチ
35a,35b,35cを用いてラッチ35cに上記5
×5画素の中央画素に相当する画素を出力する。
構成例を示す図である。同図において、1次微分信号の
絶対値が大の領域でのみ極性比較による不一致を有効と
する比較回路37aは、16bitの信号102、10
4に含まれる極性(正:1、負:0)について極性
(正:1、負:0)の不一致を検出して不一致の場合
“1”、一致の場合“0”なる信号を出力するEXOR
回路36a,16bitの信号102、104に含まれ
る1次微分信号の絶対値の大小を表す信号が二つとも
(共に)小のときは“0”信号を、それ以外は“1”信
号を出力するNAND回路36b,及びNAND回路3
6bの出力が“0”のときはEXOR回路36aから
“1”なる信号として出力される極性の不一致を出力さ
せないAND回路36cからなる。
37a〜37hの出力の論理和をとって、8個の比較回
路37a〜37hの内、少なくとも1個の比較回路37
a〜37hから1次微分信号の絶対値が大の領域でのみ
極性比較による不一致が検出されたとき、この極性不一
致信号を出力するものである。OR回路39は、切り出
し回路13a,13bから出力される2値化エッジパタ
ーン信号103、105の論理和をとり、検出画像信号
fと記憶画像信号gのいずれかに即ち切り出し回路13
aと13bのいずれかにエッジパターン“1”信号が検
出されたことを示す信号“1”を出力するものである。
AND回路40は、OR回路38の出力と39の出力と
の論理積をとり、1次微分信号の絶対値が大の領域にお
いて得られる極性不一致信号をエッジパターンにおいて
“1”なる信号を出力するものである。
なされるかを説明する。
差をもつ2つの回路パターンについて、検出画像信号f
1と記憶画像信号g1とについて、1次微分信号の絶対値
が小の領域(1次微分値|f'|and|g'|≦Eth、
Ethはしきい値)においては“0”にし、他の領域につ
いては1次微分の極性(正(1)、負(−1))信号に
変換した1次微分の極性波形を図14(a)に示す。そ
して、1次微分信号の絶対値が大の領域(1次微分値|
f'|or|g'|>Eth、Ethはしきい値)において、
1次微分(f')の極性(正(1)、負(−1))信号
と1次微分(g')の極性(正(1)、負(−1))信
号とを比較して不一致(1/−1)なる信号を、図4に
示す極性比較回路14a〜14yにおいて図12に示し
たOR回路38より、図14(f)に示すような判定結
果が得られる。即ち、1次微分信号の絶対値が大の領域
において検出画像信号f1と記憶画像信号g1とについて
極性の不一致として、図12に示す極性比較回路14a
〜14yのOR回路38から欠陥8bが検出される。
法に正確に一致している。これにより、本発明によれ
ば、プロセスの条件不良等によるパターンの形状誤差を
正確に把握することが可能であることがわかる。
目したが、これは回路パターンの何に着目したいかによ
っては、必ずしも必要ではない。ただし、通常は正常部
での誤検出を防ぐため、行うほうが良い。例えば、図1
5に示すように、検出画像信号f1と記憶画像信号g1と
について極性の不一致のみで欠陥8bを検出しただけで
は、図15に示すように検出画像信号f1と記憶画像信
号g1の相違によって正常部において極性の不一致が検
出され、欠陥として誤検出してしまう。そこで、1次微
分信号の絶対値が大の領域において検出画像信号f1と
記憶画像信号g1との極性の不一致を検出すれば、図1
4に示すように、正常部について誤検出することがなく
なる。
が微細化されるに伴って、検出画像信号f2と記憶画像
信号g2間で極性の不一致が検出され、正常部が欠陥と
して誤検出されてしまう。そこで、図17(a)に示す
検出画像信号f3と記憶画像信号g3とを、各々2次微分
回路11a,11bによって2次微分信号f3”、g3”
(図17(b)に2次微分として示す)を得、この2次
微分信号f3”、g3”をしきい値Dthで2値化したエッ
ジ信号101a,101b(図17(c)に2次微分の
2値化として示す)を得、図12に示すOR回路39で
何れかにエッジ信号があるかどうかOR検出し(図17
(d)に2次微分の2値化として示す)、“1”なる回
路パターンのエッジ信号を得る。そして、図12に示す
OR回路39でOR検出された“1”なる信号で、極性
比較回路14a〜14yのOR回路38から検出される
極性不一致による欠陥信号をAND回路40において論
理積をとってフィルタすることによって図16(c)に
示すように非エッジ領域で発生する正常部の誤検出を無
くすことができる。
っていても、回路パターンエッジに生じた形状不良が、
その有無のみならず、寸法を含めて正確に信頼性高く検
出可能になった。また、正常部を欠陥として誤って検出
する虚報が少なく、微細欠陥の検出感度を向上すること
ができる。これにより、初期の目的であるプロセスの評
価が正しく行え、製品歩留まりを向上することが可能に
なる。
なるときに、これを欠陥として検出するため、図23に
示すように差信号検出回路41により差信号を検出し、
これを2値化回路42を用いてしきい値Gthで2値化
してもよい。
を説明する。
基準多層パターンG2を図18(b)に示す。そして、
検出多層パターンF2の検出画像信号f2と基準多層パタ
ーンG2の記憶画像信号g2とについてその信号波形を図
18(c)に示す。これらの信号波形からわかるよう
に、両者の間に位置ずれのない部分と位置ずれのある部
分とが発生する。この位置のずれは、層間ずれと呼ばれ
るものであるが、正常パターンにおいても発生し、通常
許容する必要がある。この層間ずれは、虚報となる可能
性が大であり、これを検出しないようにする必要があ
る。
8(d)に示す微分の極性波形信号100a,100b
が得られる。この極性波形信号100a,100bを極
性比較回路14a〜14yにおいて比較しただけでは、
判定結果I(エッジ領域において極性不一致として図1
8(e)に示すように欠陥と正常部が誤検出される)が
生じる。そこで、図19(a)に示すように、検出画像
信号f3に対して記憶画像信号g3を左に切り出し回路1
2bでシフトさせた関係の微分極性波形信号100a,
100bを求める。そして、この極性波形信号100
a,100bを極性比較回路14a〜14yにおいて比
較して得られる判定結果II(エッジ領域において極性不
一致として図19(c)に示すように欠陥と正常部が誤
検出される)が得られる。これらの判定結果IとIIとを
AND回路19によって論理積をとることによって図2
0に示すような最終判定結果(真に欠陥による極性不一
致のみ検出できる)が得られる。
AND回路19の構成例を示す図である。遅延回路17
a〜17yより出力される極性比較結果は、切り出し回
路12a,12b,13a,13bによって±2画素シ
フトした位置において検出画像信号fと記憶画像信号g
との極性を比較した結果得られる不一致2値化信号であ
り、これと位置ずれ量検出回路16で得られる位置ずれ
量(ΔX1,ΔY1),・・・・・・(ΔXm,ΔYm)に
基づいて、領域選択回路(AND回路)18a〜18y
に入力される2値化信号が“1”なる信号として選択さ
れ、領域選択回路(AND回路)18a〜18yにおい
ては、極性比較回路14a〜14yから出力される不一
致2値化信号と位置ずれ量検出回路16から選択された
2値化信号との論理積がとられ、図21に示すように位
置ずれ量が定めたしきい値Fth(Sth)以上をマスキン
グし、AND回路19により±2画素の範囲でそれらの
論理積をとり、図20に示した判定を実現することがで
きる。これにより、層間ずれを検出しないようにでき
る。従って、従来法に比べ、正常部を欠陥として誤って
検出する虚報が少なく、微細欠陥の検出感度を向上でき
る。
プロセスの良否や異物の有害性を判断することが可能な
半導体等のパターン製造方法を提供することができる。
例のいくつかを示す。図1と表現を変えてあるが、基本
的な考え方は同じである。欠陥や異物の密度(発生頻
度)の推移をチェックするもの、1枚のウェーハに着目
し、プロセスを経るごとにどう変化するかをチェックす
る工程追跡、欠陥や異物の分布を調べるものなどがあ
る。いずれも、ラインの歩留まり向上に大きく寄与する
ものである。
追跡の方法と効果を示す。これは、本発明者らが特開昭
63−323276において記載したものと同一であ
る。これによれば、装置固有の欠陥を正しく抽出でき、
不良現象を顕在化できる。また、ウェーハ処理に同期し
て問題工程の早期発見が可能になる。いずれも、本発明
による、虚報がない、正確な欠陥検出が可能になって始
めてより大きな効果が期待されるものである。
示したものである。欠陥検出により、洗浄工程の清浄度
チェックを行い、洗浄条件にフィードバックする。図2
7は、洗浄工程の例を示したものである。
ックの例を示したものである。ステッパを例にとってい
る。欠陥検出により、パターンの解像度チェックを行っ
ている。
理プロセスを分岐する例を示す。欠陥の程度、数量、分
布等により、プロセスA,Bのいずれかを行う。ウェー
ハの搬送もこれに伴い、変更している。このように、プ
ロセスの選択を行うことにより、図30に示すように、
検出される欠陥の数を大幅に低減できるという効果が得
られる。
説明する。
精度に検出できるが、プロセスに情報をフィードバック
するためにはこの違いがどのようなものかを特定する必
要が有る。この欠陥の分類は、図31に示すように、欠
陥を検出後(a)全てを最後まで自動的に分類するもの
と(b)目視確認を途中で併用するものとがある。
察により欠陥を分類するが、2度目からは自動的に分類
するもので、欠陥の種類も短絡、断線、凸欠陥、凹欠
陥、グレイン、虚報などである必要は必ずしもなく、種
類A,B,C(これは不明)などでもかまわない。もち
ろん、形状が異なる欠陥と濃淡が異なる欠陥とに分類す
ることもあれば、立体的な形状を検出してこれに基づき
分類することも有効である。
視確認することにより、欠陥の種類をA,B,C…など
に分類し、次に検出した欠陥が既に分類済みのものと同
じ種類の者である場合には、目視確認することなく自動
的に上記A,B,C…の分類の何れかと判定する。これ
を繰返し行い、欠陥を種類ごとに分ける。
け、複数個用意する。即ち、大きな欠陥は多種類のカテ
ゴリーに分けられるので分類する種類も多く用意する
が、小さい欠陥は分けられるカテゴリーが一般適に少な
いので、分類する種類も少なくする。
た情報に基づいてプロセス等を制御する。また、フォト
マスクの設計データにフィードバックすることにより、
フォトマスクを設計し直す場合にも活用することができ
る。
上記した物のほかに、ゲートさんか膜欠陥、ピンホー
ル、層間絶縁膜欠陥、異物による断線、アルミ配線腐
食、アルミ配線部分のストレスマイグレーションによる
欠陥、ボンディングパッド部分の腐食、クラックなどで
あってもよい。
明によれば、正常部を欠陥として誤って検出する虚報が
少なく、微細欠陥の検出感度を向上できる。従って、今
後の0.1〜0.2μm欠陥を信頼性高く検出できる。
これにより、洗浄工程やリソグラフィ工程などプロセス
の良否やこれに伴い発生する異物の有害性を判断するこ
とが可能な半導体等のパターン製造方法、ラインを提供
できる。従って、製品歩留まりを大きく向上することが
できる。
誤って検出する虚報が少なく、微細欠陥の検出感度を向
上できる。従って、今後の0.1〜0.2μm欠陥を信
頼性高く検出できる。これにより、プロセスの良否や異
物の有害性を判断することが可能な半導体等のパターン
製造方法やラインを提供できる。
す平面図
図
す斜視図
示すブロック図
を示すブロック図
示すブロック図
ブロック図
ブロック図
ック図
ジセンサ、10a,10b…1次微分回路、11a,1
1b…2次微分回路、12a,12b,13a,13b
…切り出し回路、14a〜14y…極性比較回路、15
〜15y…カウンタ回路、16…位置ずれ量検出回路、
17a〜17y…遅延回路、18a〜18y…領域選択
回路、19…AND回路、7…画像処理装置、20…エ
ッジ検出回路、21…2値化回路、22…不一致検出回
路、23…遅延回路、24…位置合せ回路、25…欠陥
判定回路、26〜29…シフトレジスタ、30…EXO
R回路、31…カウンタ、32…最小値検出回路、3
6、37、39、40…シフトレジスタ、45…判定
器、46…加算器、47…不一致検出回路、48…不一
致検出画素数検出回路
Claims (22)
- 【請求項1】製造途中の半導体等のパターンの画像を検
出し、検出した画像信号と基準の画像信号を比較してパ
ターンの位置ずれを形状の不一致或いはパターンの出来
具合を表すものとして検出することをプロセス処理後に
行い、この形状の不一致や出来具合に基づいてプロセス
の良否を判断することを行うことを特徴とした半導体等
のパターン製造方法。 - 【請求項2】製造途中の半導体等のパターンの画像を検
出し、検出した画像信号と基準の画像信号を比較してパ
ターンの位置ずれを形状の不一致として検出することを
プロセス処理の前後で行い、この形状の不一致に基づい
て異物の有害性を判断することを行うことを特徴とした
半導体等のパターン製造方法。 - 【請求項3】請求項1において、検出した形状の不一致
の数量、或いは分布を用いてプロセスの良否を判断する
ことを特徴とした半導体等のパターン製造方法。 - 【請求項4】請求項2において、検出した形状の不一致
の数量、或いは分布を用いて異物の有害性を判断するこ
とを特徴とした半導体等のパターン製造方法。 - 【請求項5】請求項1において、検出した形状の不一致
の数量、或いは分布を用いてプロセスの条件出しを行う
ことを特徴とした半導体等のパターン製造方法。 - 【請求項6】請求項2において、検出した形状の不一致
の数量、或いは分布を用いて異物の有害性を判断するこ
とによりプロセスの良否を判断することを特徴とした半
導体等のパターン製造方法。 - 【請求項7】請求項1或いは2において、パターンの位
置ずれは、画像信号を微分しその極性を比較して検出す
ることを特徴とした半導体等のパターン製造方法。 - 【請求項8】製造途中の半導体等のパターンの画像を検
出し、検出した画像信号と基準の画像信号を比較して、
パターンの位置ずれを形状の不一致として検出すること
により、不一致の状態によって異なるプロセス処理を行
うことを特徴とする半導体等のパターン製造方法。 - 【請求項9】製造途中の半導体等のパターンの画像を検
出し、検出した画像信号と基準の画像信号を比較して、
パターンの位置ずれを形状の不一致として検出すること
により、不一致の状態によって、ウェーハの搬送を制御
することを特徴とする半導体等のパターン製造方法。 - 【請求項10】製造途中の半導体等のパターンの画像を
検出し、検出した画像信号と基準の画像信号を比較し
て、パターンの位置ずれを形状の不一致或いはパターン
の出来具合を表すものとして検出することをプロセス処
理後に行い、この形状の不一致や出来具合に基づいてプ
ロセスの良否を判断することを行う手段を有する半導体
等のパターン製造ライン。 - 【請求項11】製造途中の半導体等のパターンの画像を
検出し、検出した画像信号と基準の画像信号を比較し
て、パターンの位置ずれを形状の不一致として検出する
ことをプロセス処理の前後で行い、この形状の不一致に
基づいて異物の有害性を判断することを行う手段を有す
る半導体等のパターン製造ライン。 - 【請求項12】請求項10において、検出した形状の不
一致の数量、或いは分布を用いてプロセスの良否を判断
する手段を有する半導体等のパターン製造ライン。 - 【請求項13】請求項11において、検出した形状の不
一致の数量、或いは分布を用いて異物の有害性を判断す
る手段を有する半導体等のパターン製造ライン。 - 【請求項14】請求項10において、検出した形状の不
一致の数量、或いは分布を用いてプロセスの条件出しを
行う手段を有する半導体等のパターン製造ライン。 - 【請求項15】請求項11において、検出した形状の不
一致の数量、或いは分布を用いて異物の有害性を判断す
ることによりプロセスの良否を判断する手段を有する半
導体等のパターン製造ライン。 - 【請求項16】請求項10或いは11において、パター
ンの位置ずれは、画像信号を微分しその極性を比較して
検出することを特徴とした半導体等のパターン製造ライ
ン。 - 【請求項17】製造途中の半導体等のパターンの画像を
検出し、検出した画像信号と基準の画像信号を比較し
て、パターンの位置ずれを形状の不一致として検出する
ことにより、不一致の状態によって異なるプロセス処理
を行うことを特徴とする半導体等のパターン製造ライ
ン。 - 【請求項18】製造途中の半導体等のパターンの画像を
検出し、検出した画像信号と基準の画像信号を比較し
て、パターンの位置ずれを形状の不一致として検出する
ことにより、不一致の状態によって、ウェーハの搬送を
制御することを特徴とする半導体等のパターン製造ライ
ン。 - 【請求項19】検出した欠陥を種類別に分類する場合
に、未分類の欠陥については目視確認により欠陥の種類
を特定し、既に分類済みのものと同種の欠陥については
自動的に分類することを特徴とする半導体等のパターン
検査方法。 - 【請求項20】上記欠陥の分類を、欠陥の寸法に基づい
て行うことを特徴とする請求項19記載の半導体等のパ
ターン検査方法。 - 【請求項21】上記欠陥の分類を、欠陥の形状及び欠陥
部分からの反射光の濃淡に基づいて行うことを特徴とす
る請求項19記載の半導体等のパターン検査方法。 - 【請求項22】未分類の欠陥については目視確認するこ
とにより欠陥の種類を特定し、既に分類済みのものと同
種の欠陥については必ずしも目視確認せずに分類するこ
とによりパターン検査を行い、得られた情報をもとにプ
ロセスを制御することを特徴とする半導体等のパターン
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21017793A JP3472600B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21017793A JP3472600B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0766255A true JPH0766255A (ja) | 1995-03-10 |
JP3472600B2 JP3472600B2 (ja) | 2003-12-02 |
Family
ID=16585058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21017793A Expired - Lifetime JP3472600B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体デバイスの製造方法 |
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Country | Link |
---|---|
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Cited By (4)
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JP2007187549A (ja) * | 2006-01-13 | 2007-07-26 | Tokyo Seimitsu Co Ltd | 半導体外観検査装置、外観検査方法及び半導体製造装置 |
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1993
- 1993-08-25 JP JP21017793A patent/JP3472600B2/ja not_active Expired - Lifetime
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