JPH076594A - 複数ビットワードに組織化されたｅｅｐｒｏｍメモリ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、集積回路メモリ及び特にＥＥＰＲ
ＯＭ型不揮発性メモリに関する。 【構成】 メモリは、ｐビット（ｐ＞１）の複数ワード
に組織化されており、基準線に対して差動式に動作する
ｐ個の読出回路（ＣＬｊ）を備える。メモリは、実際の
読出段階の前に、ビット線（ＬＢｊ）と基準線（ＬＲ）
との平衡段階を置いて作動する。基準線は、ｐ個の読出
回路に共通であり、このため、平衡回路は読出回路内に
備えられており、ビット線と基準線とを短絡させること
なく作動する。そのような回路は、フィードバックルー
プ配置内にホロワ増幅器（ＡＳｊ）を備える。そのホロ
ワ増幅器は、ビット線電位を、メモリセルの状態を読み
出すために使用される差動増幅器（ＡＤｊ）の出力を零
にしようとする方向に変化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ、特に、電気的
にプログラム可能且つ電気的に消去可能な不揮発性メモ
リに関するものである。しかし、本発明は、揮発性また
は不揮発性メモリのどちらでも他の型のメモリにも適用
することができる。

【０００２】

【従来の技術】一般に、ＥＥＰＲＯＭメモリとして知ら
れている電気的にプログラム可能且つ消去可能な不揮発
性メモリは、現在の所、複数ビットワードではなく、１
ビットワードに組織化されたメモリである。そのような
組織化の理由は、それらのメモリが多くの場合逐次的２
進情報処理回路に組み合わされた低容量（数千ビット）
メモリであるからである。そのようなメモリを複数ビッ
トワードを必要とするアプリケーションに使用した場
合、その時、複数の並列のメモリチップを使用して、そ
れら複数のメモリチップが同一アドレスを受け、各々が
記憶したワードの各ビットを出力する（または記憶すべ
きワードの各ビットを受ける）。

【０００３】情報処理分野での技術の発展によって、容
量が大きいＥＥＰＲＯＭメモリ（64キロビットまたはそ
れ以上) への必要性が高まっている。１ビットワードに
組織化され、それより大きい数のアドレスを含むメモリ
は、まだ、使用できる。しかしながら、それによって、
２つの種類の欠点が生じる。すなわち、第１に、そのよ
うな組織化は、複数ビットワードの並列信号処理にはあ
まり適していない。また、第２に、プログラミングに関
して比較的遅く、複数のビットの単位で実施しなければ
法外に時間がかかる。

【０００４】従って、ｐビットワード（ｐ＞１）に組織
化されて、所与のロケーションに記憶すべきワードを受
け、または、そのロケーションに記憶されたワードを出
力するためのｐ個の入／出力を備える新しいメモリ及び
特にＥＥＰＲＯＭメモリの開発のため努力がなされてい
る。この時に生じる問題の１つは、記憶したワードの読
出の問題である。制限の１つは、アクセススピードの制
限である。記憶されたワードは、可能な限り速く（しか
し、もちろん、この速度によって、抽出された情報に読
出エラーや転送エラーが生じることがないように）メモ
リから要求される。望ましい読出速度は、１ワード当た
り数10ナノ秒から数100 ナノ秒の範囲にある。読み出す
べき情報を失う危険性がなく、そのような速度に達する
ためには、メモリセルアレーの一般的な組織化と読出方
法の両方について細心の注意を払わなければならない。

【０００５】行及び列のアレーの一般的な組織化に関し
て、行及び列は好ましくはあまり長すぎてはいけないこ
とがよく知られている。例えば、行デコーダから遠い行
の端部に配置されたメモリセルへのアクセス時間は、そ
のデコーダに近い方のもう１つの行の端部に配置された
セルへのアクセス時間より長い。また、長すぎる列は、
高い漂遊列容量を生じ、それによって、情報の読出時間
を減速させる。

【０００６】従って、長すぎる列を避けるために、複数
のワードが各行に存在するようにメモリにワードを配分
する。それによって、メモリマップは、より密集したも
のなる。その結果、ｎ個のロケーション中で１つの行に
アドレスする行デコーダと、各々ｐビットからなるｍ個
のワードの１つの線において、ｍ個のロケーションの中
で１つのワードにアドレスする列デコーダとが形成され
る。更に、メモリの端部に行デコーダを配置する代わり
に、既に指摘したように、メモリの中心に、２つの半平
面の間に行デコーダをを配置して、そのデコーダを中心
に２つの半平面を対称にする。メモリは、複数の半デコ
ーダを使用して、４つまたはそれ以上の平面に分割され
ることさえある。

【０００７】読出方法に関しては、一般に差動方法で実
施されている。ビット線（すなわち、要求された情報が
出現するリード線）の状態は、ビット線のように挙動し
且つその転送された情報が知られている基準線の状態と
比較して、決定される。例えば、ＥＥＰＲＯＭメモリの
場合、要求された情報は、アドレスされたセル内に記憶
された情報によってビット線内を流れたりまたは流れな
かったりする漏れ電流である。そのような電流は、基準
線内を流れる電流に比較される。この差動方法によっ
て、読み出された情報の信頼性がかなり高くなる。

【０００８】さらに、アクセス速度と所定の情報（情報
片）の信頼性との間の妥協策を改善するために、２つの
段階で読出動作を実施することが提案された。第１段階
では、ビット線と基準線は２つの可能な極端な値の中間
である電位値にプリチャージされ、第２段階では、ビッ
ト線及び基準線の挙動を互いに比較する。

【０００９】また、同じ目的で、ビット線と基準線との
挙動を比較するために使用される差動増幅器に平衡段階
を提供することが提案された。この平衡段階は、一般的
に、ビット線と基準線（またはそのような線に接続され
た差動増幅器の入力）とを短くすることからなる。この
ようにして、差動増幅器は、その前の読出動作でスイッ
チングされた状態とは無関係に、読み出された情報によ
って１つの状態またはもう１つの状態に極めて急速にス
イッチングできる。実際、差動増幅器がその前の読出動
作でスイッチングした状態を最初保持しているならば、
その前の読出動作と同じ値を有するビットを読み出す方
が、その反転値を有するビットを読み出すより、長い時
間がかかり、それは、メモリの全体的な動作速度に有害
である。

【００１０】上記の全ての理由から、現在入手可能なメ
モリは、場合によっては側面デコーダよりむしろ中央行
デコーダを備え、ｐビットのｍワードのｎ行に組織化し
ており、読出方法は場合によってはプリチャージ及び平
衡段階を含む。

【００１１】

【発明が解決しようとする課題】本発明の目的は、メモ
リの設計、さらに詳しく言えば、複数ビットワードを有
するＥＥＰＲＯＭメモリの設計を制御する妥協策をさら
に改善することである。信頼性及び速度に関する上記の
妥協策の他に、例えば、集積回路チップにメモリが占め
る物理的な面積の最小化等の従来の制限も考慮しなけれ
ばならない。

【００１２】

【課題を解決するための手段】本発明によると、ｐビッ
トの線が、読み出すべきワードのｐ個のセルの各々を読
出回路の第１の入力に接続し、その読出回路の第２の入
力は基準線に接続されており、上記読出回路は差動増幅
器を含み、メモリは、各読出回路ごとにそれぞれ平衡回
路を備え、その平衡回路は、読出段階の前の平衡段階の
間に、対応する差動増幅器の出力電圧を零にするように
構成されている、ｐビット（ｐ＞１）の複数ワードに組
織化されたメモリであって、上記基準線はｐ個の読出回
路に共通であり、上記平衡回路は、ビット線と基準線を
短絡させることなく（すなわち、平衡の時にビット線と
基準線との間に全く電流がながれないように）対応する
差動増幅の出力電圧を零する手段を備えることを特徴と
するメモリを提供する。

【００１３】従来技術では、平衡回路は、主にビット線
と基準線を短絡させることによって（または、意味を拡
大して、ビット線と基準線との挙動を比較するために使
用される差動増幅器の両方の入力を短絡させることによ
って）作動した。それは、実際には、読み出すワード内
のビットの数と同じ数の基準線、すなわち、基準線と同
じ数の差動読出増幅器があることを意味した。本発明で
は、反対に、１つだけの基準線と、ビット線を基準線に
接続しない、結局、ビット線を短絡しない平衡回路を提
供し、従って、ビット線間に一般的な短絡状態を生じさ
せない。そのような一般的な短絡は、実際、各ビット線
及び各差動増幅器の特性によれば、実際の個別化された
平衡を妨げる。

【００１４】そのような平衡回路は、好ましくは、差動
増幅器の出力とその対応するビット線との間にフィード
バックパスを形成することによって作動する。そのよう
なフィードバックパスは、増幅器の出力電圧を零にしよ
うとする方向にビット線電位を変更するように配置され
ている。平衡回路は、好ましくは、差動増幅器の出力に
接続された入力を備え、平衡段階中、増幅器の出力電圧
を零にしようとする方向にビット線充電電流を注入する
ように接続されるホロワ増幅器を備える。

【００１５】特定の実施例では、第１のプリチャージト
ランジスタがビット線に接続されており、第２のプリチ
ャージトランジスタが基準線に接続されており、ホロワ
増幅器の出力が、平衡段階の間、第１のプリチャージト
ランジスタに接続される。第１のプリチャージトランジ
スタの他端が、差動増幅器の第１の入力に接続されてお
り、第２のプリチャージトランジスタの他端が、差動増
幅器の第２の入力に接続されている。それらプリチャー
ジトランジスタのゲートは、好ましくは、基準電位に接
続されている。

【００１６】さらに詳しく言えば、特にＥＥＰＲＯＭメ
モリの場合、ビット線と基準線は好ましくは、読出段階
に、ビットの放電電流を基準線の放電電流と比較するた
めの電流比較回路に接続されている。そのような比較回
路は、好ましくは、第２のプリチャージトランジスタを
介して基準線に接続された基準トランジスタと、基準ト
ランジスタの電流をコピーするミラートランジスタとを
備え、そのミラートランジスタは、第１のプリチャージ
トランジスタを介してビット線に接続されている。

【００１７】１実施例では、ゲートが固定電位に接続さ
れた第１の中間トランジスタが、ミラートランジスタと
第１のプリチャージトランジスタとの間に直列接続され
ている。同様に、ゲートが第１の中間トランジスタと同
じ固定電位に接続されている第２の中間トランジスタ
が、基準トランジスタと第２のプリチャージトランジス
タとの間に直列接続されている。本発明のその他の特徴
及び利点は、添付図面を参照して行う下記の詳細な説明
から明らかになろう。

【００１８】

【実施例】図１は、ｐビット、ｍワード、ｎ行に組織化
されたメモリＭＥＭを図解している。従って、そのメモ
リは、★ 各々行内のセルを選択するために１行のセル
に接続されたｎ個の行リードと、選択した行内のセル内
に記憶されたデータをメモリ出力に転送するｍ×ｐ個の
列リードとを備える、ｍ×ｐ個のメモリセルのｎ行のア
レーと、★ ｎ個の行の中から所定の行を選択する行デ
コーダＤＬと、★ マルチプレクサＭＵＸを制御し、そ
のマルチプレクサＭＵＸを介してｍ×ｐ個の列リードの
中からｐ個の列リードの１組を選択する列デコーダＤＣ
と、★ 上記マルチプレクサＭＵＸを介してｐ列の選択
された組に接続されるｐ個のビット線ＬＢ１、ＬＢ２等
と、★ ビット線に接続された第１の入力と基準線ＬＲ
に接続された第２の入力とを各々が備える、ｐ個の読出
回路ＣＬ１、ＣＬ２などとを備え、各読出回路は、ビッ
ト線の挙動と基準線の挙動とを比較して、その行と選択
した列の交点に記憶された情報ビットを示す出力信号を
生成し、この出力信号は例えばメモリが存在する集積回
路チップの各データパッドＰ１、Ｐ２、・・・に供給さ
れることを特徴とする。

【００１９】基準線ＬＲは、本発明によると、ｐ個の読
出回路に共通である。好ましくは、基準線ＬＲは、メモ
リセルの予備の列ＣＳに接続された列リードである。そ
のような予備の例は、その他のメモリ列の側に配置され
ており、他のセルと同じ行デコーダＤＬによってアドレ
スでき、それによって、基準線を可能な限りメモリビッ
ト線と同様に見せる。しかし、基準線のセルは全て、同
一の既知の状態にある（例えば、それらの全てが空白セ
ルであり、すなわち、全くプログラムされていない）。

【００２０】その他の回路は当業者には理解されるよう
に従来のものであり、従って、ここでは説明しない。ま
た、説明を簡単にするため、書込み回路も、従来のもの
であり、図１には示さない。さらに、図１は、セルアレ
ーの側に行デコーダが配置されたメモリの場合を図示し
ているが、本発明は、２つの半平面に分割され、その間
にデコーダを備えるメモリにも同様に適用できることが
理解されたい。

【００２１】図２には、ＥＥＰＲＯＭメモリの場合にお
いて、所与のビット線ＬＢｊに付属する読出回路ＣＬｊ
が図示されている。読出回路ＣＬｊは、全てのビット線
について同じであるが、基準線はｐ個の読出回路につい
て同一である。ＥＥＰＲＯＭメモリに関して、メモリセ
ルは、電流が流れるようにしているプログラムされた状
態と、電流の流れを阻止する消去状態と、中間的な電流
が流れるようにしているブランク状態とを有することが
できる。情報を読み出すためには、読み出すべきセルに
接続されたビット線の充電または放電電流の存在を検出
しなければならない。そのような電流はセルがプログラ
ムされている時は存在するが、セルが消去されている時
は存在しない。

【００２２】読出動作は、ビット線電流を、ブランクセ
ルを流れる電流と比較することからなる。その比較の結
果によって、読み出されたセルが消去されているかまた
はプログラムされているかどうかが分かる。このため、
ブランクセルの列に接続された基準線を使用し、ビット
線電流が基準線電流と直接比較される。差動増幅器ＡＤ
ｊは、比較の結果を与える（図２を参照）。

【００２３】読出回路は、実際の読出段階の前に、ビッ
ト線及び基準線のプリチャージ段階を置いて、動作す
る。基準線とビット線は、（メモリの電源電圧Ｖccが約
５Ｖの場合）約 1.9Ｖの電位にプリチャージされる。読
出回路は、この目的のため、プリチャージ電位を好まし
くは約 1.9Ｖである所定の値に制限しながら、ビット線
ＬＢｊにプリチャージ電流を供給するように働く第１の
プリチャージトランジスタＴ１を備える。第２のプリチ
ャージトランジスタＴ２は、同様に、基準線ＬＲをプリ
チャージする。

【００２４】２つのトランジスタＴ１及びＴ２は、好ま
しくは、閾値電圧の低い（例えば、0.2 Ｖ）Ｎチャネル
トランジスタであり、それらのソースは説明をより明ら
かにするためにプリチャージすべき線に接続されてお
り、トランジスタＴ１及びＴ２のゲートは、バイアス電
圧源Ｖ１及びＶ'１に各々接続されているものとして図
示されている。電圧Ｖ１の値は、線ＬＢｊ及びＬＲのプ
リチャージ電位の上限を決定する。トランジスタＴ１及
びＴ２は、ミラー係数ｋが１に等しい電流ミラーの２つ
の分岐路によって給電されるドレインを有する。第１の
ミラーの分岐路はミラートランジスタＴ３を備える。第
２の分岐路は基準トランジスタＴ４を備える。ミラート
ランジスタは、基準トランジスタ内を流れる電流をコピ
ーする。

【００２５】ミラートランジスタＴ３は、好ましくはＰ
チャネルトランジスタであり、そのソースは回路の高い
電源電圧端子に（Ｖccの端子Ａ）に接続されている。こ
れは、通常、低い電源端子より約＋５Ｖ高く設定され
る。ミラートランジスタのドレインは、第１のプリチャ
ージトランジスタＴ１に接続されている。基準トランジ
スタＴ４は好ましくは、同様にＰチャネルトランジスタ
であり、Ｔ３に類似した幾何学的形状を有し、そのソー
スは端子Ａに接続されており、ドレインは第２のプリチ
ャージトランジスタＴ２のドレインに接続されている。
トランジスタＴ３及びＴ４のゲートは互いに接続されて
おり、基準トランジスタＴ４のゲートはそのドレインに
接続されている（ダイオード接続トランジスタ）。従っ
て、従来の電流ミラー配置になる。

【００２６】差動増幅器ＡＤｊは、その入力を介してト
ランジスタＴ３及びＴ４のドレインに接続されており、
これらの２つのドレイン間の電位差を測定する。Ｔ３及
びＴ４を流れる電流が等しい時、この差は０である。電
流比が１ではない時、この差は０ではない。増幅器ＡＤ
ｊの出力は、電流比が１より大きいか小さいかを示し、
従って、ビット線ＬＢｊがプログラムされたセルかまた
は消去されたセルＣＭに接続されていることを示す信号
を出力する。

【００２７】読出段階を実行する前に、まず、ビット線
及び基準線に対して平衡段階が実施される。そのような
平衡段階を通して、差動増幅器ＡＤｊの入力での差動電
圧の偏りは、その前の読出段階でメモリセルで読み出さ
れた論理状態が何であれ、可能な限り０に近い値を有す
る。従来技術では、この平衡段階は、平衡段階の間、オ
ン状態のトランジスタによって差動増幅器の両方の入力
を短絡させ、それによって、ビット線及び基準線を互い
に接続するすなわち実際に短絡させていた。この解決法
は、１ビットワードメモリアーキテクチャまたは複数ビ
ットワードメモリアーキテクチャでも使用できたが、基
準線がビット線と同じ数であった。

【００２８】本発明によると、ビット線と基準線を導体
装置によって接続しない、従って、全ての読出回路用の
基準線が１つだけになる平衡回路を使用する。ビット線
ＬＢｊと接続された平衡回路ＣＬｊは、主に、ホロワ増
幅器ＡＳｊを備え、その入力は差動増幅器ＡＤｊの出力
に接続されており、その出力はプリチャージトランジス
タの１つ、好ましくは、読み出すベきセルに対応するビ
ット線に接続されたトランジスタＴ１のドレインの接続
されている。

【００２９】このホロワ増幅器ＡＳｊは、読出段階ＬＣ
Ｔの前の平衡段階ＥＱの間だけ作動する。他の段階の
間、すなわち、さらに詳しく言えば、読出段階の間、そ
の出力は高インピーダンスとして働き、従って、電流ミ
ラーの第１の分岐路から電流を取り出したり、そこに電
流を注入したりしない。ホロワ増幅器のアクティブ化装
置は、平衡段階ＥＱを決定するクロック信号を受ける。
このホロワ増幅器は、ビット線プリチャージを変化させ
て、差動増幅器ＡＤｊの出力電圧を零にする方向に差動
増幅器ＡＤｊの１つの入力の電位をその上昇または低下
させるフィードバックループの主な要素である。

【００３０】そのようなホロワ増幅器ＡＳｊのアクティ
ブ化は、相補的なまたは反転プリチャージとして働くと
みなすことができ、その結果、必ずしも２つの分離した
段階（プリチャージ及び平衡）が読出段階の前に実行さ
れる必要はない。単一の平衡段階は、平衡機能を果たし
ながら、プリチャージ段階と同様に働くので、その平衡
段階で十分である。このため、Ｔ１及びＴ２の制御ゲー
トは、プリチャージ段階中に給電される回路ではなく、
固定バイアス電位Ｖ１、Ｖ'１によって制御されるもの
として示される。トランジスタＴ１及びＴ２は、図２に
示すように、ビット線と基準線の両方のプリチャージ電
圧を約 1.9Ｖに制限する電圧リミタとして働く。

【００３１】回路の動作は、下記の通りである。プリチ
ャージ段階中、ビット線と基準線は、約１Ｖの電位に上
昇される。プリチャージ段階の間印加された電圧Ｖ１の
値は、この電位値を制御する。次に、平衡段階の間、ホ
ロワ増幅器ＡＳｊは作動し、差動増幅器の出力状態に従
ってビット線の電荷を変化させる。ビット線の電荷の変
化は増幅器ＡＤｊの出力を零にしようとする。従って、
差動増幅器は、読出段階の直前に平衡にされる。この
時、前の読出動作の論理状態が何であったかには無関係
に、増幅器の出力は、ほとんど零の電圧を出力する。

【００３２】読出段階中、ホロワ増幅器は不動作状態に
される（高インピーダンス出力）。ワード線に読出電圧
を印加すると、２つの効果が考えられる。 ★ 読出セルがプログラムされている時、その時、読出
セルはビット線を電流Ｉｐで放電しようとする。しか
し、電流Ｉｒ（但し、ＩｒはＩｐより低い）が同時にブ
ランクセルに接続された基準線内に流れているので、電
流ミラーはビット線内に電流Ｉｒを供給する。トランジ
スタＴ１のドレインは、零電位に降下しようとし、一
方、トランジスタＴ２のドレインは電源電圧Ｖccより低
い閾値電圧のままである。差動増幅器ＡＤｊは、第１の
状態にスイッチングする。 ★ または、読み出されたセルが消去されている時、ビ
ット線の放電電流は流れなくなり、一方、ミラートラン
ジスタＴ３が放電電流Ｉｒを課そうとする。トランジス
タＴ３は飽和し、トランジスタＴＲ１のドレイン電位を
Ｖccに上げようとする。差動増幅器ＡＤは、もう１つの
方向にスイッチングする。読出段階ＬＣＴ中にアクティ
ブにされたバッファ増幅器ＢＦｊは、差動増幅器ＡＤｊ
の出力状態をパッドＰｊに通過させる。

【００３３】図３に図示した改良された実施例では、付
加トランジスタＴ６がプリチャージトランジスタＴ１の
ドレインとミラートランジスタＴ３のドレインとの間に
接続されている。同様に、トランジスタＴ７が、プリチ
ャージトランジスタＴ２のドレインと基準トランジスタ
Ｔ４のドレインとの間に接続されている。差動増幅器Ａ
Ｄｊの入力は、図２に示したように、電流ミラーのトラ
ンジスタＴ３及びＴ４のドレインに接続されている。

【００３４】これらのトランジスタＴ６及びＴ７は、カ
スケード接続されており、すなわち、それらのゲート
は、それらトランジスタを導通状態にする一定の電位に
ある。これらのトランジスタは、好ましくは、極めて低
い閾値電圧(0.2Ｖ）を有するＮチャネルトランジスタで
あり、トランジスタＴ１及びＴ２のゲートは電位Ｖ１及
びＶ'１に各々接続されている。ホロワ増幅器ＡＳｊの
出力は、プリチャージトランジスタＴ１と付加トランジ
スタＴ６との接続点に接続されている。

【００３５】そのようなトランジスタの利点は、ビット
線と差動増幅器の入力との間を動的に抵抗性の高インピ
ーダンス状態にするということにある。そのような高イ
ンピーダンスによって、トランジスタＴｉのドレイン
（ホロワ増幅器の存在によって高い漂遊容量を有する）
と、差動増幅器の入力（低い漂遊容量を有する）との間
を遮断することになる。

【００３６】このことから分かるように、読出段階中ビ
ット線に現れる電圧の不均衡は、大きく増幅されて、差
動増幅器を通過する。従って、読出動作は、高速化され
る。上記のように、本発明の１実施例を記載したが、様
々な変更、修正及び改良が可能であることは当業者には
容易に理解されよう。そのような変更、修正及び改良
は、この記載の一部分であり、本発明の精神及び範囲に
含まれるものとする。従って、上記の記載は、例示に過
ぎず、本発明を何等限定するものではない。本発明は、
特許請求の範囲及びそれに等価なものによってのみ限定
される。

【図面の簡単な説明】

【図１】 本発明によるメモリの全体形状を示す概略ブ
ロック図である。

【図２】 メモリの読出回路の１実施例の概略図であ
る。

【図３】 読出回路の別の実施例の概略図である。

【符号の説明】

ＭＥＭ メモリ ＣＬ１、ＣＬ２、・・・、ＣＬｊ 読出回路 ＤＬ 行デコーダ ＤＣ 列デコーダ ＭＵＸ マルチプレクサ ＬＢ１、ＬＢ２、・・・、ＬＢｊ ビット線 ＬＲ 基準線 ＡＤｊ 差動増幅器 ＡＳｊ ホロワ増幅器 Ｔ１〜Ｔ７ トランジスタ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 Ｐビット（Ｐ＞１）の複数ワードを記憶
   するメモリセルアレーと、 記憶されたワードを転送するために上記メモリセルアレ
   ーに接続されたＰ個のビット線と、 上記ビット線と比較される基準線と、 各々第１及び第２の入力を備え、各第１の入力がそれぞ
   れのビット線に接続され、各第２の入力が基準線に接続
   された、Ｐ個の読出回路とを備える集積回路メモリであ
   って、各読出回路は、さらに、 各ビット線と基準線に接続され、読出段階中に各ビット
   線上の情報を基準線上の情報に比較し、出力信号を出力
   する差動増幅器と、 上記差動増幅器に接続され、読出段階の前の平衡段階の
   間、上記差動増幅器の出力をほとんど零にしようとする
   平衡回路とを備え、上記平衡回路は、上記差動増幅器の
   出力とそれぞれのビット線との間に接続されたフィード
   バックパスを備えることを特徴とする集積回路メモリ。
2. 【請求項２】 上記平衡回路は、上記差動増幅器の出力
   に接続された入力を備えるホロワ増幅器を備え、そのホ
   ロワ増幅器は、上記平衡段階の間、上記差動増幅器の出
   力はほぼ零になるように、ビット線充電電流を注入する
   ことを特徴とする請求項１に記載の集積回路メモリ。
3. 【請求項３】 上記各読出回路は更に、上記ビット線に
   接続された第１のプリチャージトランジスタと上記基準
   線に接続された第２のプリチャージトランジスタとを備
   えることを特徴とする請求項２に記載の集積回路メモ
   リ。
4. 【請求項４】 上記ホロワ増幅器は、平衡段階の間、上
   記の第１のプリチャージトランジスタに接続される出力
   を備えることを特徴とする請求項２に記載の集積回路メ
   モリ。
5. 【請求項５】 各プリチャージトランジスタは、プリチ
   ャージ段階の間、基準電位に接続されるゲート端子を備
   えることを特徴とする請求項４に記載の集積回路。
6. 【請求項６】 さらに、上記ビット線と上記基準線に接
   続され、読出段階中、上記ビット線の放電電流を上記基
   準線の放電電流と比較するための電流比較手段を備える
   ことを特徴とする請求項４に記載の集積回路。
7. 【請求項７】 上記比較手段は、上記第２のトランジス
   タを介して上記基準線に接続された基準トランジスタ
   と、その基準トランジスタと上記ビット線に接続され、
   上記基準トランジスタ内の電流を実質的にコピーするミ
   ラートランジスタとを備えることを特徴とする請求項６
   に記載の集積回路。
8. 【請求項８】 上記第１のプリチャージトランジスタ
   は、上記差動増幅器の第１の入力に接続され、上記第２
   のプリチャージトランジスタは該差動増幅器の第２の入
   力に接続されていることを特徴とする請求項７に記載の
   集積回路。
9. 【請求項９】 さらに、上記ミラートランジスタと第１
   のプリチャージトランジスタとの間に接続され、固定電
   位に接続されたゲート端子を備える第１の中間トランジ
   スタを備えることを特徴とする請求項７に記載の集積回
   路メモリ。
10. 【請求項１０】 上記第１の中間トランジスタは、Ｎチ
    ャネルトランジスタを備えることを特徴とする請求項９
    に記載の集積回路メモリ。
11. 【請求項１１】 上記第１の中間トランジスタのゲート
    は、上記第１のプリチャージトランジスタのゲートに接
    続されていることを特徴とする請求項10に記載の集積回
    路。
12. 【請求項１２】 さらに、上記基準トランジスタと上記
    第２のプリチャージトランジスタとの間に接続され、該
    第２のプリチャージトランジスタのゲートに接続された
    ゲート端子を備える第２の中間トランジスタを備えるこ
    とを特徴とする請求項10に記載の集積回路。
13. 【請求項１３】 情報を記憶するメモリセルアレーと、 記憶された情報を転送するためにメモリセルアレーに接
    続された複数のビット線と、 そのビット線と比較される１つの基準線と、 各々、第１及び第２の入力を備え、その第１の入力は、
    対応するビット線に接続され、その第２の入力は上記基
    準線に接続された、複数の読出回路とを備える集積回路
    メモリであって、各読出回路は、さらに、 対応するビット線と上記基準線とに接続されており、読
    出段階中にその対応するビット線上の情報を上記基準線
    上の情報に比較して、出力信号を出力する差動増幅器
    と、 上記差動増幅器に接続されており、読出段階の前の平衡
    段階の間、上記差動増幅器の出力をほぼ零にしようとす
    る平衡回路とを備え、上記平衡回路は、上記差動増幅器
    の出力と上記対応するビット線との間に接続されたフィ
    ードバックパスを備えることを特徴とする集積回路メモ
    リ。
14. 【請求項１４】 上記平衡回路は更に、上記差動増幅器
    の出力に接続された入力を備えるホロワ増幅器を備え、
    そのホロワ増幅器は、上記平衡段階の間、上記差動増幅
    器の出力がほぼ零になるように、ビット線充電電流を注
    入することを特徴とする請求項13に記載の集積回路メモ
    リ。
15. 【請求項１５】 上記各読出回路は更に、上記対応する
    ビット線に接続された第１のプリチャージトランジスタ
    と上記基準線に接続された第２のプリチャージトランジ
    スタを備えることを特徴とする請求項14に記載の集積回
    路メモリ。
16. 【請求項１６】 上記各読出回路は更に、上記第２のプ
    リチャージトランジスタを介して上記基準線に接続され
    た基準トランジスタと、上記第１のプリチャージトラン
    ジスタを介して上記基準トランジスタと上記対応するビ
    ット線に接続され、上記基準トランシズタ内の電流を実
    質的にコピーするミラートランジスタとを備えることを
    特徴とする請求項15に記載の集積回路メモリ。
17. 【請求項１７】 メモリセルアレーに情報を記憶する段
    階を備える集積回路メモリ内に記憶された情報を決定す
    る方法。