JPH0764861A

JPH0764861A - マルチプロセッサシステム

Info

Publication number: JPH0764861A
Application number: JP5239143A
Authority: JP
Inventors: Yoshiyuki Ejima; 良之江島; Eriko Matsushita; 恵理子松下; Yoshiyuki Yajima; 良之谷島; Nariaki Obara; 成朗小原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】データの保全性を向上させるとともに処理能
力を向上させる。【構成】各プロセッサ０、１は、自分のキャッシュメ
モリ７０、７１にアクセス対象であるデータが存在する
ときは、そのデータのみをアクセスし、ライト処理のと
きはそのデータを更新する。従って、この場合システム
バス１０は使用されない。また、各プロセッサ０、１
は、入出力装置１２に対して処理要求を出すと、入出力
装置１２の処理が完了するまで待機中となる。この間、
他のプロセッサ１、０に対し、応答待機中信号を出力す
る。一方、各プロセッサ０、１は、他のプロセッサ１、
０が出力する応答待機中信号を監視し、他のプロセッサ
１、０が応答待機中となったとき、キャッシュメモリ７
０、７１上の各エントリの更新ビットを参照し、更新さ
れたエントリを共有メモリ１１にコピーバックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶の写しを保持す
るキャッシュメモリを備えたマルチプロセッサシステム
に関するものである。

【０００２】

【従来の技術】従来、複数のプロセッサによりデータ処
理を並列して同時に行なえるようにしたマルチプロセッ
サシステムがある。図２は、従来のマルチプロセッサシ
ステムのブロック図である。図２に示すように、一般
に、マルチプロセッサシステムでは、複数のプロセッサ
２０、２１、２２、２ｎが備えられており、これらが１
つの主記憶装置を共有している。この場合の主記憶装置
を共有メモリという。一方、各プロセッサには、キャッ
シュメモリ３０、３１が備えられており、これらのキャ
ッシュメモリ３０、３１には共有メモリ４０に記憶され
たデータの一部の写しが保持される。そして、各プロセ
ッサ２０、２１は、それぞれ各自のキャッシュメモリ３
０、３１に保持されたデータをリードしてデータ処理を
行ない、その結果、データの更新が必要なときはこれら
のキャッシュメモリ３０、３１に保持されたデータを更
新する。このようなキャッシュメモリ３０、３１上での
データの更新が行なわれると、更新後にキャッシュメモ
リ３０、３１に保持されているデータＤ０′、Ｄ１′は
これに対応する共有メモリ４０に記憶されたデータＤ
０、Ｄ１と内容が異なることになる。

【０００３】また、例えば、プロセッサ２０のデータ処
理の途中でキャッシュメモリ３０上に存在しないデータ
Ｄ２に対してアクセス要求が生じたときは、共有メモリ
４０にあるアクセス対象のデータＤ２とキャッシュメモ
リ３０にあるいずれかのデータとを入れ替える。この場
合、キャッシュメモリ３０上の入れ替え対象となったデ
ータがこれに対応する共有メモリ４０上のデータと内容
が同じであれば、全く同じデータが共有メモリ４０上に
あるのであるから、単に共有メモリ４０にあるアクセス
対象のデータＤ２をキャッシュメモリ３０上の入れ替え
対象のデータ位置に転送し、キャッシュメモリ３０上の
その位置にあったデータは捨ててしまってよい。ところ
が、キャッシュメモリ３０上の入れ替え対象となったデ
ータがキャッシュメモリ３０上で更新されており、これ
に対応する共有メモリ４０上のデータと内容が異なって
いるときは、キャッシュメモリ３０上の入れ替え対象の
データ位置にあるデータを共有メモリ４０上の対応する
アドレスに書き戻す。例えば、データＤ０′をデータＤ
２と入れ替えるときは、データＤ０′を共有メモリ４０
上のデータＤ０のアドレスに転送する。

【０００４】このように、共有メモリ４０のデータで、
更新したデータをキャッシュメモリ３０、３１から共有
メモリ４０に書き戻すことをコピーバックという。デー
タの入れ替え時にコピーバックが必要か否かを判定する
ため、キャッシュ制御部５０、５１はデータの転送単位
ごとに更新ビットを備えており、プロセッサ２０、２１
がキャッシュメモリ３０、３１上でデータの更新を行な
ったときはこの更新ビットをオンにするようにしてい
る。そして、キャッシュ制御部５０、５１がデータの入
れ替え時に更新フラグを参照し、オンであれば、コピー
バックを行なう。また、コピーバックは、データの入れ
替え時に限らず、それ以前に行なうようにすることもで
きる。例えば、バスに空きができたときに、キャッシュ
制御部５０、５１がキャッシュメモリ３０、３１の更新
ビットをすべて参照し、オンとなっているデータをすべ
て共有メモリ４０にコピーバックする。このような動作
をキャッシュフラッシュという。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述したシステムでは、コピーバックがなかなか行なわれ
ず、キャッシュメモリ３０、３１と共有メモリ４０とで
対応するデータの内容が異なり、図３（ａ）に示すよう
にキャッシュメモリ３０、３１にのみ最新のデータが存
在する状態が長く続く場合がある。この場合、プロセッ
サ２０、２１の故障等の障害が発生すると、キャッシュ
メモリ３０、３１に存在する最新のデータが失われてし
まう。従って、データの保全性が低下するという問題が
あった。特に、前述したデータ入れ替え時にコピーバッ
クする方式では、データの入れ替えが必要な状態になら
ない限り、コピーバックが行なわれないので、この問題
は大きい。また、前述したキャッシュフラッシュにより
コピーバックを行なう方式でも、キャッシュフラッシュ
がなかなか生じない場合はこの問題がある。

【０００６】また、図２に示すマルチプロセッサシステ
ムにおいて、例えば、あるプロセッサ２０がコピーバッ
クを行なっている間は、そのプロセッサ２０がバス及び
共有メモリ４０を占有しているので、他のプロセッサ２
１等は共有メモリ４０をアクセスすることができず、処
理が待たされるという問題があった。特に、前述したよ
うに、バスに空きができた都度キャッシュフラッシュを
生じさせるようにする方式では、コピーバックによるバ
ス及び共有メモリ４０の使用頻度が高くなり、本来のデ
ータ処理に支障をきたすという問題がある。また、デー
タ入れ替え時にコピーバックを行なう方式でも、この時
に他のプロセッサ２１等が共有メモリ４０をアクセスし
ようとする場合、それが待たされるという問題がある。
本発明は、以上の点に着目してなされたもので、プロセ
ッサの障害によるキャッシュメモリ上の最新のデータの
消失のおそれを低減するとともに、コピーバックによる
データ処理待ち時間の発生を少なくするようにしたマル
チプロセッサシステムを提供することを目的とするもの
である。

【０００７】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、バスを介して複数のプロセッサが共有メ
モリをアクセスするものにおいて、前記各プロセッサ
は、入出力装置からの応答待ちを行なっているとき、応
答待機中信号を他のプロセッサに対して出力し、いずれ
かのプロセッサが自己のキャッシュメモリの内容を前記
共有メモリにコピーバックする際に、前記他のプロセッ
サの出力する応答待機中信号を監視して、他の全てのプ
ロセッサが応答待機中のとき、前記コピーバックを実行
することを特徴とするものである。

【０００８】

【作用】本発明のマルチプロセッサシステムにおいて
は、各プロセッサが次のようにデータ処理を行なう。各
プロセッサは、自分のキャッシュメモリにアクセス対象
であるデータが存在するときは、自分のキャッシュメモ
リ上のデータのみをアクセスし、ライト処理のときはそ
のデータを更新する。従って、この場合、システムバス
は使用されない。また、各プロセッサは、入出力装置に
対して処理要求を出すと、入出力装置の処理が完了する
まで待機中となる。この間、他のすべてのプロセッサに
対し、応答待機中信号を出力する。一方、各プロセッサ
は、他のプロセッサが出力する応答待機中信号を監視
し、他のすべてのプロセッサが応答待機中となったと
き、キャッシュメモリ上の各エントリの更新ビットを参
照し、更新されたエントリを共有メモリにコピーバック
する。

【０００９】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のマルチプロセッサシステ
ムの一実施例のブロック図である。システムバス１０に
は、複数のプロセッサ０、１、２、ｎ、共有メモリ１
１、及び入出力装置１２が接続されている。

【００１０】各プロセッサ０、１、２、ｎは、図２に示
す従来のものと同様にコピーバック方式のキャッシュ制
御部６０、６１を備えている。各キャッシュ制御部６
０、６１には、それらのプロセッサが入出力装置１２か
らの応答待ちで動作していないことを示す応答待機中信
号を出力する信号出力部８０、８１を備えている。入出
力装置１２は、ディスク装置、ディスプレイ装置、プリ
ンタ装置等であり、各プロセッサの要求に応じて動作す
る。このような入出力装置１２は、各プロセッサに比較
して非常に動作が遅いため、各プロセッサは、入出力装
置１２への処理要求後その処理が完了するまで待機する
ことになる。この待機中においてはプロセッサの処理は
休止しており、このような状態にあることを他のプロセ
ッサに知らせるため、応答待機中信号を出力する。

【００１１】また、各キャッシュ制御部６０、６１に
は、他のプロセッサの応答待機中信号を監視するための
信号入力部９０、９１が設けられている。即ち、この信
号入力部９０、９１には、他のすべてのプロセッサから
の応答待機中信号が入力される。例えば、プロセッサ０
の信号入力部９０には、プロセッサ１の信号出力部８１
の信号が入力される他、プロセッサ２からプロセッサｎ
までの図示しない信号出力部の信号が入力される。同様
に、プロセッサ１の信号入力部９１には、プロセッサ０
の信号出力部８０の信号が入力される他、プロセッサ２
からプロセッサｎまでの図示しない信号出力部の信号が
入力される。また、他のプロセッサ２からプロセッサｎ
までの図示しない信号入力部に入力される信号について
も同様である。キャッシュ制御部６０、６１は、他のプ
ロセッサの応答待機中信号の出力状態に応じてコピーバ
ックのタイミングを決定する。

【００１２】図４に、本発明に係るキャッシュ制御部の
詳細な構成を示す。他のすべてのプロセッサから出力さ
れる信号は、ＡＮＤ回路４１に入力される。ＡＮＤ回路
４１の出力は、データ制御部４２に入力される。データ
制御部４２はＡＮＤ回路４１を介してすべての応答待機
中信号が“１”であることを検出すると、起動信号を出
力し、カウンタ４３を起動させる。カウンタ４３は、切
替器４４及びＬＲＵ制御回路４５を介してキャッシュメ
モリ４６もしくは４７の各エントリをアクセスする。キ
ャッシュメモリ４６、４７は、２ウェイセットアソシア
ティブ方式となっており、各ウェイは共有メモリ１１の
各所定の領域のエントリのみをそれぞれ格納するように
なっている。また、図示しないキャッシュ管理テーブル
等にエントリごとに更新ビットが設けられており、デー
タ制御部４２はこれらの更新ビットを参照して当該更新
ビットがオンになっているエントリをコピーバックデー
タとしてキャッシュメモリ４６、４７から取り出す。そ
して、データ制御部４２はこのデータをシステムバス１
０を介して共有メモリ１１にコピーバックする。

【００１３】次に、上述したマルチプロセッサシステム
の動作を説明する。以下においては、簡単のために、プ
ロセッサ０とプロセッサ１のみが動作する場合について
説明する。プロセッサ０においてキャッシュメモリ７０
上に存在しないデータに対するアクセス要求が発生した
場合、キャッシュメモリ７０上の最も古く参照されたエ
ントリと共有メモリ１１上のアクセス対象のデータを含
むエントリとを入れ替える必要がある。この際、その最
も古く参照されたエントリの更新ビットがオンになって
いるときは、そのエントリをコピーバックする必要があ
る。

【００１４】一方、プロセッサ１が処理中であるとき
は、当該プロセッサ１の信号出力部８１が出力する応答
待機中信号が“０”になっている。従って、プロセッサ
０の信号入力部９０は信号“０”を入力し、コピーバッ
クを抑える。その後、プロセッサ１が入出力装置１２に
対して処理要求を出し、当該入出力装置１２に対する処
理完了待ちとなると、応答待機中信号を“１”にする。
この信号は、プロセッサ０の信号入力部９０に入力され
る。これにより、キャッシュ制御部６０は、最も古く参
照されたエントリをキャッシュメモリ７０から共有メモ
リ１１の対応するアドレスに転送する。そして、キャッ
シュメモリ７０上のそのエントリがあった位置にアクセ
ス対象であるデータを含むエントリを共有メモリ１１か
ら転送する。

【００１５】また、プロセッサ０のアクセス対象である
データを含むエントリがキャッシュメモリ７０上に存在
する場合でも、プロセッサ１から応答待機中信号“１”
が出力されたときは、プロセッサ０はキャッシュメモリ
７０上の更新データをコピーバックする。即ち、プロセ
ッサ０は応答待機中信号“１”を入力したとき、キャッ
シュメモリ７０上の更新ビットがオンのエントリをコピ
ーバックする。そして、各エントリをコピーバックする
毎に、そのエントリの更新ビットをオフにする。これに
より、図３に示すようなプロセッサの障害によりキャッ
シュメモリ７０上のデータがすべて消失した場合にも、
図３（ｂ）に示すようにコピーバックの後であればプロ
セッサ０はアクセス対象であるデータを含むエントリを
共有メモリ１１からキャッシュメモリ７０に転送するだ
けでよい。従って、データの回復のための特別な措置を
採る必要はない。

【００１６】この結果、プロセッサ０、１の動作は、図
５に示すようになる。即ち、プロセッサ０、１は、いず
れも他のプロセッサが入出力装置１２の動作完了に対す
る待機中の間においてのみ、コピーバックを行なう。従
って、コピーバックにより他のプロセッサのデータ処理
を妨げることがない。更に、３つ以上のプロセッサが動
作する場合にも、各プロセッサは、他のすべてのプロセ
ッサから応答待機中信号“１”が出力されている場合
に、キャッシュメモリ上の更新データを含むエントリを
すべてコピーバックする。従って、コピーバックが比較
的早期に行なわれ、また、それがデータ処理を妨げるこ
とがない。

【００１７】尚、上述した実施例においては、キャッシ
ュ制御部が２ウェイセットアソシアティブ方式の場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、一般のＮウェイセットアソシアティブ方式、フル
アソシアティブ方式、ダイレクトマッピング方式の場合
にも同様であることは勿論である。また、エントリの入
れ替えアルゴリズムとしてＬＲＵに限らず、ＦＩＦＯ
（First In First Out）等の他のアルゴリズムを使用し
てもよく、また、ランダムでもよい。

【００１８】

【発明の効果】以上説明したように、本発明のマルチプ
ロセッサシステムによれば、各プロセッサが出力する応
答待機中信号を出力し、各プロセッサが他のプロセッサ
の応答待機中信号を検出してコピーバックするようにた
ので、コピーバックが早期に行なわれ、最新のデータが
キャッシュメモリにしか存在しない状態の期間を短縮す
ることができ、プロセッサの障害によるデータの消失の
確率を低くすることができ、データの保全性の低下を防
止することができる。また、各プロセッサは他のプロセ
ッサが処理を休止している間にコピーバックを行なうの
で、コピーバックにより他のプロセッサのデータ処理が
待たされることを防止することができ、コピーバックに
よるデータ処理能力の低下を防止することができる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムの一実施例
のブロック図である。

【図２】従来のマルチプロセッサシステムのブロック図
である。

【図３】従来及び本発明のコピーバックタイミングの説
明図である。

【図４】本発明に係るキャッシュ制御部の詳細な構成を
示すブロック図である。

【図５】本発明のシステムの動作を説明するタイムチャ
ートである。

【符号の説明】

０、１、２、ｎプロセッサ１０システムバス１１共有メモリ１２入出力装置６０、６１キャッシュ制御部７０、７１キャッシュメモリ８０、８１信号出力部９０、９１信号入力部

フロントページの続き (72)発明者小原成朗東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】バスを介して複数のプロセッサが共有メ
モリをアクセスするものにおいて、前記各プロセッサは、入出力装置からの応答待ちを行な
っているとき、応答待機中信号を他のプロセッサに対し
て出力し、いずれかのプロセッサが自己のキャッシュメモリの内容
を前記共有メモリにコピーバックする際に、前記他のプ
ロセッサの出力する応答待機中信号を監視して、他の全てのプロセッサが応答待機中のとき、前記コピー
バックを実行することを特徴とするマルチプロセッサシ
ステム。