JPH0763824A - Method for suppressing and controlling output when lsi is tested - Google Patents

Method for suppressing and controlling output when lsi is tested

Info

Publication number
JPH0763824A
JPH0763824A JP5210719A JP21071993A JPH0763824A JP H0763824 A JPH0763824 A JP H0763824A JP 5210719 A JP5210719 A JP 5210719A JP 21071993 A JP21071993 A JP 21071993A JP H0763824 A JPH0763824 A JP H0763824A
Authority
JP
Japan
Prior art keywords
output
lsi
state
test
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5210719A
Other languages
Japanese (ja)
Inventor
Yoji Nogami
曜二 能上
Ikue Fukushima
育恵 福島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5210719A priority Critical patent/JPH0763824A/en
Publication of JPH0763824A publication Critical patent/JPH0763824A/en
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

PURPOSE:To alleviate the load for presetting suppression control signals by forming a plurality of output suppression control signals in the inside of an LSI in correspondence with the timing of a strobe point for detecting the output of the LSI, controlling the gate of the LSI, and limiting the number of output buffers, which becomes the output state at the same time as the test time. CONSTITUTION:Based on a pulse signal S1, which is inputted into a clock generating circuit part 16, output suppression control signals A, B and C are formed with delay circuits 17a-17c, an OR circuit 18 and an AND circuit 19. The signals A, B and C enter into AND circuits 5-7 respectively and suppress output buffer circuits 8-10. The suppressions with the signals C, B and A are sequentially released at the timing at strobe points P1-P3. The circuits 10, 9 and 8 are sequentially made to be the output states based on the signal from a system circuit part 1. At a point P4, all the suppressions are released, and the output can be observed. At points P5-P7, the suppressions are sequentially applied, and the suppressed state of all outputs is obtained. Thus, the output suppression as in the conventional method can be performed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＬＳＩテスタにより
ＬＳＩを試験する際にそのＬＳＩの出力同時変化により
そのＬＳＩ自身に生じることのある誤動作を防止するた
めのＬＳＩテスト時の出力抑止制御方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output inhibition control method at the time of an LSI test for preventing malfunctions that may occur in the LSI itself due to simultaneous changes in the outputs of the LSI when the LSI is tested by an LSI tester. It is a thing.

【０００２】[0002]

【従来の技術】従来、ＬＳＩなどを動作させたときにそ
の出力バッファ回路が同時に多数出力状態になると電源
とグランド間にノイズが発生し、前記ＬＳＩが誤動作す
る場合がある。このため、同時に出力状態となる出力バ
ッファの数を考慮してＬＳＩを設計したり、ＬＳＩのテ
ストを行なう必要がある。2. Description of the Related Art Conventionally, when a large number of output buffer circuits are simultaneously output when an LSI or the like is operated, noise may occur between the power supply and the ground, causing the LSI to malfunction. Therefore, it is necessary to design the LSI or test the LSI in consideration of the number of output buffers that are in the output state at the same time.

【０００３】図１０は、ＬＳＩにおける出力が同時に変
化する出力バッファの数を制限するための従来のＬＳＩ
テスト時の出力抑止制御方法の構成を示す回路図であ
る。この回路は、Ｎビット以下の出力バッファの同時出
力では誤動作しないものとして構成されている。図にお
いて、１はＬＳＩのシステム回路部、２と３と４は出力
抑止制御信号が入力される出力抑止制御入力端子、５と
６と７はアンドゲート回路、８と９と１０は出力バッフ
ァ回路、１１と１２と１３はＬＳＩの出力端子である。FIG. 10 shows a conventional LSI for limiting the number of output buffers in which the outputs of the LSI change simultaneously.
It is a circuit diagram which shows the structure of the output suppression control method at the time of a test. This circuit is configured so as not to malfunction by simultaneous output of output buffers of N bits or less. In the figure, 1 is an LSI system circuit part, 2 and 3 and 4 are output suppression control input terminals to which an output suppression control signal is input, 5 and 6 and 7 are AND gate circuits, and 8 and 9 and 10 are output buffer circuits. , 11 and 12 and 13 are output terminals of the LSI.

【０００４】次に動作について説明する。出力抑止制御
入力端子２，３，４から夫々入力される出力抑止制御信
号とシステム回路部１の出力との間で夫々論理積演算が
行なわれ、この論理積演算結果が出力バッファ回路８，
９，１０を介して出力端子１１，１２，１３から夫々出
力される。そして、ＬＳＩテスタによるテスト時には、
各シーケンス毎にあらかじめ設定し記憶された図１１に
示す出力抑止制御信号Ａ，Ｂ，Ｃが読み出され、出力抑
止制御入力端子２，３，４から入力され、出力抑止制御
が行なわれる。すなわち、シーケンスＳ１は出力抑止状
態であり、出力抑止制御信号Ａ，Ｂ，Ｃがすべて「０」
になっている。次にシーケンスＳ２→シーケンスＳ３→
シーケンスＳ４に移行するに従って出力抑止制御信号
Ａ，Ｂ，Ｃを順番に「１」にし、さらにシーケンスＳ５
で出力抑止制御信号Ａ，Ｂ，Ｃを全て「１」にして、こ
のときの出力を観測する。さらにシーケンスＳ５→シー
ケンス６の順で出力抑止制御信号Ａ，Ｂ，Ｃを順に
「０」にし、シーケンスＳ８で出力抑止制御信号Ａ，
Ｂ，Ｃを全て「０」にして再度出力抑止の状態にする。Next, the operation will be described. A logical product operation is performed between the output suppression control signals respectively input from the output suppression control input terminals 2, 3, 4 and the output of the system circuit unit 1, and the result of the logical product operation is output buffer circuit 8,
The output terminals 11, 12 and 13 are output via 9 and 10, respectively. And when testing with the LSI tester,
The output suppression control signals A, B, and C shown in FIG. 11 which are set and stored in advance for each sequence are read out and input from the output suppression control input terminals 2, 3, and 4, and the output suppression control is performed. That is, the sequence S1 is in the output inhibition state, and the output inhibition control signals A, B, C are all "0".
It has become. Next, sequence S2 → sequence S3 →
The output suppression control signals A, B, and C are sequentially set to "1" as the sequence proceeds to the sequence S4, and the sequence S5 is performed.
The output suppression control signals A, B and C are all set to "1" and the output at this time is observed. Further, the output suppression control signals A, B, and C are sequentially set to “0” in the order of sequence S5 → sequence 6, and the output suppression control signals A, B are sequenced in sequence S8.
All of B and C are set to "0" and the output is suppressed again.

【０００５】[0005]

【発明が解決しようとする課題】従来のＬＳＩテスト時
の出力抑止制御方法は以上のように構成されているの
で、図１１に示すような出力抑止シーケンスを実現する
ためには、出力ビット数が多くなるほど抑止解除→再抑
止のための図１１に示すような多数のテストパターンす
なわち出力抑止制御信号をあらかじめ設定し記憶してお
く必要があり、出力抑止制御信号作成のための負担が増
加する問題点があった。Since the conventional output suppression control method at the LSI test is configured as described above, in order to realize the output suppression sequence as shown in FIG. The larger the number, the more it is necessary to preset and store a large number of test patterns as shown in FIG. 11 for releasing the inhibition → re-inhibition, that is, the output inhibition control signal, which increases the load for creating the output inhibition control signal. There was a point.

【０００６】また、出力ビット数に応じて出力抑止制御
入力端子の数も増加するため、ＬＳＩに設けられるピン
数が増加する問題点もある。Further, since the number of output inhibition control input terminals also increases in accordance with the number of output bits, there is a problem that the number of pins provided in the LSI increases.

【０００７】請求項１の発明は、上記のような問題点を
解消するためになされたもので出力抑止制御信号を作成
し設定するための負担を軽減できるＬＳＩテスト時の出
力抑止制御方法を得ることを目的とする。The invention of claim 1 has been made in order to solve the above problems, and obtains an output inhibition control method at the time of an LSI test, which can reduce the load for creating and setting the output inhibition control signal. The purpose is to

【０００８】請求項２〜請求項４の発明は、出力抑止制
御信号を作成し設定するための負担を軽減し、さらに出
力抑止制御入力端子の数が増加しＬＳＩに設けられるピ
ン数が増加するのを防止することのできるＬＳＩテスト
時の出力抑止制御方法を得ることを目的とする。According to the inventions of claims 2 to 4, the load for creating and setting the output inhibition control signal is reduced, the number of output inhibition control input terminals is increased, and the number of pins provided in the LSI is increased. It is an object of the present invention to obtain an output suppression control method at the time of an LSI test that can prevent the occurrence of

【０００９】[0009]

【課題を解決するための手段】請求項１の発明に係るＬ
ＳＩテスト時の出力抑止制御方法は、ＬＳＩの出力を検
出するための調整されたストローブポイントのタイミン
グに対応させ、所定の位相差と周期で繰り返される基準
クロックの形態を有した複数の出力抑止制御信号を、上
記ＬＳＩテスタ側の論理回路により生成し夫々上記ＬＳ
Ｉに供給しゲートを制御して、テスト時に同時に出力状
態となる上記ＬＳＩの出力バッファの数を制限するよう
にしたものである。L according to the invention of claim 1
An output suppression control method during an SI test is a plurality of output suppression controls having a form of a reference clock that is repeated with a predetermined phase difference and a period, corresponding to the timing of an adjusted strobe point for detecting an output of an LSI. A signal is generated by the logic circuit on the side of the LSI tester, and is generated by the LS.
The number of output buffers of the above-mentioned LSI that are simultaneously in an output state at the time of test is controlled by supplying the voltage to I and controlling the gate.

【００１０】請求項２の発明に係るＬＳＩテスト時の出
力抑止制御方法は、同時に出力状態となる出力バッファ
数を制限するための出力抑止制御信号をＬＳＩの出力を
検出するためのストローブポイントのタイミングに対応
させ、上記ＬＳＩテスタから供給される所定の周期で繰
り返されるパルス信号を基に、上記ＬＳＩの内部に構成
された論理回路により生成し、生成した上記出力抑止制
御信号によりゲートを制御してテスト時に同時に出力状
態となる上記ＬＳＩの出力バッファの数を制限するよう
にしたものである。According to another aspect of the present invention, there is provided an output inhibition control method during LSI test, wherein an output inhibition control signal for limiting the number of output buffers that are in the output state at the same time is strobe point timing for detecting the output of the LSI. In response to the above, a logic circuit configured inside the LSI generates a pulse signal that is repeated at a predetermined cycle and is supplied from the LSI tester, and a gate is controlled by the generated output inhibition control signal. This is to limit the number of output buffers of the above-mentioned LSI which are in the output state at the same time during the test.

【００１１】請求項３の発明に係るＬＳＩテスト時の出
力抑止制御方法は、ＬＳＩの出力を検出するためのスト
ローブポイントのタイミングに対応させ、同時に出力状
態となる出力バッファ数を制限するための出力抑止制御
信号を、上記ＬＳＩテスタから供給される状態制御信号
および制御クロック信号を基に、上記ＬＳＩの内部に構
成した論理回路により生成し、生成した上記出力抑止制
御信号によりゲートを制御してテスト時に同時に出力状
態となる上記ＬＳＩの出力バッファの数を制限するよう
にしたものである。According to a third aspect of the present invention, there is provided an output inhibition control method during an LSI test, in which an output for limiting the number of output buffers that are in an output state at the same time corresponding to the timing of a strobe point for detecting the output of the LSI. A suppress control signal is generated by a logic circuit configured inside the LSI based on a state control signal and a control clock signal supplied from the LSI tester, and a gate is controlled by the generated output suppress control signal to test. The number of output buffers of the above-mentioned LSI which are in the output state at the same time is limited.

【００１２】請求項４の発明に係るＬＳＩテスト時の出
力抑止制御方法は、ＬＳＩの出力を検出するためのスト
ローブポイントのタイミングに対応させ、同時に出力状
態となる出力バッファ数を制限するための出力抑止制御
信号を、上記ＬＳＩテスタから供給される状態制御信号
および制御クロック信号、さらにはダイレクトセット／
リセット信号を基に、上記ＬＳＩの内部に構成した論理
回路により生成し、生成した上記出力抑止制御信号によ
りテスト時に同時に出力状態となる上記ＬＳＩの出力バ
ッファの数を制限するようにしたものである。According to a fourth aspect of the present invention, there is provided an output inhibition control method during an LSI test, which corresponds to the timing of a strobe point for detecting the output of the LSI, and simultaneously limits the number of output buffers that are in the output state. The suppression control signal is supplied from the LSI tester as a state control signal and a control clock signal, and further as a direct set /
It is generated based on a reset signal by a logic circuit configured inside the LSI, and the generated output inhibition control signal limits the number of output buffers of the LSI that are in the output state at the same time during the test. .

【００１３】[0013]

【作用】請求項１の発明におけるＬＳＩテスト時の出力
抑止制御方法は、互に所定の位相差を有すると共に所定
の周期で繰り返される基準クロックの形態を有した複数
の出力抑止制御信号が、ＬＳＩの出力を検出するための
調整されたストローブポイントのタイミングに対応して
上記ＬＳＩテスタ側の論理回路により生成され、上記Ｌ
ＳＩに夫々供給されゲートが制御されてテスト時に同時
に出力状態となる上記ＬＳＩの出力バッファの数が制限
されるため、上記出力抑止制御信号をあらかじめ作成し
設定する負担が軽減される。According to the present invention, there is provided a method of controlling output suppression during LSI testing, wherein a plurality of output suppression control signals having a predetermined phase difference and having a form of a reference clock repeated at a predetermined cycle are used. Is generated by the logic circuit on the side of the LSI tester at the timing of the adjusted strobe point for detecting the output of
Since the number of output buffers of the LSI that are respectively supplied to the SIs and the gates thereof are controlled to be in the output state at the same time during the test is limited, the burden of creating and setting the output inhibition control signal in advance is reduced.

【００１４】請求項２の発明におけるＬＳＩテスト時の
出力抑止制御方法は、ＬＳＩの出力を検出するためのス
トローブポイントのタイミングに対応させ、同時に出力
状態となる上記出力バッファの数を制限するための出力
抑止制御信号が、ＬＳＩテスタから供給される所定の周
期で繰り返されるパルス信号を基に、上記ＬＳＩの内部
に構成された論理回路により生成され、生成された上記
出力抑止制御信号によりゲートが制御されてテスト時に
同時に出力状態となる上記ＬＳＩの出力バッファの数が
制限されるため、出力抑止制御信号を作成し設定するた
めの負担が軽減され、さらに出力抑止制御入力端子の数
が増加しＬＳＩに設けられるピン数が増加するのを防止
することが可能になる。According to another aspect of the present invention, there is provided an output inhibition control method during LSI test, which is adapted to limit the number of the output buffers which are in the output state at the same time in correspondence with the timing of the strobe point for detecting the output of the LSI. An output inhibition control signal is generated by a logic circuit configured inside the LSI based on a pulse signal that is repeated from the LSI tester at a predetermined cycle, and a gate is controlled by the generated output inhibition control signal. As a result, the number of output buffers of the above-mentioned LSI that are simultaneously in the output state at the time of the test is limited, so that the burden of creating and setting the output suppression control signal is reduced, and the number of output suppression control input terminals is further increased. It is possible to prevent an increase in the number of pins provided in the.

【００１５】請求項３の発明におけるＬＳＩテスト時の
出力抑止制御方法は、ＬＳＩの出力を検出するためのス
トローブポイントのタイミングに対応させ、同時に出力
状態となる出力バッファの数を制限するための出力抑止
制御信号が、ＬＳＩテスタから供給される状態制御信号
および制御クロック信号を基に、上記ＬＳＩの内部に構
成された論理回路により生成され、この生成された上記
出力抑止制御信号によりゲートが制御されテスト時に同
時に出力状態となる上記ＬＳＩの出力バッファの数が制
限されるので、出力抑止制御信号を作成し設定するため
の負担が軽減され、さらに出力抑止制御入力端子の数が
増加しＬＳＩに設けられるピン数が増加するのを防止す
ることが可能になる。According to a third aspect of the present invention, there is provided an output suppression control method at the time of an LSI test, which corresponds to the timing of a strobe point for detecting the output of the LSI, and the output for limiting the number of output buffers which are in the output state at the same time. The inhibition control signal is generated by the logic circuit configured inside the LSI based on the state control signal and the control clock signal supplied from the LSI tester, and the generated output inhibition control signal controls the gate. Since the number of output buffers of the above-mentioned LSIs that are in the output state at the same time during the test is limited, the burden of creating and setting the output suppression control signal is reduced, and the number of output suppression control input terminals is further increased to provide the LSI. It is possible to prevent the number of pins to be increased from increasing.

【００１６】請求項４の発明におけるＬＳＩテスト時の
出力抑止制御方法は、ＬＳＩの出力を検出するためのス
トローブポイントのタイミングに対応させ、同時に出力
状態となる出力バッファの数を制限するための出力抑止
制御信号が、ＬＳＩテスタから供給される状態制御信号
および制御クロック信号、さらにはダイレクトセット／
リセット信号を基に、上記ＬＳＩの内部に構成された論
理回路により生成され、この生成された上記出力抑止制
御信号によりゲートが制御されテスト時に同時に出力状
態となる上記ＬＳＩの出力バッファの数が制限されるの
で、出力抑止制御信号を作成し設定するための負担が軽
減され、さらに出力抑止制御入力端子の数が増加しＬＳ
Ｉに設けられるピン数が増加するのを防止することが可
能になる。According to a fourth aspect of the present invention, there is provided an output suppression control method at the time of an LSI test, which corresponds to the timing of a strobe point for detecting the output of the LSI, and the output for limiting the number of output buffers which are in the output state at the same time. The suppression control signal is the status control signal and control clock signal supplied from the LSI tester, and also direct set /
The number of output buffers of the LSI, which are generated based on a reset signal by a logic circuit configured inside the LSI and whose gates are controlled by the generated output inhibition control signal and which are in the output state at the same time during the test, is limited. As a result, the burden of creating and setting the output suppression control signal is reduced, and the number of output suppression control input terminals is increased to increase the LS.
It is possible to prevent the number of pins provided in I from increasing.

【００１７】[0017]

【実施例】【Example】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は、この実施例のＬＳＩテスト時の出
力抑止制御方法を説明するための出力抑止制御信号を示
す波形図である。図１の（ａ）は図１０に示す出力抑止
制御入力端子２に供給される出力抑止制御信号Ａ、同図
（ｂ）は同様に出力抑止制御入力端子３に供給される出
力抑止制御信号Ｂ、同図（ｃ）は同様に出力抑止制御入
力端子４に供給される出力抑止制御信号Ｃを示してい
る。Ｔはこれら出力抑止制御信号Ａ，Ｂ，Ｃのクロック
サイクルの第１周期を示している。また、Ｐ１は全出力
を抑止するストローブポイント、Ｐ２とＰ３は出力抑止
を解除するストローブポイント、Ｐ４は出力状態を観察
するストローブポイント、Ｐ５とＰ６は再度出力抑止を
行なう過程のストローブポイント、Ｐ７は全出力を抑止
するストローブポイントである。Example 1. An embodiment of the invention of claim 1 will be described below with reference to the drawings. FIG. 1 is a waveform diagram showing an output suppression control signal for explaining an output suppression control method during an LSI test of this embodiment. 1A shows an output suppression control signal A supplied to the output suppression control input terminal 2 shown in FIG. 10, and FIG. 1B shows an output suppression control signal B similarly supplied to the output suppression control input terminal 3. 3C shows the output suppression control signal C similarly supplied to the output suppression control input terminal 4. T indicates the first cycle of the clock cycle of these output suppression control signals A, B, and C. Further, P1 is a strobe point for suppressing all outputs, P2 and P3 are strobe points for canceling the output suppression, P4 is a strobe point for observing the output state, P5 and P6 are strobe points in the process of suppressing the output again, and P7 is This is a strobe point that suppresses all output.

【００１８】図１に示す出力抑止制御信号Ａ，Ｂ，Ｃ
は、ＬＳＩテスタ側において生成され、図１０に示す出
力抑止制御入力端子２，３，４に夫々供給されるもので
あり、ストローブポイントＰ１〜Ｐ７は図１の（ａ），
（ｂ），（ｃ）に示す出力抑止制御信号に応じて最適な
タイミングに調整されている。さらにこれら図１の
（ａ），（ｂ），（ｃ）に示す出力抑止制御信号は、各
ストローブポイントに対応させて「１」と「０」の組み
合わせパターンにより記述され記憶されたパターンデー
タによるものではなく、ゲート回路やフリップフロップ
などにより構成された回路によりクロックサイクルＴ毎
に繰り返され互に所定の位相差を有したクロック信号の
形態を有する信号である。The output suppression control signals A, B, C shown in FIG.
Are generated on the LSI tester side and are supplied to the output suppression control input terminals 2, 3 and 4 shown in FIG. 10, respectively. The strobe points P1 to P7 are shown in FIG.
The optimum timing is adjusted according to the output suppression control signals shown in (b) and (c). Further, the output suppression control signals shown in FIGS. 1A, 1B, and 1C are based on the stored pattern data which is described by the combination pattern of “1” and “0” corresponding to each strobe point. It is not a signal but a signal having a form of a clock signal which is repeated every clock cycle T by a circuit including a gate circuit and a flip-flop and which has a predetermined phase difference from each other.

【００１９】すなわち、ストローブポイントＰ１のタイ
ミングで出力抑止制御入力端子４に供給される出力抑止
制御信号Ｃによる抑止が解除され、図１０のシステム回
路部１から出力される信号により出力バッファ回路１０
が出力状態となる。また、ストローブポイントＰ２のタ
イミングで出力抑止制御入力端子３に供給される出力抑
止制御信号Ｂによる抑止が解除され、システム回路部１
から出力される信号により出力バッファ回路９も出力状
態となる。さらにストローブポイントＰ３のタイミング
で出力抑止制御入力端子２に供給される出力抑止制御信
号Ａによる抑止が解除され、システム回路部１から出力
される信号により出力バッファ回路８も出力状態とな
る。そして、全ての出力抑止が解除された状態のときに
ストローブポイントＰ４を立てて出力バッファ回路８，
９，１０の出力を観察する。That is, the inhibition by the output inhibition control signal C supplied to the output inhibition control input terminal 4 at the timing of the strobe point P1 is released, and the output buffer circuit 10 is output by the signal output from the system circuit section 1 in FIG.
Is output. Further, the suppression by the output suppression control signal B supplied to the output suppression control input terminal 3 at the timing of the strobe point P2 is released, and the system circuit unit 1
The output buffer circuit 9 also becomes the output state by the signal output from the. Further, the inhibition by the output inhibition control signal A supplied to the output inhibition control input terminal 2 is released at the timing of the strobe point P3, and the signal output from the system circuit section 1 also causes the output buffer circuit 8 to be in the output state. When all the output suppressions are released, the strobe point P4 is set and the output buffer circuit 8,
Observe the 9 and 10 outputs.

【００２０】全ての出力抑止が解除された状態から全出
力抑止の状態に移行する過程については、上述した過程
とは逆にストローブポイントＰ５のタイミングで出力抑
止制御入力端子２に供給される出力抑止制御信号Ａによ
る抑止が行なわれ、次にストローブポイントＰ６のタイ
ミングで出力抑止制御入力端子３に供給される出力抑止
制御信号Ｂによる抑止が行なわれ、さらにストローブポ
イントＰ７のタイミングで出力抑止制御入力端子４に供
給される出力抑止制御信号Ｃによる抑止が行なわれ、全
出力抑止の状態となる。このようにして、図２のシーケ
ンスに示す従来の出力抑止制御信号と同様に出力抑止が
行なわれる。Regarding the process of shifting from the state in which all the output suppressions are released to the state in which all the output suppressions are performed, the output suppression supplied to the output suppression control input terminal 2 at the timing of the strobe point P5 is the reverse of the above process. Suppression is performed by the control signal A, then by the output inhibition control signal B supplied to the output inhibition control input terminal 3 at the timing of the strobe point P6, and further at the timing of the strobe point P7. Suppression is performed by the output suppression control signal C supplied to No. 4, and all outputs are suppressed. In this way, output suppression is performed similarly to the conventional output suppression control signal shown in the sequence of FIG.

【００２１】実施例２．請求項２の発明の一実施例を図
について説明する。図３は、この実施例のＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図である。図３
において図１０と同一または相当の部分については同一
の符号を付し説明を省略する。図において、１６はテス
トされるＬＳＩの内部に構成されているクロックジェネ
レータ回路部（論理回路）であり、所定の遅延期間ｔを
信号に付与する第１のディレイ回路１７ａ，第２のディ
レイ回路１７ｂ，第３のディレイ回路１７ｃとオア回路
１８，アンド回路１９などから構成されている。このク
ロックジェネレータ回路部１６は、図２に示すシーケン
スＳ１〜Ｓ７による出力抑止制御信号Ａ，Ｂ，Ｃをパル
ス信号Ｓ１を基に生成するように回路構成されている。Example 2. An embodiment of the invention of claim 2 will be described with reference to the drawings. FIG. 3 is a circuit diagram showing the configuration of the output suppression control method during the LSI test of this embodiment. Figure 3
In FIG. 10, parts that are the same as or equivalent to those in FIG. In the figure, reference numeral 16 is a clock generator circuit section (logic circuit) configured inside the LSI to be tested, which includes a first delay circuit 17a and a second delay circuit 17b for giving a predetermined delay period t to a signal. , A third delay circuit 17c, an OR circuit 18, an AND circuit 19 and the like. The clock generator circuit section 16 is configured to generate the output suppression control signals A, B, C according to the sequences S1 to S7 shown in FIG. 2 based on the pulse signal S1.

【００２２】図４の（イ）はクロックジェネレータ回路
部１６に入力されるパルス信号Ｓ１、同図（ロ）と
（ハ）は、第１のディレイ回路１７ａ，第３のディレイ
回路１７ｃの各出力信号を示すタイミングチャートであ
る。パルス信号Ｓ１と第１のディレイ回路１７ａ，第３
のディレイ回路１７ｃの各出力信号はオア回路１８およ
びアンド回路１９により処理されて図１に示すような波
形となり、出力抑止制御信号Ａ，Ｂ，Ｃとして夫々図３
に示すアンドゲート回路５，６，７に供給され出力抑止
を行ない、図２に示すシーケンスＳ１〜Ｓ７による出力
抑止制御信号と同様に出力抑止を行なう。FIG. 4A shows the pulse signal S1 input to the clock generator circuit section 16, and FIGS. 4B and 4C show the outputs of the first delay circuit 17a and the third delay circuit 17c. It is a timing chart which shows a signal. The pulse signal S1 and the first delay circuit 17a, the third
Each output signal of the delay circuit 17c of FIG. 3 is processed by the OR circuit 18 and the AND circuit 19 to have a waveform as shown in FIG. 1, and the output suppression control signals A, B, and C are shown in FIG.
Output suppression is performed by being supplied to the AND gate circuits 5, 6 and 7 shown in FIG. 2 and the output is suppressed similarly to the output suppression control signal by the sequences S1 to S7 shown in FIG.

【００２３】また、他の実施例として、図３においてア
ンド回路１９およびオア回路１８を省いた構成にしても
よく、このような構成にしたときの出力抑止制御信号
Ａ，Ｂ，Ｃは図４に示すようなタイミングチャートによ
り表わされる。なおＰ１１〜Ｐ１７は出力抑止状態が変
化する時点でのストローブポイントを示している。ま
た、図５は、図４に示すタイミングチャートによる出力
抑止制御信号Ａ，Ｂ，Ｃにより出力抑止を行なったとき
の各出力バッファ回路８，９，１０の出力状態を示す。As another embodiment, the AND circuit 19 and the OR circuit 18 in FIG. 3 may be omitted, and the output suppression control signals A, B, C in such a configuration are shown in FIG. It is represented by the timing chart as shown in. Note that P11 to P17 indicate strobe points at the time when the output suppression state changes. FIG. 5 shows the output states of the output buffer circuits 8, 9, and 10 when the output inhibition control signals A, B, and C are used to inhibit the output according to the timing chart shown in FIG.

【００２４】実施例３．請求項３の発明の一実施例を図
について説明する。図６は、この実施例のＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図であり、図６
において図１０と同一または相当の部分については同一
の符号を付し説明を省略する。図において、３２は状態
遷移マシン部（論理回路）であり、図７に示す状態遷移
図を実現するような回路構成となっている。３７ａ〜３
７ｃはレジスタ、３８は組み合わせ回路部、３３は状態
制御信号が供給される状態制御信号入力端子、３４は制
御クロック信号が供給される制御クロック信号入力端子
である。Example 3. An embodiment of the invention of claim 3 will be described with reference to the drawings. FIG. 6 is a circuit diagram showing the configuration of the output suppression control method during the LSI test of this embodiment.
In FIG. 10, parts that are the same as or equivalent to those in FIG. In the figure, reference numeral 32 denotes a state transition machine unit (logical circuit), which has a circuit configuration for realizing the state transition diagram shown in FIG. 37a-3
7c is a register, 38 is a combinational circuit section, 33 is a state control signal input terminal to which a state control signal is supplied, and 34 is a control clock signal input terminal to which a control clock signal is supplied.

【００２５】図８は、状態遷移マシン部３２の構成を示
す回路図である。FIG. 8 is a circuit diagram showing the configuration of the state transition machine section 32.

【００２６】次に動作について説明する。状態制御信号
入力端子３３を「１」に固定し、制御クロック信号入力
端子３４に制御クロック信号を５パルス以上供給する。
この結果初期状態のいかんにかかわらず状態遷移マシン
部分３２の出力は図７に示す状態２５の出力観察状態と
なる。通常動作を行なうときには、この状態で制御クロ
ック信号を停止する。一方、テストを行なうときには図
７に示す状態２５に対し制御クロック信号入力端子３４
に制御クロック信号「０１１」を供給し、図７に示す状
態２２すなわちリセット状態にする。その後、状態制御
信号入力端子３３に「１」と制御クロック信号入力端子
３４に制御クロック信号を供給すると、図７の状態２３
→状態２４の順に出力抑止が解除され、全ての出力抑止
が解除された状態２５で出力バッファ回路８〜１０の出
力状態を観察することが出来る。そして再度、状態２６
→状態２７の順で状態を遷移させ出力の再抑止を行な
い、状態２２で全出力が抑止された状態となる。つま
り、この図７に示す状態遷移図を実現する状態遷移マシ
ン部３２の出力は、図５に示す出力抑止制御信号Ａ，
Ｂ，Ｃであり、図５の出力抑止シーケンスを実現してい
る。Next, the operation will be described. The state control signal input terminal 33 is fixed to "1", and the control clock signal input terminal 34 is supplied with a control clock signal of 5 pulses or more.
As a result, the output of the state transition machine part 32 becomes the output observation state of the state 25 shown in FIG. 7 regardless of the initial state. When performing normal operation, the control clock signal is stopped in this state. On the other hand, when performing a test, the control clock signal input terminal 34 is changed to the state 25 shown in FIG.
A control clock signal "011" is supplied to the state 22 and the state 22 shown in FIG. After that, when "1" is supplied to the state control signal input terminal 33 and the control clock signal is supplied to the control clock signal input terminal 34, the state 23 of FIG.
→ The output suppression is released in the order of the state 24, and the output states of the output buffer circuits 8 to 10 can be observed in the state 25 in which all the output inhibitions are released. And again, state 26
→ The state is transited in the order of state 27 and the output is again suppressed. In state 22, all outputs are suppressed. That is, the output of the state transition machine unit 32 that realizes the state transition diagram shown in FIG. 7 is the output suppression control signal A shown in FIG.
B and C, which realize the output suppression sequence of FIG.

【００２７】実施例４．請求項４の発明の一実施例を図
について説明する。図９は、この実施例のＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図であり、図９
において図６と同一または相当の部分については同一の
符号を付し説明を省略する。図において、３５は状態遷
移マシン部３２に設けられセット信号が供給されるダイ
レクトセット端子、３６は状態遷移マシン部３２に設け
られリセット信号が供給されるダイレクトリセット端子
である。Example 4. An embodiment of the invention of claim 4 will be described with reference to the drawings. FIG. 9 is a circuit diagram showing the configuration of the output suppression control method during the LSI test of this embodiment.
In FIG. 6, parts that are the same as or equivalent to those in FIG. In the figure, 35 is a direct set terminal provided in the state transition machine section 32 and supplied with a set signal, and 36 is a direct reset terminal provided in the state transition machine section 32 and supplied with a reset signal.

【００２８】上記実施例３では、状態遷移マシン部３２
の状態をセット状態（状態２５）にするために５パルス
以上制御クロック信号を供給する必要があったが、本実
施例ではダイレクトセット端子３５にセット信号を供給
することで出力抑止を全て解除し、出力バッファ回路
８，９，１０の出力状態を観察できる状態になる。ま
た、ダイレクトリセット端子３６にリセット信号を供給
することで全出力抑止の状態にすることも出来る。In the third embodiment, the state transition machine unit 32
It was necessary to supply a control clock signal for 5 pulses or more in order to bring the state of (1) to the set state (state 25), but in the present embodiment, by supplying the set signal to the direct set terminal 35, all the output inhibitions are released. , The output states of the output buffer circuits 8, 9 and 10 can be observed. Further, by supplying a reset signal to the direct reset terminal 36, all outputs can be suppressed.

【００２９】[0029]

【発明の効果】以上のように、請求項１の発明によれ
ば、ＬＳＩの出力を検出するための調整されたストロー
ブポイントのタイミングに対応させ、所定の位相差と周
期で繰り返される基準クロックの形態を有した複数の出
力制御用パターン信号を、ＬＳＩテスタ側の論理回路に
より生成し上記ＬＳＩに供給するように構成したので、
出力抑止制御信号を作成し設定するための負担を軽減で
きる効果がある。As described above, according to the first aspect of the invention, the reference clock which is repeated with a predetermined phase difference and cycle is made to correspond to the timing of the adjusted strobe point for detecting the output of the LSI. Since a plurality of output control pattern signals having a form are generated by the logic circuit on the LSI tester side and supplied to the LSI,
This has the effect of reducing the burden of creating and setting the output suppression control signal.

【００３０】請求項２の発明によれば、同時に出力状態
となる出力バッファの数を制限するための出力抑止制御
信号を、ＬＳＩテスタから供給される所定の周期で繰り
返されるパルス信号を基に、ＬＳＩの内部に構成された
論理回路により生成するように構成したので、出力制御
用パターン信号を作成し設定するための負担を軽減する
ことができ、さらに出力抑止制御入力端子の数が増加し
ＬＳＩに設けられるピン数が増加するのを防止できる効
果がある。According to the second aspect of the present invention, the output suppression control signal for limiting the number of output buffers that are in the output state at the same time is generated based on the pulse signal repeated from the LSI tester at a predetermined cycle. Since it is configured to be generated by the logic circuit configured inside the LSI, the load for creating and setting the output control pattern signal can be reduced, and the number of output inhibition control input terminals is increased to increase the LSI. This has the effect of preventing an increase in the number of pins provided in the.

【００３１】請求項３の発明によれば、同時に出力状態
となる出力バッファの数を制限するための出力抑止制御
信号を、ＬＳＩテスタから供給される状態制御信号及び
制御クロック信号を基に、ＬＳＩの内部に構成された論
理回路により生成するように構成したので、出力制御用
パターン信号を作成し設定するための負担を軽減し、さ
らに出力抑止制御入力端子の数が増加しＬＳＩに設けら
れるピン数が増加するのを防止できる効果がある。According to the third aspect of the present invention, an output suppression control signal for limiting the number of output buffers that are in the output state at the same time is generated based on the state control signal and the control clock signal supplied from the LSI tester. Since it is configured to be generated by the logic circuit configured inside, the load for creating and setting the output control pattern signal is reduced, and the number of output suppression control input terminals is increased to increase the number of pins provided in the LSI. This has the effect of preventing the number from increasing.

【００３２】請求項４の発明によれば、同時に出力状態
となる出力バッファの数を制限するための出力抑止制御
信号を、ＬＳＩテスタから供給される状態制御信号及び
制御クロック信号、さらにはダイレクトセット／リセッ
ト信号を基に、ＬＳＩの内部に設けた論理回路により生
成するように構成したので、出力抑止制御信号を作成し
設定するための負担を軽減し、さらに出力抑止制御入力
端子の数が増加しＬＳＩに設けられるピン数が増加する
のを防止できる効果がある。According to the fourth aspect of the present invention, the output control signal for limiting the number of output buffers that are simultaneously in the output state is the state control signal and the control clock signal supplied from the LSI tester, and further the direct set signal. / Since it is configured to generate by the logic circuit provided inside the LSI based on the reset signal, the burden of creating and setting the output suppression control signal is reduced, and the number of output suppression control input terminals is increased. However, there is an effect that it is possible to prevent an increase in the number of pins provided in the LSI.

【図面の簡単な説明】[Brief description of drawings]

【図１】請求項１の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法による出力抑止制御信号を示すタ
イミングチャートである。FIG. 1 is a timing chart showing an output suppression control signal by an output suppression control method during an LSI test according to an embodiment of the invention of claim 1;

【図２】請求項１の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法における出力抑止制御信号と出力
バッファ回路の出力状態の関係を示す説明図である。FIG. 2 is an explanatory diagram showing a relationship between an output inhibition control signal and an output state of an output buffer circuit in an output inhibition control method during an LSI test according to an embodiment of the invention of claim 1;

【図３】請求項２の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an output suppression control method during an LSI test according to an embodiment of the present invention.

【図４】請求項２の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法におけるクロックジェネレータ回
路部に入力される信号Ｓ１と第１のディレイ回路，第３
のディレイ回路の各出力信号を示すタイミングチャート
である。FIG. 4 is a diagram showing a signal S1 input to a clock generator circuit section, a first delay circuit, and a third delay circuit in an output inhibition control method during an LSI test according to an embodiment of the present invention;
3 is a timing chart showing each output signal of the delay circuit of FIG.

【図５】請求項２の発明の他の実施例によるＬＳＩテス
ト時の出力抑止制御方法における出力抑止制御信号と出
力バッファ回路の出力状態の関係を示す説明図である。FIG. 5 is an explanatory diagram showing a relationship between an output inhibition control signal and an output state of an output buffer circuit in an output inhibition control method during an LSI test according to another embodiment of the invention of claim 2;

【図６】請求項３の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of an output inhibition control method during an LSI test according to an embodiment of the invention of claim 3;

【図７】請求項３の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法における状態遷移マシン部の状態
遷移図である。FIG. 7 is a state transition diagram of a state transition machine unit in an output inhibition control method during an LSI test according to an embodiment of the invention of claim 3;

【図８】請求項３の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法における状態遷移マシン部の構成
を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a state transition machine section in an output inhibition control method during an LSI test according to an embodiment of the invention of claim 3;

【図９】請求項４の発明の一実施例によるＬＳＩテスト
時の出力抑止制御方法の構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of an output suppression control method during an LSI test according to an embodiment of the invention of claim 4;

【図１０】従来のＬＳＩテスト時の出力抑止制御方法の
構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a conventional output inhibition control method during an LSI test.

【図１１】従来のＬＳＩテスト時の出力抑止制御方法に
おける出力抑止制御信号と出力バッファ回路の出力状態
の関係を示す説明図である。FIG. 11 is an explanatory diagram showing the relationship between the output inhibition control signal and the output state of the output buffer circuit in the conventional output inhibition control method during the LSI test.

【符号の説明】[Explanation of symbols]

５，６，７ アンドゲート回路（ゲート） ８，９，１０ 出力バッファ回路 １６ クロックジェネレータ回路部（論理回路） ３２ 状態遷移マシン部（論理回路） Ａ，Ｂ，Ｃ 出力抑止制御信号 5, 6, 7 AND gate circuit (gate) 8, 9, 10 Output buffer circuit 16 Clock generator circuit unit (Logic circuit) 32 State transition machine unit (Logic circuit) A, B, C Output suppression control signal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｔ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 27/04 21/822 8832-4M H01L 27/04 T

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 ＬＳＩテスタによりＬＳＩをテストする
際にそのＬＳＩの複数の出力バッファが同時に出力状態
となることにより上記ＬＳＩ自身に生じる誤動作を、上
記ＬＳＩ内部に構成したゲートを制御して同時に出力状
態となる上記出力バッファの数を制限することにより防
止するＬＳＩテスト時の出力抑止制御方法において、上
記ＬＳＩの出力を検出するためのストローブポイントを
調整し、この調整したストローブポイントに対応させて
所定の位相差と周期で繰り返される基準クロックの形態
を有した複数の出力抑止制御信号を、上記ＬＳＩテスタ
側において生成し上記ＬＳＩに夫々供給し上記ゲートを
制御し、テスト時に同時に出力状態となる上記ＬＳＩの
出力バッファの数を制限するＬＳＩテスト時の出力抑止
制御方法。1. A malfunction which occurs in the LSI itself when a plurality of output buffers of the LSI are simultaneously output when the LSI is tested by an LSI tester is output simultaneously by controlling a gate configured inside the LSI. In an output inhibition control method at the time of an LSI test for preventing by limiting the number of output buffers in a state, a strobe point for detecting the output of the LSI is adjusted, and a predetermined strobe point is made to correspond to the adjusted strobe point. A plurality of output suppression control signals having the form of a reference clock that is repeated with the phase difference and the cycle of the above are generated on the side of the LSI tester and supplied to each of the LSIs to control the gates, and become the output state at the same time during the test. A method of controlling output suppression during an LSI test that limits the number of output buffers of the LSI. 【請求項２】 ＬＳＩテスタによりＬＳＩをテストする
際にそのＬＳＩの複数の出力バッファが同時に出力状態
となることにより上記ＬＳＩ自身に生じる誤動作を、上
記ＬＳＩ内部に構成したゲートを制御して同時に出力状
態となる上記出力バッファの数を制限することにより防
止するＬＳＩテスト時の出力抑止制御方法において、上
記ＬＳＩの出力を検出するためのストローブポイントの
タイミングに対応させ同時に出力状態となる上記出力バ
ッファ数を制限するための出力抑止制御信号を、上記Ｌ
ＳＩテスタから供給される所定の周期で繰り返されるパ
ルス信号を基に、上記ＬＳＩの内部に構成した論理回路
により生成し、生成した上記出力抑止制御信号により上
記ゲートを制御し、テスト時に同時に出力状態となる上
記ＬＳＩの出力バッファの数を制限するＬＳＩテスト時
の出力抑止制御方法。2. A malfunction that occurs in the LSI itself when a plurality of output buffers of the LSI are simultaneously output when the LSI is tested by an LSI tester is output simultaneously by controlling a gate configured inside the LSI. In the output inhibition control method at the time of an LSI test for preventing by limiting the number of the output buffers that are in the state, the number of the output buffers that are in the output state at the same time corresponding to the timing of the strobe point for detecting the output of the LSI. The output suppression control signal for limiting
Based on the pulse signal repeated at a predetermined cycle supplied from the SI tester, it is generated by the logic circuit configured inside the LSI, and the gate is controlled by the generated output inhibition control signal. A method of controlling output suppression during an LSI test, which limits the number of output buffers of the above LSI. 【請求項３】 ＬＳＩテスタによりＬＳＩをテストする
際にそのＬＳＩの複数の出力バッファが同時に出力状態
となることにより上記ＬＳＩ自身に生じる誤動作を、上
記ＬＳＩ内部に構成したゲートを制御して同時に出力状
態となる上記出力バッファの数を制限することにより防
止するＬＳＩテスト時の出力抑止制御方法において、上
記ＬＳＩの出力を検出するためのストローブポイントの
タイミングに対応させ同時に出力状態となる上記出力バ
ッファ数を制限するための出力抑止制御信号を、上記Ｌ
ＳＩテスタから供給される状態制御信号および制御クロ
ック信号を基に、上記ＬＳＩの内部で構成した論理回路
により生成し、生成した上記出力抑止制御信号により上
記ゲートを制御してテスト時に同時に出力状態となる上
記ＬＳＩの出力バッファの数を制限するＬＳＩテスト時
の出力抑止制御方法。3. A malfunction which occurs in the LSI itself when a plurality of output buffers of the LSI are simultaneously put in an output state when the LSI is tested by an LSI tester is output simultaneously by controlling a gate formed inside the LSI. In the output inhibition control method at the time of an LSI test for preventing by limiting the number of the output buffers that are in the state, the number of the output buffers that are in the output state at the same time corresponding to the timing of the strobe point for detecting the output of the LSI. The output suppression control signal for limiting
Based on the state control signal and the control clock signal supplied from the SI tester, it is generated by the logic circuit configured inside the LSI, and the gate is controlled by the generated output inhibition control signal to simultaneously output the state at the time of test. A method of controlling output suppression during an LSI test for limiting the number of output buffers of the above LSI. 【請求項４】 ＬＳＩテスタによりＬＳＩをテストする
際にそのＬＳＩの複数の出力バッファが同時に出力状態
となることにより上記ＬＳＩ自身に生じる誤動作を、上
記ＬＳＩ内部に構成したゲートを制御して同時に出力状
態となる上記出力バッファの数を制限することにより防
止するＬＳＩテスト時の出力抑止制御方法において、上
記ＬＳＩの出力を検出するためのストローブポイントの
タイミングに対応させ同時に出力状態となる上記出力バ
ッファ数を制限するための出力抑止制御信号を、上記Ｌ
ＳＩテスタから供給される状態制御信号や制御クロック
信号、さらにはダイレクトセット／リセット信号を基
に、上記ＬＳＩの内部で構成した論理回路により生成
し、生成した上記出力抑止制御信号により上記ゲートを
制御してテスト時に同時に出力状態となる上記ＬＳＩの
出力バッファの数を制限するＬＳＩテスト時の出力抑止
制御方法。4. A malfunction that occurs in the LSI itself when a plurality of output buffers of the LSI are simultaneously put in an output state when the LSI is tested by an LSI tester is output simultaneously by controlling a gate configured inside the LSI. In the output inhibition control method at the time of an LSI test for preventing by limiting the number of the output buffers that are in the state, the number of the output buffers that are in the output state at the same time corresponding to the timing of the strobe point for detecting the output of the LSI. The output suppression control signal for limiting
Based on the status control signal and the control clock signal supplied from the SI tester, and further the direct set / reset signal, it is generated by the logic circuit configured inside the LSI, and the gate is controlled by the generated output inhibition control signal. Then, an output suppression control method at the time of the LSI test, which limits the number of output buffers of the above-mentioned LSI which are simultaneously in the output state at the time of the test.
JP5210719A 1993-08-25 1993-08-25 Method for suppressing and controlling output when lsi is tested Pending JPH0763824A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5210719A JPH0763824A (en) 1993-08-25 1993-08-25 Method for suppressing and controlling output when lsi is tested

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5210719A JPH0763824A (en) 1993-08-25 1993-08-25 Method for suppressing and controlling output when lsi is tested

Publications (1)

Publication Number Publication Date
JPH0763824A true JPH0763824A (en) 1995-03-10

Family

ID=16593971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5210719A Pending JPH0763824A (en) 1993-08-25 1993-08-25 Method for suppressing and controlling output when lsi is tested

Country Status (1)

Country Link
JP (1) JPH0763824A (en)

Similar Documents

Publication Publication Date Title
JP3220480B2 (en) Event sequencer for automatic test equipment
US4975641A (en) Integrated circuit and method for testing the integrated circuit
JP2550837B2 (en) Scan path test control circuit
JPH06105285B2 (en) Semiconductor integrated circuit device
JPS63310210A (en) (m) sequence code generator
JPH0763824A (en) Method for suppressing and controlling output when lsi is tested
JP3070455B2 (en) Test equipment for semiconductor integrated circuits
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
JP3328160B2 (en) Test equipment for logic integrated circuits
JP2797793B2 (en) Pseudo random pattern generator
JPS59180467A (en) Testing method of logic circuit
JPS6316276A (en) Semiconductor integrated circuit
JP2897540B2 (en) Semiconductor integrated circuit
JP2568268B2 (en) Data string generation circuit and memory test device using the circuit
JP2619957B2 (en) Clock control circuit for delay test
JPH04215079A (en) Timing generator
JPH0746123B2 (en) Integrated circuit test method
JP2660688B2 (en) Logic waveform generator
JPH0432090A (en) Semiconductor circuit
JPH11344534A (en) Semiconductor integrated circuit capable of full scan test and test data generating method
JPH0766035B2 (en) Semiconductor integrated circuit
JP2000163173A (en) Output simultaneous operation reducing circuit
JPH06164342A (en) Clock signal generation circuit
JPH0356429B2 (en)
JPH01172779A (en) Test waveform generator in ic testing apparatus