JPH0432090A - Semiconductor circuit - Google Patents

Abstract

PURPOSE:To execute rewriting of data at a normal timing even in the case a spike, etc., are generated on a data line by inputting a control signal and a signal from a clock buffer part, and inhibiting an input of the control signal to the clock buffer part at the time of becoming prescribed logic. CONSTITUTION:Between a signal generating circuit 1 and a register 2, a clock buffer part 3 is placed, and an output signal from the signal generating circuit 1 is inputted thereto in response to a control signal. A register 2 holds temporarily a data signal D1 inputted in response to an output from the clock buffer part 3. Also, this circuit is provided with an inhibiting gate part 4 for inputting the control signal and the signal from the clock buffer part 3, and inhibiting an input of the control signal to the clock buffer part 3 at the time of becoming prescribed logic. In such a way, even when a spike, etc., are generated in a data line due to a delay of a signal, etc., there is no fear that the spike, etc., are superposed on an output signal of a clock, etc., and rewriting of data can be executed at a normal timing.

Description

【発明の詳細な説明】 〔概　要〕 ＡＳＩＣ等においてレジスタに新しいデータを書き込む
機能を有する半導体回路に関し、 信号の遅延等によりデータライン上にスパイク等が発生
した場合でも正常なタイミングでデータの書き換えが行
われる半導体回路を提供することを目的とし、 多数の入力信号が予め定められた条件を満足したときに
出力信号を生成する信号生成回路と、制御信号に応答し
て前記信号生成回路からの前記出力信号を入力するクロ
ックバッファ部と、前記クロックバッファ部からの出力
に応答して入力されるデータ信号を一時的に保持するレ
ジスタと、前記制御信号および前記クロックバッファ部
からの信号を入力し、所定の論理となったときに前記ク
ロックバッファ部への前記制御信号の入力を禁止する禁
止ゲート部とを備えるように構成する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor circuit that has the function of writing new data to a register in an ASIC, etc., data can be rewritten at normal timing even if spikes occur on the data line due to signal delays, etc. The present invention aims to provide a semiconductor circuit in which a plurality of input signals generate an output signal when a predetermined condition is satisfied; a clock buffer section into which the output signal is input; a register which temporarily holds a data signal input in response to the output from the clock buffer section; and a register into which the control signal and the signal from the clock buffer section are input. , and a prohibition gate section that prohibits input of the control signal to the clock buffer section when a predetermined logic is reached.

〔産業上の利用分野〕[Industrial application field]

本発明は特定用途向けＩＣ（以下、ＡＳＩＣと称する）
等においてレジスタに新しいデータを書き込む機能を有
する半導体回路に関する。The present invention is an application-specific IC (hereinafter referred to as ASIC)
etc., relates to a semiconductor circuit having a function of writing new data to a register.

近年、ＡＳＩＣの設計容易化の観点より上記ＡＳＩＣに
おける各ＬＳＩチップの構成要素である多数のユニット
セルやマクロセル等の論理機能素子を大規模マクロによ
り効率良く搭載することが要望されている。この大規模
マクロを実現するための具体的な方法として、下北に示
すハードマクロ、ソフトマクロおよびコンパイルドセル
方式の３通りがある。まず第１に、ハードマクロは、各
論理機能素子およびその位置関係を予め定めてマスクパ
ターンをすべて固定する方法であり、信号の伝播遅延時
間特性（ＡＣ特性）は一義的に決定されるが、テクノロ
ジーの進歩の度に新しいマスクパターンを再度作成する
という手間がかかる。第２に、ソフトマクロは、ＬＳＩ
チップの論理機能のみを予め定める方法であり、上記ハ
ードマクロと異なり、マスクパターンはチップレイアウ
ト時に初めて決定される。したがって、信号の伝播遅延
時間特性はチップレイアウト後まで保証されないが、テ
クノロジーの進歩の度に新しいマスクパターンを作成す
る必要がないという利点を有している。第３に、コンパ
イルドセル方式は、上記ハードマクロの一種であるが特
に以下の点に特徴がある。すなわち、基本になる回路部
分のマスクパターンを予め登録しておき、ＬＳＩのカス
タマイズ時に上記の基本パターンを組み合わせて目的と
する回路を実現するためのものであり、主としてＲＡＭ
、　　ＲＯＭおよび乗算器等のデータバス系の大規模マ
クロを実現する際に適用され得る。In recent years, from the viewpoint of facilitating the design of ASICs, it has been desired to more efficiently mount logic functional elements such as a large number of unit cells and macro cells, which are constituent elements of each LSI chip in the ASICs, into large-scale macros. There are three specific methods for realizing this large-scale macro: hard macro, soft macro, and compiled cell method shown in Shimokita. First of all, the hard macro is a method of fixing all mask patterns by predetermining each logical functional element and its positional relationship, and the signal propagation delay time characteristics (AC characteristics) are uniquely determined. Every time technology advances, it takes time and effort to create new mask patterns. Second, the soft macro is an LSI
This is a method of predetermining only the logical functions of the chip, and unlike the above-mentioned hard macro, the mask pattern is determined for the first time at the time of chip layout. Therefore, although the signal propagation delay time characteristics are not guaranteed until after chip layout, it has the advantage that it is not necessary to create a new mask pattern every time technology advances. Thirdly, the compiled cell method is a type of the above-mentioned hard macro, but is particularly characterized by the following points. In other words, mask patterns for the basic circuit parts are registered in advance, and when customizing the LSI, the above basic patterns are combined to realize the desired circuit.
, can be applied when realizing large-scale macros of data bus systems such as ROM and multipliers.

本発明は、上記３通りの方式の中で、特にテクノロジー
の進歩に柔軟かつ迅速に対応することが可能なソフトマ
クロにより設計されたＬＳＩチップ内のレジスタに新し
いデータを書き込むためのトリガとなるクロック等を生
成するための半導体回路、例えばマスクスライス形のク
ロック発生回路について言及するものである。Of the three methods described above, the present invention is particularly suited to a clock that is a trigger for writing new data to a register in an LSI chip and is designed using a soft macro that can respond flexibly and quickly to technological advances. This refers to a semiconductor circuit, for example, a mask slice type clock generation circuit, for generating the clock signal.

〔従来の技術〕[Conventional technology]

第４図は従来の半導体回路の一例を示す図である。ただ
し、ここでは、レジスタ２が１つのフリップフロップ（
以下、ＦＦと略記する）から構成される場合を代表して
説明することとする。FIG. 4 is a diagram showing an example of a conventional semiconductor circuit. However, here, register 2 is one flip-flop (
Hereinafter, the case where the FF is composed of FF (hereinafter abbreviated as FF) will be explained as a representative case.

第４図において、１１はクロック生成部であり、１つの
ＯＲ回路から構成されている。このＯＲ回路には、ＣＰ
Ｕ等からの複数種の制御信号が入力される。これらの制
御信号の中には、アドレス指定用のアドレス信号ＡＯ，
Ａｌ、チップ指定用のチップセレクト信号Ｃ５１システ
ムクリア用のリセット信号Ｒ３Ｔおよびデータ書き込み
用のライト信号ＷＲ等が含まれている。なお、この場合
、上記のチップセレクト信号、リセット信号およびライ
ト信号は、それぞれＸＣ３、ＸＲ３ＴおよびＸＷＲと表
記することとする。上記クロック生成部ｌｌは、ライト
信号ＸＷＲ以外の信号が予め定められた条件を満足した
ときに上記ライト信号ＸＷＲをクロックとして出力する
ものである。さらに、上記クロック生成部１１の出力端
子は、レジスタ２のＦＦのクロック端子ＣＫに接続され
ている。さらに、上記レジスタ２のデータ端子りには新
しいデータを含むデータ信号Ｄｉが入力され、かつ、そ
のクリア端子ＣＬにはリセット信号ＸＲ３Ｔが入力され
る。In FIG. 4, reference numeral 11 denotes a clock generation section, which is composed of one OR circuit. This OR circuit has CP
A plurality of types of control signals from U etc. are input. These control signals include address signals AO,
A chip select signal C51 for specifying a chip, a reset signal R3T for system clearing, a write signal WR for writing data, etc. are included. In this case, the above chip select signal, reset signal, and write signal will be expressed as XC3, XR3T, and XWR, respectively. The clock generation section 11 outputs the write signal XWR as a clock when a signal other than the write signal XWR satisfies a predetermined condition. Further, the output terminal of the clock generation section 11 is connected to the clock terminal CK of the FF of the register 2. Furthermore, a data signal Di containing new data is input to the data terminal of the register 2, and a reset signal XR3T is input to its clear terminal CL.

第５図は第４図の動作を説明するためのタイミングチャ
ートである。ここで、ｔＷＷｌ　ｔｓＩｌｌｗｔ　ＨＤ
ｗ　＋　ｔ　ｓＡｗ　＋　ｉ　ｌＩＡｗおよびｔｐｐは
、それぞれライトパルス幅、データ書き込み時のデータ
セットアツプ時間、データホールド時間、アドレスセッ
トアツプ時間、アドレスホールド時間および出力伝播時
間を示しており、ＡＳＩＣ設計時に適当な値に設定され
る。第５図においては、アドレス信号ＡＯ，ＡＩ、チッ
プセレクト信号ＸＣ８およびリセット信号ＸＲ３Ｔがす
べて“Ｌ”（Ｌｏｗ）のとき、すなワチ、ＡＯ＝Ａ１＝
ＸＣ３＝ＸＲ３Ｔ＝Ｌ（または０）の条件（ライト条件
）が揃ったときに、ライト信号ＸＷＲがＦＦのクロック
としてクロック端子ＣＫに入力される。このクロックの
“Ｌ”から“Ｈ”（Ｈｉｇｈ）への立ち上りをトリガと
して、データ入力端子りに入力された新しいデータがデ
ータ出力端子Ｑからデータ出力信号り。とじて出力され
る。すなわち、レジスタ２では、すべてライト信号ＸＷ
Ｒに基づいてデータの書き換えが行われており、上記の
ライト条件以外の場合にはレジスタ２は前の状態を保持
している。なお、リセット信号ＸＲ３Ｔが“Ｈ″のとき
にはレジスタ内のデータはすべてリセットされてデータ
出力信号り。のレベルは“Ｌ”になる。FIG. 5 is a timing chart for explaining the operation of FIG. 4. Here, tWWl tsIllwt HD
w + t sAw + i IAw and tpp indicate the write pulse width, data set-up time during data write, data hold time, address set-up time, address hold time, and output propagation time, respectively, and are determined as appropriate when designing an ASIC. set to a value. In FIG. 5, when address signals AO, AI, chip select signal XC8 and reset signal XR3T are all "L" (Low), AO=A1=
When the conditions (write conditions) of XC3=XR3T=L (or 0) are met, the write signal XWR is input to the clock terminal CK as the FF clock. Using the rise of this clock from "L" to "H" (High) as a trigger, new data input to the data input terminal is output from the data output terminal Q as a data output signal. The output will be closed. That is, in register 2, all write signals XW
Data is rewritten based on R, and the register 2 retains its previous state unless the above write conditions are met. Note that when the reset signal XR3T is "H", all data in the register is reset and the data output signal is output. The level becomes "L".

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のとおり、ＡＳＩＣ等でレジスタにデータを書き込
むための半導体回路において、従来は、アドレス信号や
チップセレクト信号等の各種制御信号のレベルが“Ｌ”
のときにＯＲ回路等のクロック生成部から出力されるラ
イト信号を基準のクロックとして上記レジスタ内のデー
タの書き換えを行っていた。一般に、テクノロジーの進
歩によりＡＳＩＣ等の高速化が要求されるに伴い、上記
ＡＳＩＣにおける各論理機能素子のタイミング設定も厳
しくなってくる。例えば、第４図のように、レジスタ２
のクロックをＯＲ回路のような通常の論理回路により生
成する場合には、この論理回路に入力される信号の遅延
等により出力側にスパイクが発生する。さらに詳しく説
明すると、第６図に示すように、ライト信号ＸＷＲが“
Ｌ”の間に、他の制御信号、例えばアドレス信号ＡＯの
レベルが変化すると（破線部分）、このレベル変化がス
パイクとしてＯＲ回路からデータラインに伝送された後
にＦＦのクロック端子ＣＫに人力される（−点鎖線部分
）。このときに、上記スパイクによりＦＦが誤動作して
データ書き換え可能な状態になり、ライト信号以外のタ
イミングでデータが誤って書き換えられてしまうという
問題が発生する。特に、ソフトマクロにより高速のＡＳ
ＩＣを設計する（例えば、第５図においてｔｓ＊ｗ＝ｏ
とする）場合には、チップレイアウト後に初めて各素子
の位置関係が決定されるために信号の遅延等によりデー
タラインにスパイクが発生する可能性が比較的大きくな
る。As mentioned above, in semiconductor circuits for writing data to registers in ASICs, etc., conventionally, the level of various control signals such as address signals and chip select signals is "L".
At this time, the data in the register is rewritten using a write signal output from a clock generation section such as an OR circuit as a reference clock. Generally, as advances in technology demand higher speeds for ASICs, etc., timing settings for each logical functional element in the ASICs become stricter. For example, as shown in Figure 4, register 2
When the clock is generated by a normal logic circuit such as an OR circuit, spikes occur on the output side due to delays in signals input to the logic circuit. To explain in more detail, as shown in FIG. 6, the write signal XWR is “
When the level of another control signal, such as the address signal AO, changes during the "L" period (dotted line part), this level change is transmitted as a spike from the OR circuit to the data line, and then manually input to the clock terminal CK of the FF. (-Dot-dashed line) At this time, the above spike causes the FF to malfunction and become ready for data rewriting, causing the problem that data is erroneously rewritten at a timing other than the write signal. Faster AS with macros
Design an IC (for example, in Figure 5, ts*w=o
In this case, since the positional relationship of each element is determined only after chip layout, there is a relatively high possibility that spikes will occur on the data line due to signal delays, etc.

本発明は上記問題点に鑑みてなされたものであり、ソフ
トマクロによりＡＳＩＣを設計する場合等に信号の遅延
等によりデータラインにスパイク等が発生したときでも
正常なタイミングでデータの書き換えが行われる半導体
回路を提供することを目的とするものである。The present invention has been made in view of the above problems, and allows data to be rewritten at normal timing even when spikes occur on the data line due to signal delays, etc. when designing an ASIC using soft macros. The purpose is to provide a semiconductor circuit.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明の原理構成を示すブロック図である。な
お、ここでは、ライト信号をＷＲと表託することとする
。また、前述した構成要素と同様のものについては、同
一の参照番号を付して表す。FIG. 1 is a block diagram showing the basic configuration of the present invention. Note that here, the write signal will be referred to as WR. Further, components similar to those described above are denoted by the same reference numerals.

第１図においては、多数の入力信号５１〜Ｓ、。In FIG. 1, a number of input signals 51-S,.

が予め定められた条件を満足したときに出力信号を生成
する信号生成回路１を設けている。さらに、この信号生
成回路１とレジスタ２との間にクロックバッファ部３を
配置している。このクロックバッファ部３は、制御信号
に応答して上記信号生成回路１からの出力信号を入力す
るものである。上記レジスタ２では、上記クロックバッ
ファ部３からの出力に応答して入力されるデータ信号り
、を−時的に保持している。さらに、上記制御信号およ
び上記クロックバッファ部３からの信号を入力し、所定
の論理となったときに上記クロックバッファ部３への上
記制御信号の入力を禁止する禁止ゲート部４を設けてい
る。A signal generation circuit 1 is provided which generates an output signal when the signal satisfies a predetermined condition. Further, a clock buffer section 3 is arranged between the signal generation circuit 1 and the register 2. This clock buffer section 3 receives the output signal from the signal generation circuit 1 in response to a control signal. The register 2 temporarily holds a data signal input in response to the output from the clock buffer section 3. Furthermore, an inhibition gate section 4 is provided which inputs the control signal and the signal from the clock buffer section 3 and prohibits input of the control signal to the clock buffer section 3 when a predetermined logic is achieved.

〔作　用〕[For production]

本発明の半導体回路においては、ＦＦ等のクロックバッ
ファ部３ならびに禁止ゲート部４により、信号生成回路
１、例えばクロック生成部の出力側にスパイク等が発生
する可能性のある期間（例えば、ライト信号ＷＲ等の制
御信号のレベルが“Ｌ”になっている期間）内ではレジ
スタ２にクロックが入力されないようにしている。すな
わち、レジスタ２の誤動作の要因となるスパイク等の不
要な信号をＦＦ等により強制的に止めているので、上記
スパイク等がクロック等の出力信号に重畳されるおそれ
はなくなる。In the semiconductor circuit of the present invention, the clock buffer section 3 such as an FF and the inhibition gate section 4 are used for a period (for example, a write signal A clock is not input to the register 2 during a period in which the level of a control signal such as WR is "L". That is, since unnecessary signals such as spikes that cause malfunction of the register 2 are forcibly stopped by the FF, there is no possibility that the spikes and the like will be superimposed on output signals such as clocks.

かくして、本発明では、レジスタにデータを書き込むた
めの半導体回路において、信号の遅延等によりデータラ
インにスパイク等が発生した場合でも正常なタイミング
で誤りなくデータの書き換えを行うことが可能となる。Thus, in the present invention, in a semiconductor circuit for writing data to a register, even if a spike or the like occurs on a data line due to signal delay or the like, data can be rewritten at normal timing and without error.

〔実施例〕〔Example〕

第２図は本発明の一実施例を示す回路図である。 FIG. 2 is a circuit diagram showing one embodiment of the present invention.

ただし、ここでは、多数の入力信号Ｓ、〜Ｓわく第１図
）として、アドレス信号ＡＯ・Ａ１、チップセレクト信
号ＸＣ８およびリセット信号ＸＲ３Ｔを例示することと
する。なお、この場合も、上記チップセレクト信号、リ
セット信号およびライト信号をそれぞれＸＣ３、ＸＲ５
ＴおよびＸＷＲと表記する。However, here, address signals AO and A1, chip select signal XC8, and reset signal XR3T are exemplified as a large number of input signals S, .about.S (FIG. 1). In this case as well, the chip select signal, reset signal and write signal are sent to XC3 and XR5, respectively.
It is written as T and XWR.

さらに、レジスタ２が１つのデータ書き込み用ＦＦ２０
から構成されるものとする。Furthermore, register 2 is one data writing FF20.
It shall consist of:

第２図においては、信号生成回路１は、アドレス信号Ａ
Ｏ，Ａｌおよびチップセレクト信号ｘＣ８を入力とする
ＮＯＲ回路１０から構成される。さらに、クロックバッ
ファｎ３として、１つのバッファ用ＦＦ３０を設けてい
る。上記ＮＯＲ回路１０の出力端子はバッファ用ＦＦ３
０のデータ入力端子Ｄ′に接続されており、かつ、この
バッファ用ＦＦ３０のクロック端子ＣＫ’はライト信号
ＸＷＲの信号ラインに接続されている。さらに、上記バ
ッファ用ＦＦ３０のデータ出力端子Ｏ′は、データ書き
込み用ＦＦ２０のクロック端子ＣＫに接続されている。In FIG. 2, the signal generation circuit 1 generates an address signal A
It is composed of a NOR circuit 10 which receives O, Al and a chip select signal xC8 as inputs. Further, one buffer FF 30 is provided as the clock buffer n3. The output terminal of the NOR circuit 10 is the buffer FF3.
0 data input terminal D', and the clock terminal CK' of this buffer FF 30 is connected to the signal line of the write signal XWR. Further, the data output terminal O' of the buffer FF 30 is connected to the clock terminal CK of the data write FF 20.

さらに、禁止ゲート部４は、第１ＮＯＲゲート１４、第
２ＮＯＲゲート２４およびデイレイライン等の遅延素子
３４とから構成される。上記ＮＯＲゲート１４の一方の
人力はライト信号ＸＷＲの信号ラインに接続され、かつ
、他方の入力は、遅延素子３４を介して、バッファ用Ｆ
Ｆ３０からのデータを反転して出力する反転データ出力
端子ＸＱ’に接続されている。Furthermore, the inhibition gate section 4 is composed of a first NOR gate 14, a second NOR gate 24, and a delay element 34 such as a delay line. One input of the NOR gate 14 is connected to the signal line of the write signal XWR, and the other input is connected to the buffer F through the delay element 34.
It is connected to an inverted data output terminal XQ' which inverts and outputs the data from F30.

また一方で、上記第２のＮＯＲゲート２４の一方の入力
は第１ＮＯＲゲート１４の出力に接続され、かつ、他方
の入力はリセット信号ＸＲ３Ｔの信号ラインに接続され
ている。さらに、上記第２ＮＯＲゲート２４の出力はバ
ッファ用ＦＦ３０のクリア端子ＣＬ’に接続されている
。上記の第１および第２　ＮＯＲケ−）１４．２４は、
一方の入力レベルが“Ｈ”のときは他方の入力レベルに
関係なくその出力レベルが必ず“Ｌ”になるところから
禁止ゲートともよばれている。On the other hand, one input of the second NOR gate 24 is connected to the output of the first NOR gate 14, and the other input is connected to the signal line of the reset signal XR3T. Further, the output of the second NOR gate 24 is connected to the clear terminal CL' of the buffer FF 30. The above first and second NOR case) 14.24 are as follows:
It is also called an inhibit gate because when one input level is "H", its output level is always "L" regardless of the other input level.

第３図は第２図の回路動作を説明するためのタイミング
チャートである。このタイミングチャートの期間Ｔ１〜
Ｔ４の部分での動作を順次述べていくこととする。なお
、第３図中の■・■は第１および第２ＮＯＲゲー）１４
．２４の出力レベルをそれぞれ示し、かつ■、■はバッ
ファ用ＦＦ３０のデータ出力端子Ｑ′および反転データ
出力端子ＸＱ’のレベルを示している。さらに、■はク
ロック生成部ｌのＮＯＲ回路１０の出力レベルを示して
いる（第２図参照）。まず初めに、期間Ｔ、において、
リセット信号ＸＲ３Ｔを“Ｈ″に設定してバッファ用Ｆ
Ｆ３０のクリア端子ＣＬ’を“Ｌ′″にすることによっ
てバッファ用ＦＦ３０をリセットする。このリセット動
作により半導体回路内の各部のレベルは■＝Ｌ、■＝Ｌ
、■＝Ｌ、■＝Ｈ（１）のようになる。これと同時に、
上記リセット信号ＸＲ３Ｔによりデータ書き込み用ＦＦ
３０内のデータがすべてリセットされる。上記リセット
信号ＸＲ３Ｔが切れて“Ｌ”になったときに各部のレベ
ルは■＝Ｌ・■＝Ｈ・■＝Ｌ・■＝Ｈ（２）のようにな
る。次に、期間Ｔ２において、ライト信号ＸＷＲが“Ｈ
″になっても各部のレベルは■＝Ｌ、■＝Ｈ，■＝Ｌ、
■＝Ｈ（３）のままであり、前記の状態（２）と変わら
ない。FIG. 3 is a timing chart for explaining the circuit operation of FIG. 2. Period T1 of this timing chart
The operation at part T4 will be described in sequence. In addition, ■ and ■ in Figure 3 are the first and second NOR games)14
．． 24, and ■ and ■ indicate the levels of the data output terminal Q' and the inverted data output terminal XQ' of the buffer FF 30, respectively. Further, ■ indicates the output level of the NOR circuit 10 of the clock generating section 1 (see FIG. 2). First, in period T,
Set the reset signal XR3T to “H” and set the buffer F.
The buffer FF30 is reset by setting the clear terminal CL' of the F30 to "L'". Due to this reset operation, the level of each part in the semiconductor circuit is set to ■=L, ■=L
, ■=L, ■=H (1). At the same time,
FF for data writing by the above reset signal XR3T
All data in 30 will be reset. When the reset signal XR3T is turned off and becomes "L", the levels of each part become as follows: ■=L, ■=H, ■=L, ■=H (2). Next, in period T2, the write signal XWR is “H”.
'', the level of each part is ■=L, ■=H, ■=L,
■=H(3) remains, which is the same as the above state (2).

さらに、期間Ｔ３において、ライト信号ＸＷＲが“Ｈ″
になった場合に、アドレス信号ＡＯ，Ａ１およびチップ
セレクト信号＃ＸＣ３がいずれも“Ｌ”でＮＯＲ回路１
０の出力レベル■が“Ｈ″になったとき、すなわち、ラ
イト条件が成立したときは、各部のレベルは ■＝Ｌ、■＝Ｈ，■＝Ｈ，■＝Ｌ　　　　（４）のよう
になる。ここでは、データ書き込み用ＰＦ２０のクロッ
クとなるバッファ用ＦＦ３０のデータ出力信号のレベル
（出力レベル■）が１Ｌ″′から′Ｈ”に変化するので
、データ書き込み用ＦＦ２０に新しいデータが書き込ま
れてデータの書き換えが行われる。一方、ＮＯＲ回路１
０に入力される制御信号のいずれかが“Ｈ”に変化して
ＮＯＲ回路１０の出力レベル■が“Ｌ＃に変化したとき
、すなわち、ライト条件が不成立になったときは、各部
のレベルは ■＝Ｌ、■＝Ｈ，■＝Ｌ、■＝Ｈ（５）のようになる。Furthermore, in period T3, the write signal XWR is “H”
When the address signal AO, A1 and chip select signal #XC3 are all “L”, the NOR circuit 1
When the output level ■ of 0 becomes “H”, that is, when the write condition is satisfied, the levels of each part become as follows: ■=L, ■=H, ■=H, ■=L (4) . Here, the level (output level ■) of the data output signal of the buffer FF 30, which is the clock of the data writing PF 20, changes from 1L'' to 'H', so new data is written to the data writing FF 20 and the data is will be rewritten. On the other hand, NOR circuit 1
When any of the control signals input to 0 changes to "H" and the output level ■ of the NOR circuit 10 changes to "L#", that is, when the write condition is not satisfied, the level of each part changes to ■=L, ■=H, ■=L, ■=H (5).

ここでは、バッファ用ＦＦ３０の出力レベル■が“Ｌ”
のままなので、データ書き込み用ＦＦ２０は前の状態を
保持しており、新しいデータは書き込まれない。さらに
、期間Ｔ、において、ライト信号ＸＷＲが再び“Ｌ”に
なった場合は、各部のレベルは ■＝Ｈ・■＝Ｌ・■＝Ｌ、■＝Ｈ（６）のようになる。Here, the output level ■ of the buffer FF30 is “L”
Therefore, the data writing FF 20 maintains the previous state, and no new data is written. Furthermore, in period T, when the write signal XWR becomes "L" again, the levels of each part become as follows: ■=H, ■=L, ■=L, ■=H (6).

さらに数秒後にレベル■の変化（状態（４）→状態（６
））が遅延素子３４を経由して第１ＮＯＲゲー、ト１４
の他方の入力に伝達されてその入力レベルが“Ｌ”から
“Ｈ”に変化すると、各部のレベルは ■＝Ｌ、■＝Ｈ・■＝Ｌ、■＝Ｈ（７）のようになる。After a few more seconds, the level ■ changes (state (4) → state (6)
)) is connected to the first NOR gate 14 via the delay element 34.
When the input level changes from "L" to "H", the levels of each part become as follows: ■=L, ■=H・■=L, ■=H (7).

すなわち、新しいデータを書き込み用ＦＦ２０に書き込
んだ後にライト信号ＸＷＲが再び“Ｌ″になったときに
、遅延素子３４によりバッファ用ＦＦ３０の最小クリア
パルス幅ｔ、＋（ｔ３図中の■参照）を保証している。That is, when the write signal XWR becomes "L" again after writing new data to the write FF 20, the delay element 34 sets the minimum clear pulse width t, + (see ■ in the figure t3) of the buffer FF 30. Guaranteed.

このようにすれば、上記最小クリアパルス幅ｔ８期間で
はバッファ用ＦＦ３０がリセット状態になってこのバッ
ファ用ＦＦ３０の出力レベル■が確実に“Ｈ”から“Ｌ
”になる。In this way, during the minimum clear pulse width t8 period, the buffer FF 30 will be in the reset state, and the output level ■ of this buffer FF 30 will surely change from "H" to "L".
"become.

ただし、ライト信号ＸＷＲが次に“Ｈ”になった時点で
は上記リセット状態が解除されてクリア端子ＣＬ’のレ
ベル（レベル■）が“Ｈ”になっていないと、バッファ
用ＦＦ３０の出力レベル■が“Ｌ″から“Ｈ２になるこ
とはできない。すなわち、この条件下では、データ書き
込み用ＦＦ２０のクロックが“Ｌ”から“Ｈ”に立ち上
らないので、新しいデータの書き込みが不可能になる。However, if the reset state is canceled and the level (level ■) of the clear terminal CL' has not become "H" when the write signal XWR next becomes "H", the output level of the buffer FF 30 will be "■". cannot go from "L" to "H2". In other words, under this condition, the clock of the data writing FF 20 does not rise from "L" to "H", making it impossible to write new data. .

これを避けるために、上記最小クリアパルス幅１．は、
ライト信号ＸＷＲがｓ　Ｌ　１１になっている期間（第
６図のｔ工）よりも短かめに設定するのが好ましい。こ
のようにすれば、期間Ｔ４の後にライト信号ＸＷＲが“
Ｌ”から“Ｈ”になる正常なタイミングで新しいデータ
の書き込みを開始することができる。To avoid this, the minimum clear pulse width 1. teeth,
It is preferable to set the period shorter than the period during which the write signal XWR is s L 11 (t-t in FIG. 6). In this way, after the period T4, the write signal XWR becomes “
Writing of new data can be started at the normal timing when the level changes from "L" to "H".

このときには、各部のレベルは再び状態（４）になる。At this time, the level of each part becomes state (4) again.

本実施例においては、ライト信号ＸＷＲが“Ｌ”になっ
ている期間でアドレス信号ＡＵ、Ａ１等の他の制御信号
のレベルが変化してクロック生成部１の出力側にスパイ
クが発生しても、バッファ用ＦＦ３０によりこのスパイ
クを強制的に除去することによってデータ書き込み用Ｆ
Ｆ２０のクロックが誤って変化しないようにしている。In this embodiment, even if the levels of other control signals such as address signals AU and A1 change during the period when the write signal XWR is "L" and a spike occurs on the output side of the clock generation section 1, By forcibly removing this spike using the buffer FF 30, the data write F
This prevents the F20 clock from changing accidentally.

さらに、遅延素子等によりバッファ用ＦＦ３０の最小ク
リアノくルス幅ｔ。Furthermore, the minimum clear cross width t of the buffer FF 30 is increased by delay elements and the like.

を保証して上記ＦＦ３０が確実にリセットされるように
設定している。この結果、ライト信号以外のタイミング
でレジスタ内のデータが誤って書き換えイン等を付設し
ていたが、その代わりに回路素子間の配線等を適当に長
くして信号を遅延させることも可能である。このように
すれば、遅延素子３４が不要になって回路素子の節減が
図れる。The FF 30 is set to be reset reliably by guaranteeing the following. As a result, the data in the register was mistakenly rewritten at a timing other than the write signal.However, it is also possible to delay the signal by appropriately lengthening the wiring between circuit elements. . In this way, the delay element 34 becomes unnecessary and the number of circuit elements can be reduced.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、ＡＳＩＣ等でレジ
スタにデータを書き込むための半導体回路において、信
号の遅延等によりデータラインに発生するスパイク等が
クロックに重畳されるのを確実に防止することができる
ので、正常なタイミングで誤りなくデータの書き換えを
行うことが可能となる。特に、信号のタイミング設定が
厳しい高速のＡＳＩＣをソフトマクロにより設計する際
に本発明は有効となる。As explained above, according to the present invention, in a semiconductor circuit for writing data to a register in an ASIC or the like, it is possible to reliably prevent spikes generated on a data line due to signal delay etc. from being superimposed on a clock. Therefore, data can be rewritten at normal timing and without error. The present invention is particularly effective when designing high-speed ASICs with strict signal timing settings using soft macros.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理構成を示すブロック図、第２図は
本発明の一実施例を示す回路図、第３図は第２図の回路
動作を説明するだめのタイミングチャート、 第４１１！ｉ０は従来の半導体回路の一例を示す図、第
５図は第４図の動作を説明するためのタイミングチャー
ト、 第６図は従来の問題点を説明するためのタイミングチャ
ートである。 図において、 １・・・Ａ号且成口訃、　２ ３・・・クロックバッファ部、 ４・・・禁止ゲート部。 ・・・レジスタ、FIG. 1 is a block diagram showing the principle configuration of the present invention, FIG. 2 is a circuit diagram showing an embodiment of the present invention, FIG. 3 is a timing chart for explaining the circuit operation of FIG. 2, and 411! i0 is a diagram showing an example of a conventional semiconductor circuit, FIG. 5 is a timing chart for explaining the operation of FIG. 4, and FIG. 6 is a timing chart for explaining the problems of the conventional circuit. In the figure, 1... No. A and Nariguchi, 2 3... Clock buffer section, 4... Inhibition gate section. ···register,

Claims (1)

【特許請求の範囲】 １、多数の入力信号（５＿１〜５＿ｎ）が予め定められ
た条件を満足したときに出力信号を生成する信号生成回
路（１）と、 制御信号に応答して前記信号生成回路（１）からの前記
出力信号を入力するクロックバッファ部（３）と、 前記クロックバッファ部（３）からの出力に応答して入
力されるデータ信号を一時的に保持するレジスタ（２）
と、 前記制御信号および前記クロックバッファ部（３）から
の信号を入力し、所定の論理となったときに前記クロッ
クバッファ部（３）への前記制御信号の入力を禁止する
禁止ゲート部（４）とを備えることを特徴とする半導体
回路。[Claims] 1. A signal generation circuit (1) that generates an output signal when a large number of input signals (5_1 to 5_n) satisfy predetermined conditions; and the signal generation circuit in response to a control signal. a clock buffer section (3) that inputs the output signal from the circuit (1); and a register (2) that temporarily holds a data signal that is input in response to the output from the clock buffer section (3).
and a prohibition gate section (4) which inputs the control signal and the signal from the clock buffer section (3) and prohibits input of the control signal to the clock buffer section (3) when a predetermined logic is reached. ) A semiconductor circuit characterized by comprising: