JPH0761011B2 - 分周回路装置 - Google Patents
分周回路装置Info
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- JPH0761011B2 JPH0761011B2 JP1197027A JP19702789A JPH0761011B2 JP H0761011 B2 JPH0761011 B2 JP H0761011B2 JP 1197027 A JP1197027 A JP 1197027A JP 19702789 A JP19702789 A JP 19702789A JP H0761011 B2 JPH0761011 B2 JP H0761011B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は請求の範囲１の上位概念によるデジタル的に可
調整分周装置に関する。
調整分周装置に関する。
この種分周装置は主に周波数シンセサイザにてPLLルー
プ中に設けられている発振器の制御のため用いられる。
プ中に設けられている発振器の制御のため用いられる。
従来技術 次に従来技術を第１〜第４図を用いて説明する。
第１図は上位概念による分周装置を有するシンセサイザ
の簡単化されたブロツク接続図である。電圧制御される
発振器１（VCO）は所望の出力信号を生じる。この発振
器は分周器２（この分周器はたんに整数の分周係数ｍに
のみ調整可能である）と、基準周波数fREFの供給を受け
る位相測定器３と、制御器はローパスフイルタ４と共
に、位相ロツクループ（PLL）中に設けられており、こ
のループには制御回路５が設けられておりこの制御回路
の出力側は分周器２の制御入力側に接続されている。
の簡単化されたブロツク接続図である。電圧制御される
発振器１（VCO）は所望の出力信号を生じる。この発振
器は分周器２（この分周器はたんに整数の分周係数ｍに
のみ調整可能である）と、基準周波数fREFの供給を受け
る位相測定器３と、制御器はローパスフイルタ４と共
に、位相ロツクループ（PLL）中に設けられており、こ
のループには制御回路５が設けられておりこの制御回路
の出力側は分周器２の制御入力側に接続されている。
分周器出力周波数fTはｆ分周器２により、VCO1より送出
される分周器入力周波数fOから生ぜしめられ、制御回路
５はクロツク制御する。
される分周器入力周波数fOから生ぜしめられ、制御回路
５はクロツク制御する。
分周器出力周波数fTの平均値▲▼は次のようなサン
プリングないし走査周波数fAで表わされる。
プリングないし走査周波数fAで表わされる。
制御回路５は各周波数分割（分周）サイクルに対して固
有の整数の分周係数ｍを決定し、分周器２を相応に調整
し、その際、分周係数の列（シーケンス）が時間平均の
点で、制御回路５に加えられる周波数調整情報Ｆに等し
いように調整される。
有の整数の分周係数ｍを決定し、分周器２を相応に調整
し、その際、分周係数の列（シーケンス）が時間平均の
点で、制御回路５に加えられる周波数調整情報Ｆに等し
いように調整される。
分周器出力周波数fTは位相測定器３により基準周波数と
比較される。測定された偏差は制御器４を介してVCO中
に入力され、それにより、閉ループ制御回路が形成され
る。立上り振動状態ではサンプリング、走査周波数fAは
基準周波数fREFに等しい。要するに下式が成立つ。
比較される。測定された偏差は制御器４を介してVCO中
に入力され、それにより、閉ループ制御回路が形成され
る。立上り振動状態ではサンプリング、走査周波数fAは
基準周波数fREFに等しい。要するに下式が成立つ。
制御回路５に入力可能な周波数情報Ｆは基準周波数fREF
にて規格化された分周器入力周波数fOを成す。
にて規格化された分周器入力周波数fOを成す。
***特許出願公開公報第3544371号及び第3210048号から
は高いサンプリング、走査周波数fAにも拘らず分周係数
の＋１又は−１だけの周期的調整により、任意に細かい
周波数分解を行なわせて、整数分周係数ｍにのみ調整可
能な分周器２により時間平均で端数の分周を行なわせる
ことが夫々公知である。このために必要な分周係数ｍの
計算が、***国特許出願公開3544371号から公知の装置
では所謂位相アキユムレータを用いて、また***特許出
願公開公報第2240216号から公知の装置では同期分周器
縦続回路を用いて行なわれる。位相アキユムレータのオ
ーバーフローの際分周係数の整数部分に＋１又は−１が
加算される。***特許出願公開公第2240216号から公知
の装置構成では＋１（又は−１）だけの分周係数の修
正、変更が、パルス抑圧回路（又はパルス挿入回路）に
より行なわれ、上記回路は同期分周器縦続回路のオーバ
ーフローごとに一度作動される。
は高いサンプリング、走査周波数fAにも拘らず分周係数
の＋１又は−１だけの周期的調整により、任意に細かい
周波数分解を行なわせて、整数分周係数ｍにのみ調整可
能な分周器２により時間平均で端数の分周を行なわせる
ことが夫々公知である。このために必要な分周係数ｍの
計算が、***国特許出願公開3544371号から公知の装置
では所謂位相アキユムレータを用いて、また***特許出
願公開公報第2240216号から公知の装置では同期分周器
縦続回路を用いて行なわれる。位相アキユムレータのオ
ーバーフローの際分周係数の整数部分に＋１又は−１が
加算される。***特許出願公開公第2240216号から公知
の装置構成では＋１（又は−１）だけの分周係数の修
正、変更が、パルス抑圧回路（又はパルス挿入回路）に
より行なわれ、上記回路は同期分周器縦続回路のオーバ
ーフローごとに一度作動される。
＋１又は−１だけの分周係数ｍの周期的調整付きの分周
器は「端数分周器」と称せられ、そのような分周器を有
するPLLは相応して「端数シンセサイザ」と称せられ
る。
器は「端数分周器」と称せられ、そのような分周器を有
するPLLは相応して「端数シンセサイザ」と称せられ
る。
第２図は任意の周波数分解のための位相アキユムレータ
を用いた公知の分周器制御回路を有する。周波数調整情
報Ｆ＝fO/fAは加算器６に入力される。その和は量子化
器７にて整数部と端数部とに分けられる。太字でマーキ
ングされた分岐中に現われる整数部分により瞬時の分周
係数ｍが定められ、この分周係数に上記分周器が調整さ
れる。マーキングされていない分岐中に現われる端数部
分は遅延器８にて加算器６の第２入力側に供給され、次
の状態生起まで（分周器出力周波数fTのタイミング、ク
ロツクで）、分周調整情報Ｆの端数部分に加算される、
即ち 当該端数部分によつて（まるまるの）完全な振動が得ら
れそれにより１だけ増大された分周係数が生ぜしめられ
当該アキユムレータから上記端数部分が離脱するまで上
記の加算がなされる。
を用いた公知の分周器制御回路を有する。周波数調整情
報Ｆ＝fO/fAは加算器６に入力される。その和は量子化
器７にて整数部と端数部とに分けられる。太字でマーキ
ングされた分岐中に現われる整数部分により瞬時の分周
係数ｍが定められ、この分周係数に上記分周器が調整さ
れる。マーキングされていない分岐中に現われる端数部
分は遅延器８にて加算器６の第２入力側に供給され、次
の状態生起まで（分周器出力周波数fTのタイミング、ク
ロツクで）、分周調整情報Ｆの端数部分に加算される、
即ち 当該端数部分によつて（まるまるの）完全な振動が得ら
れそれにより１だけ増大された分周係数が生ぜしめられ
当該アキユムレータから上記端数部分が離脱するまで上
記の加算がなされる。
端数部分ｐ（ｉ）は周波数分割器（分周器）出力周波数
fT中に含まれている所望の理想周波数fAとの偏差を表わ
す。当該位相は次のように補正される、即ち当該端数部
分が全うな１つの振動の値を決して超えないように補正
される。要するに、上記端数部分はピークからピークま
で測つて１つの振動に限られている。
fT中に含まれている所望の理想周波数fAとの偏差を表わ
す。当該位相は次のように補正される、即ち当該端数部
分が全うな１つの振動の値を決して超えないように補正
される。要するに、上記端数部分はピークからピークま
で測つて１つの振動に限られている。
規格化時間ｉとして、ｉ＝1,2,3……＝tfA,2tfA,3tfA,
……とすると、第２図の分周器制御回路の作用が巡回
（再帰）式により定まる。
……とすると、第２図の分周器制御回路の作用が巡回
（再帰）式により定まる。
Ｆ＝fO/fA （規格化） ｐ（ｉ）＝（ｐ（ｉ−１）＋Ｆ）mod1（位相アキユムレ
ータ） ｍ（ｉ）＝（ｐ（ｉ−１）＋Ｆ）−（（ｐ（ｉ−１）mo
d1） （分周値） 上記遅延器８は図には詳細してない形式で複数のＤフリ
ツフロツプから成りこれらフリツプフロツプは分周器出
力周波数fTクロツク制御される。上記遅延器により、印
加されるデジタル信号が、サンプリング、走査周波数fA
の１周期分だけ遅延せしめられ、もつて、1/fAの遅延
（走行伝播時間）が生ぜしめられる。
ータ） ｍ（ｉ）＝（ｐ（ｉ−１）＋Ｆ）−（（ｐ（ｉ−１）mo
d1） （分周値） 上記遅延器８は図には詳細してない形式で複数のＤフリ
ツフロツプから成りこれらフリツプフロツプは分周器出
力周波数fTクロツク制御される。上記遅延器により、印
加されるデジタル信号が、サンプリング、走査周波数fA
の１周期分だけ遅延せしめられ、もつて、1/fAの遅延
（走行伝播時間）が生ぜしめられる。
取り極めの式 により、遅延器８の伝達関数はフーリエ変換ないしＺ−
変換値（デジタルフイルタの表現の際通常行なわれるよ
うに） として表わされ、このことは遅延器８のブロツク接続図
にシンボルとして示されている。
変換値（デジタルフイルタの表現の際通常行なわれるよ
うに） として表わされ、このことは遅延器８のブロツク接続図
にシンボルとして示されている。
第３図に示す表は順次連続するサンプリング、走査周期
1/fAにて現われる信号値を示し、この表から、第２図に
示す装置の機能制御の機能が明らかである。この例及び
後続するすべての例において、スタートにおける位相ア
キユムレータの内容は零であり、次の仮定（条件式）が
成立つ。
1/fAにて現われる信号値を示し、この表から、第２図に
示す装置の機能制御の機能が明らかである。この例及び
後続するすべての例において、スタートにおける位相ア
キユムレータの内容は零であり、次の仮定（条件式）が
成立つ。
第４図は位相アキユムレータの幾らか異なつた表示形態
を示す。上記表示形態はデジタルフイルタにおいて通常
の表示法に拠つている。上記位相アキユムレータの作用
は第２図及び第３図のそれと同じである。周波数調整情
報Ｆは伝達関数Ｉ（Ｚ）を有する積分器９において規格
化位相phi（フアイ）に換算される。量子化器10は上記
位相の整数部分、すなわち（まるくの）整数振動を分解
する。整数部分は伝達関数Ｄ（Ｚ）を有する微分器11に
おいて再び規格化周波数に換算され、分周係数ｍ＝ｍ
（ｉ）の列（シーケンス）が生ぜしめられこれら分周係
数列は直接的に分周器中に入力される。微分の際当該値
は整数のままに保持される。周波数調整情報Ｆは各サン
プリング、走査周期1/fAあたり（規格化）位相増大分を
表わす。積分器及び微分器に対する計算クロツク周波数
はその作用上サンプリング、走査周波数fAに相応する。
を示す。上記表示形態はデジタルフイルタにおいて通常
の表示法に拠つている。上記位相アキユムレータの作用
は第２図及び第３図のそれと同じである。周波数調整情
報Ｆは伝達関数Ｉ（Ｚ）を有する積分器９において規格
化位相phi（フアイ）に換算される。量子化器10は上記
位相の整数部分、すなわち（まるくの）整数振動を分解
する。整数部分は伝達関数Ｄ（Ｚ）を有する微分器11に
おいて再び規格化周波数に換算され、分周係数ｍ＝ｍ
（ｉ）の列（シーケンス）が生ぜしめられこれら分周係
数列は直接的に分周器中に入力される。微分の際当該値
は整数のままに保持される。周波数調整情報Ｆは各サン
プリング、走査周期1/fAあたり（規格化）位相増大分を
表わす。積分器及び微分器に対する計算クロツク周波数
はその作用上サンプリング、走査周波数fAに相応する。
積分器９は遅延器12と加算器13とから成り、入力信号を
加算して１計算クロツクだけ遅延された出力信号を形成
する。遅延クロツク周波数は作用上サンプリング、走査
周波数fAに相応する分周器出力周波数fTである。遅延器
12の伝達関数z-1により積分器の伝達関数が下記式 により得られ、この得られた伝達関数はＺ＝１において
伝達関数の極を有する（このことはｆ＝kfA、但しｋ＝
0,1…において極を有することと同義である）。上記伝
達関数は次のようにして得られる、すなわち加算器にて
入力信号ｘ（ｉ）と出力信号ｙ（ｉ）を有する下記式を
立て、 ｙ（ｉ）＝ｘ（ｉ）＋ｙ（ｉ−１） ＝ｘ（ｉ）＋z-1y（ｉ） 商ｙ（ｉ）/x（ｉ）を計算するものである。
加算して１計算クロツクだけ遅延された出力信号を形成
する。遅延クロツク周波数は作用上サンプリング、走査
周波数fAに相応する分周器出力周波数fTである。遅延器
12の伝達関数z-1により積分器の伝達関数が下記式 により得られ、この得られた伝達関数はＺ＝１において
伝達関数の極を有する（このことはｆ＝kfA、但しｋ＝
0,1…において極を有することと同義である）。上記伝
達関数は次のようにして得られる、すなわち加算器にて
入力信号ｘ（ｉ）と出力信号ｙ（ｉ）を有する下記式を
立て、 ｙ（ｉ）＝ｘ（ｉ）＋ｙ（ｉ−１） ＝ｘ（ｉ）＋z-1y（ｉ） 商ｙ（ｉ）/x（ｉ）を計算するものである。
伝達関数Ｄ（ｚ）を有する微分器11は遅延器15と加算器
14とから成り、この加算器はその入力信号を加算して、
１計算クロツクだけ遅延された入力信号を極性を負にし
て加算し出力する。伝達関数は次式 Ｄ（ｚ）＝１−z-1 により得られ、この伝達関数はＺ＝１において零点を有
する。微分器の伝達関数は積分関数のそれと逆である。
14とから成り、この加算器はその入力信号を加算して、
１計算クロツクだけ遅延された入力信号を極性を負にし
て加算し出力する。伝達関数は次式 Ｄ（ｚ）＝１−z-1 により得られ、この伝達関数はＺ＝１において零点を有
する。微分器の伝達関数は積分関数のそれと逆である。
第４図は端数分周器の制御のための上記所謂デジタルフ
イルタは次のような一連の等式において表わされ得る。
イルタは次のような一連の等式において表わされ得る。
Ｆ＝fO/fA （規格化） phi（ｉ）＝phi（ｉ−１）＋Ｆ （積 分） ｑ（ｉ）＝phi（ｉ）−（phi（ｉ）mod1） （量子化） ｑ（ｉ）＝ｑ（ｉ）−ｑ（ｉ−１） （微 分） ｍ（ｉ）＝ｄ（ｉ） （分周値） このことから、第５図の表が算出される。この場合も、
phiは始めは零である。
phiは始めは零である。
第４図の分周器制御回路の具体的実現の場合、加算器及
び遅延器が十分大きな語幅を有しなければならない（正
の周波数の積分が単調に上昇するので）という欠点が起
こり得る。
び遅延器が十分大きな語幅を有しなければならない（正
の周波数の積分が単調に上昇するので）という欠点が起
こり得る。
多くの適用例では上述の端数方式により生ぜしめられる
位相変動が認容され得ない。特に不都合ないしノイズ原
因となるのは周波数情報の端数部分が著しく小さいもの
であり、即ち、整数の分周調整状態に比較的近傍のとこ
ろにある場合である、それというのは、ノイズの大部分
は著して低周波であつて、フイルタ２はPLLによつては
ノイズが殆ど抑圧され得ず、よつて当該ノイズは妨げら
れずに分周器又はVCOの出力信号中に含まれているから
である。端数位相ノイズfTがfAから比較的離れていると
いう比較的クリテイカルでない場合についてはこれ以上
考慮しない。
位相変動が認容され得ない。特に不都合ないしノイズ原
因となるのは周波数情報の端数部分が著しく小さいもの
であり、即ち、整数の分周調整状態に比較的近傍のとこ
ろにある場合である、それというのは、ノイズの大部分
は著して低周波であつて、フイルタ２はPLLによつては
ノイズが殆ど抑圧され得ず、よつて当該ノイズは妨げら
れずに分周器又はVCOの出力信号中に含まれているから
である。端数位相ノイズfTがfAから比較的離れていると
いう比較的クリテイカルでない場合についてはこれ以上
考慮しない。
上述の位相ノイズを回避する異なる電子回路が公知であ
る。
る。
***特許出願公告公報第2240216号から位相アキユムレ
ータにて位相情報をD/A変換器を介して補償電圧に変換
し、この補償電圧によつて位相測定器の出力側に現われ
るノイズ電圧が相応の極性に応じた加算により打消され
る。（補償される）。
ータにて位相情報をD/A変換器を介して補償電圧に変換
し、この補償電圧によつて位相測定器の出力側に現われ
るノイズ電圧が相応の極性に応じた加算により打消され
る。（補償される）。
***特許出願公開公報第3210048号からは位相ノイズを
伴なう、端数分周器の出力パルスを位相測定器に被制御
遅延素子を用いて適当に遅延させ、もつて、等間隔にす
ることが公知である。
伴なう、端数分周器の出力パルスを位相測定器に被制御
遅延素子を用いて適当に遅延させ、もつて、等間隔にす
ることが公知である。
各サンプリング、走査周期に対して、D/A変換器の電圧
について遅延素子が次のように調整される、即ち、VCO
から到来するパルスが位相測定器にて一様に到来するよ
うに調整される。所要遅延は位相アキユムレータの内容
に比例する。可調整遅延素子はプログラミング可能な分
周器の前又は後に挿入接続され得る。
について遅延素子が次のように調整される、即ち、VCO
から到来するパルスが位相測定器にて一様に到来するよ
うに調整される。所要遅延は位相アキユムレータの内容
に比例する。可調整遅延素子はプログラミング可能な分
周器の前又は後に挿入接続され得る。
２つの公知の装置では位相誤差はアナログ素子で補償さ
れる。従つて補償の品質は作用構成素子の直線性及び急
峻度変動により制御される。
れる。従つて補償の品質は作用構成素子の直線性及び急
峻度変動により制御される。
発明の目的 本発明の目的ないし課題とするところは、たんに整数の
分周係数にのみ調整可能な分周器を有する端数分周装置
を次のように改善する、すなわちサンプリング、走査周
波数fAのすぐ近くのところで分周器出力信号fTにおいて
高い周波数分解能を以ての端数分周にも拘らずわずかな
位相ノイズしか受けないように改善することにある。
分周係数にのみ調整可能な分周器を有する端数分周装置
を次のように改善する、すなわちサンプリング、走査周
波数fAのすぐ近くのところで分周器出力信号fTにおいて
高い周波数分解能を以ての端数分周にも拘らずわずかな
位相ノイズしか受けないように改善することにある。
発明の構成 上記課題は請求範囲１の特徴事項を成す構成要件により
解決される。
解決される。
このように、サンプリング、走査周波数fAから一層遠く
隔つているスペクトル成分のみが、フイルタにより又は
PLLのイナーシヤを介して減衰されさえすればよいよう
になる。
隔つているスペクトル成分のみが、フイルタにより又は
PLLのイナーシヤを介して減衰されさえすればよいよう
になる。
本発明の利用する事項とはどのような平均の（端数の）
分周係数も、極数分周係数ｍの著しく多くの異なつた列
（シーケンス）により実現され得るということである。
このような自由度は当該列（シーケンス）の、fAのすぐ
隣接するところに入るスペクトル成分ができるだけわず
かな列を生じさせ使用するために種々の規模、範囲で利
用され得る。
分周係数も、極数分周係数ｍの著しく多くの異なつた列
（シーケンス）により実現され得るということである。
このような自由度は当該列（シーケンス）の、fAのすぐ
隣接するところに入るスペクトル成分ができるだけわず
かな列を生じさせ使用するために種々の規模、範囲で利
用され得る。
端数部分を有しない周波数調整情報、例えばＦ＝10.0に
所属する整数の平均の（中間の）分周係数ｍ＝10さえ
も、同じ整数分周係数10,10…等々の列によるほかに、
多数の他の列によつても生ぜしめられる、例えば列9,1
1,9,11等々、又は列8,12,8,12等々、又は列10,10,9,10,
10,11,10,0,9,10,10,11又は平均値10を有するそのよう
な別の列によつて生ぜしめられ得る。実際上無限に多数
の可能性がある。同様のことが端数の周波数情報Ｆに対
しても成立つ。フイルタ又はPLLはそのようにして生ず
るす早い分周変動に対してたんに制約的にしか追従しな
い。そのような分周切換えにより惹起される位相誤差
（これは位相測定器の出力側における励振状態（度）に
等しい）は分周器の簡単な端数制御は公知装置構成にお
いて生じるような位相誤差に比して増大する。但し、励
振度の増大と共にスペクトルが一層有利に分布され得、
それにより、スペクトル線fAのすぐ近傍にて励振度の増
大と共に益々（一層）弱いスペクトル成分が存在するよ
うになる。ひきつづく（後続）スペクトル領域は後置接
続のフイルタ、例えばPLLループフイルタによつて容易
に減少され得る。比較的大きな可変性（バリエーシヨン
をこめての分周係数列によりゲイン（利得）が得られる
か否かはfTに対して可能なフイルタリングに依存する。
所属する整数の平均の（中間の）分周係数ｍ＝10さえ
も、同じ整数分周係数10,10…等々の列によるほかに、
多数の他の列によつても生ぜしめられる、例えば列9,1
1,9,11等々、又は列8,12,8,12等々、又は列10,10,9,10,
10,11,10,0,9,10,10,11又は平均値10を有するそのよう
な別の列によつて生ぜしめられ得る。実際上無限に多数
の可能性がある。同様のことが端数の周波数情報Ｆに対
しても成立つ。フイルタ又はPLLはそのようにして生ず
るす早い分周変動に対してたんに制約的にしか追従しな
い。そのような分周切換えにより惹起される位相誤差
（これは位相測定器の出力側における励振状態（度）に
等しい）は分周器の簡単な端数制御は公知装置構成にお
いて生じるような位相誤差に比して増大する。但し、励
振度の増大と共にスペクトルが一層有利に分布され得、
それにより、スペクトル線fAのすぐ近傍にて励振度の増
大と共に益々（一層）弱いスペクトル成分が存在するよ
うになる。ひきつづく（後続）スペクトル領域は後置接
続のフイルタ、例えばPLLループフイルタによつて容易
に減少され得る。比較的大きな可変性（バリエーシヨン
をこめての分周係数列によりゲイン（利得）が得られる
か否かはfTに対して可能なフイルタリングに依存する。
端数シンセサイザにおいて、比較的に高い励振度での分
周係数の種々の列のもとでVCOの出力信号における生成
位相ノイズにとつて、減衰領域にて基準−伝達関数の精
確な特性経過が規定的である。
周係数の種々の列のもとでVCOの出力信号における生成
位相ノイズにとつて、減衰領域にて基準−伝達関数の精
確な特性経過が規定的である。
本発明の２つの実施例が図示されており、以下詳述す
る。
る。
第６図は位相アキユムレータ、２つの積分器、整数振動
への量子化器１つと３つの微分器（ｎ＝２）とを用いて
分周係数ｍの計数のための分周回路の制御部を示す。
への量子化器１つと３つの微分器（ｎ＝２）とを用いて
分周係数ｍの計数のための分周回路の制御部を示す。
端数位相ｐ（ｉ）（これは位相アキユムレータ6,7,8に
より計算される）は両積分器16,17にて積分され、量子
化器16にて整数値ｑ（ｉ）に処理形成（abschneiden）
される。この整数値は微分器19〜21を介して３重に微分
され、位相アキユムレータの整数部分m0（ｉ）と共に分
周係数ｍ＝ｍ（ｉ）の列を成す。
より計算される）は両積分器16,17にて積分され、量子
化器16にて整数値ｑ（ｉ）に処理形成（abschneiden）
される。この整数値は微分器19〜21を介して３重に微分
され、位相アキユムレータの整数部分m0（ｉ）と共に分
周係数ｍ＝ｍ（ｉ）の列を成す。
これに対して一列の式が成立つ。
Ｆ＝fO/fA （規格化） ｐ（ｉ）＝（ｐ（ｉ−１）＋Ｆ）mod1（位相アキユムレ
ーシヨン） s1（ｉ）＝s1（ｉ−１）＋ｐ（ｉ） （第1.積分） s2（ｉ）＝s2（ｉ−１）＋ｓ（ｉ） （第2.積分） ｑ（ｉ）＝s2（ｉ）−（s2（ｉ）mod1） （量子化） d1（ｉ）＝ｑ（ｉ）−ｑ（ｉ−１） （第1.微分） d2（ｉ）＝d1（ｉ）−d1（ｉ−１） （第2.微分） d3（ｉ）＝d2（ｉ）−d2（ｉ−１） （第3.微分） ｍ（ｉ）＝（ｐ（ｉ−１）＋Ｆ） −（（ｐ（ｉ−１）＋Ｆ）mod1）＋d3（ｉ） （分周値） 第７図に示す表はＦ＝9.1のとき第６図に示す装置構成
の作動の際生じる語列を示す。最後の数値欄“位相誤
差”は分周器出力信号中に含まれている絶対的位相誤差
を示す。この位相誤差を得るため、量子化器にて分割さ
れる端数部分ｒ（ｉ）を２度微分する、何となれば、位
相アキユムレーシヨン（累積）の後では２度の積分と２
度の微分をしてから位相値が得られるからである。この
例では位相の絶対誤差は1,1−（−1,2）＝2,3の分周器
周期に上昇増大しているからである。
ーシヨン） s1（ｉ）＝s1（ｉ−１）＋ｐ（ｉ） （第1.積分） s2（ｉ）＝s2（ｉ−１）＋ｓ（ｉ） （第2.積分） ｑ（ｉ）＝s2（ｉ）−（s2（ｉ）mod1） （量子化） d1（ｉ）＝ｑ（ｉ）−ｑ（ｉ−１） （第1.微分） d2（ｉ）＝d1（ｉ）−d1（ｉ−１） （第2.微分） d3（ｉ）＝d2（ｉ）−d2（ｉ−１） （第3.微分） ｍ（ｉ）＝（ｐ（ｉ−１）＋Ｆ） −（（ｐ（ｉ−１）＋Ｆ）mod1）＋d3（ｉ） （分周値） 第７図に示す表はＦ＝9.1のとき第６図に示す装置構成
の作動の際生じる語列を示す。最後の数値欄“位相誤
差”は分周器出力信号中に含まれている絶対的位相誤差
を示す。この位相誤差を得るため、量子化器にて分割さ
れる端数部分ｒ（ｉ）を２度微分する、何となれば、位
相アキユムレーシヨン（累積）の後では２度の積分と２
度の微分をしてから位相値が得られるからである。この
例では位相の絶対誤差は1,1−（−1,2）＝2,3の分周器
周期に上昇増大しているからである。
本発明の有利な構成例によれば減少された語長（分解
能）を有する積分値がその端数部分について計算される
のである。積分の小数点より後の桁値における所与の有
限の計算精度によつてfTにおいて惹起されるノイズは計
算さるべき積分が高くなればなるほどそれだけ小なもの
となる。例えばs2（ｉ）はs1（ｉ）より少ない小数点後
桁を有し得る、それというのは、一般に、sr（ｉ）にお
ける丸めノイズはこれをｒ回微分すると（規格化され
た）ノイズ位相をfTにて生じさせるからである。それら
の微分の夫々はｆ＝kfAの周囲において減衰度（ｋ＝0,
1,2,………）を有する。このような丸めは分周係数ｍの
異なつた列を生じさせ得る。
能）を有する積分値がその端数部分について計算される
のである。積分の小数点より後の桁値における所与の有
限の計算精度によつてfTにおいて惹起されるノイズは計
算さるべき積分が高くなればなるほどそれだけ小なもの
となる。例えばs2（ｉ）はs1（ｉ）より少ない小数点後
桁を有し得る、それというのは、一般に、sr（ｉ）にお
ける丸めノイズはこれをｒ回微分すると（規格化され
た）ノイズ位相をfTにて生じさせるからである。それら
の微分の夫々はｆ＝kfAの周囲において減衰度（ｋ＝0,
1,2,………）を有する。このような丸めは分周係数ｍの
異なつた列を生じさせ得る。
本発明の異なる実施形態によれば積分値の端数部分の比
較的にウエイトの小さい桁が低減されたクロツク周波数
で計算されるのである。これにより部分係数の別の列
（シーケンス）が得られ、比較的高速の計算ロジツクに
対する必要性ないしコストが低減される（付加的位相変
動が惹起されるものの）。
較的にウエイトの小さい桁が低減されたクロツク周波数
で計算されるのである。これにより部分係数の別の列
（シーケンス）が得られ、比較的高速の計算ロジツクに
対する必要性ないしコストが低減される（付加的位相変
動が惹起されるものの）。
本発明のさらに別の構成形態によれば２つ以上の積分器
の代わりにｆ＝０ないしｚ＝１のもとで伝達関数の少な
くとも２つの極を有するフイルタ関数が使用され、ま
た、３つ以上の微分器の代わりにｆ＝０ないしｚ＝１の
もとで伝達関数の少なくとも２つの零点と整数の係数を
有する別のフイルタ関数が使用されるのである。
の代わりにｆ＝０ないしｚ＝１のもとで伝達関数の少な
くとも２つの極を有するフイルタ関数が使用され、ま
た、３つ以上の微分器の代わりにｆ＝０ないしｚ＝１の
もとで伝達関数の少なくとも２つの零点と整数の係数を
有する別のフイルタ関数が使用されるのである。
分周係数ｍの予歪化（プレデイストーシヨン）はＺ＝１
において極のみならず零点を有する制御フイルタによつ
ても実現され得る。積分器及び微分器として例えば次の
ような式で表わされるものが同様に効果的に用いられ得
る。
において極のみならず零点を有する制御フイルタによつ
ても実現され得る。積分器及び微分器として例えば次の
ような式で表わされるものが同様に効果的に用いられ得
る。
但し、ｙ＊（ｉ）＝ｘ＊（ｉ）＋ｙ＊（ｉ−ｑ） ＝ｘ＊（ｉ）＋z-q・ｙ＊（ｉ） という積分器の巡回（再帰）式により表わされる関係の
特性を有するものが用いられ得る。
特性を有するものが用いられ得る。
これらフイルタは単位回路|Z|＝１にてｑの極ないし零
点を有する。これらフイルタは分周係数ｍの別の列（シ
ーケンス）を生じる。その場合位相ノイズのピーク−ピ
ーク値は云うまでもなく、第６図の装置にて生じる値よ
り大である。
点を有する。これらフイルタは分周係数ｍの別の列（シ
ーケンス）を生じる。その場合位相ノイズのピーク−ピ
ーク値は云うまでもなく、第６図の装置にて生じる値よ
り大である。
ここで言及すべきは積分器が出力側にて連続的に益々大
となる信号値をとるということである。これら信号値は
たんに内部的にのみ生じる。実際上、積分器が所定時間
後リセツトされ（このこちは回路機能の短時間の遮断を
意味する）又は整数部分に対する積分器及び微分器を集
約する。このことは簡略化ないし集約化に相当し、それ
により、益々大になる信号値は生じない。このことは本
発明の請求範囲の対象においても行なわれ得る。
となる信号値をとるということである。これら信号値は
たんに内部的にのみ生じる。実際上、積分器が所定時間
後リセツトされ（このこちは回路機能の短時間の遮断を
意味する）又は整数部分に対する積分器及び微分器を集
約する。このことは簡略化ないし集約化に相当し、それ
により、益々大になる信号値は生じない。このことは本
発明の請求範囲の対象においても行なわれ得る。
所望の周波数の生成に必要な分周係数列（シーケンス）
を１度計算し、これをメモリ中にフアイルし、それにひ
きつづいてメモリから周期的に読出すことも可能であ
り、その際その分周係数列を絶えず実時間でデジタルフ
イルタにより計算することは行なわれない。
を１度計算し、これをメモリ中にフアイルし、それにひ
きつづいてメモリから周期的に読出すことも可能であ
り、その際その分周係数列を絶えず実時間でデジタルフ
イルタにより計算することは行なわれない。
第８図は後続の微分による積分値の簡略化付きの本発明
の実施例の構成を示す。この構成では第６図の装置構成
における積分器17、量子化器18、微分器19（これらはす
べて第６図中に図示）がアキユムレータ26,27,28に置換
されていて、それにより、たんに２つの微分器29〜32し
か必要とされざ、また、第６図の積分器16はアキユムレ
ータ23〜25に置換されており、当該の整数成分は加算器
29にて効果的に入力供給される。加算器29,31は夫々30
の入力側を有し、それらのうちの１つは負の極性を有し
ていて、遅延器30,32と共に微分機能を形成する。
の実施例の構成を示す。この構成では第６図の装置構成
における積分器17、量子化器18、微分器19（これらはす
べて第６図中に図示）がアキユムレータ26,27,28に置換
されていて、それにより、たんに２つの微分器29〜32し
か必要とされざ、また、第６図の積分器16はアキユムレ
ータ23〜25に置換されており、当該の整数成分は加算器
29にて効果的に入力供給される。加算器29,31は夫々30
の入力側を有し、それらのうちの１つは負の極性を有し
ていて、遅延器30,32と共に微分機能を形成する。
第８図の装置構成の加算器及び加算器にてもつぱら振幅
制限された信号値が生じ、それ故、上記装置構成は実時
間計算に適する。
制限された信号値が生じ、それ故、上記装置構成は実時
間計算に適する。
第９図に示す表はＦ＝9.1の際第８図に示す装置構成の
作動のとき生じる数値列を示す。第７図及び第９図の表
値の比較から明らかなように、第６図及び第８図に示す
装置構成の作用が同じものである。第８図の装置構成に
生じる信号p2（ｉ）は第６図の装置構成にて生じる信号
ｒ（ｉ）に等しく、それにより、２重の微分の後再び同
じ位相誤差が生じる。
作動のとき生じる数値列を示す。第７図及び第９図の表
値の比較から明らかなように、第６図及び第８図に示す
装置構成の作用が同じものである。第８図の装置構成に
生じる信号p2（ｉ）は第６図の装置構成にて生じる信号
ｒ（ｉ）に等しく、それにより、２重の微分の後再び同
じ位相誤差が生じる。
位相ノイズの一層の低減のため公知の類似又はアナログ
の補償手段も使用され得る。
の補償手段も使用され得る。
発明の効果 本発明によれば、たんに整数の分周係数にのみ調整可能
な分周器を有する端数分周装置を改善して、サンプリン
グ、走査周波数のすぐ近くのところで分周器出力信号に
おいて高い周波数分解能を以てこの端数分周にも拘らず
わずかな位相ノイズしか受けないようにし得る。
な分周器を有する端数分周装置を改善して、サンプリン
グ、走査周波数のすぐ近くのところで分周器出力信号に
おいて高い周波数分解能を以てこの端数分周にも拘らず
わずかな位相ノイズしか受けないようにし得る。
第１図は***特許出願公開公報第35 44 371号から公知
の端数的分周器制御付シンセサイザのブロツク接続図、
第２図は所謂位相アキユムレータ付分周制御回路のブロ
ツク接続図、第３図は第２図の装置構成において規格化
周波数調整Ｆ＝9.1の際生じる値の表を示す図、第４図
は積分器、微分器、量子化器から成る位相アキユムレー
タ付きの分周制御回路のブロツク接続図、第５図は第４
図の装置構成において規格化周波数調整情報Ｆ＝9.1の
際生じる値の表を示す図、第６図はｎ＝２の積分器を有
する分周器制御回路付第１実施例のブロツク接続図、第
７図はＦ＝9.1の場合に対して第６図の装置構成におい
て生じる信号値についての表を示す図、第８図は微分に
よる整数積分値の簡約化付きの分周器制御回路を有する
第２実施例のブロツク接続図、第９図はＦ＝9.1の例の
場合の第８図の装置構成にて生じる信号値の表を示す図
である。 １……VCO,2……分周器、３……位相測定器、４……ロ
ーパスフイルタ、５……制御回路
の端数的分周器制御付シンセサイザのブロツク接続図、
第２図は所謂位相アキユムレータ付分周制御回路のブロ
ツク接続図、第３図は第２図の装置構成において規格化
周波数調整Ｆ＝9.1の際生じる値の表を示す図、第４図
は積分器、微分器、量子化器から成る位相アキユムレー
タ付きの分周制御回路のブロツク接続図、第５図は第４
図の装置構成において規格化周波数調整情報Ｆ＝9.1の
際生じる値の表を示す図、第６図はｎ＝２の積分器を有
する分周器制御回路付第１実施例のブロツク接続図、第
７図はＦ＝9.1の場合に対して第６図の装置構成におい
て生じる信号値についての表を示す図、第８図は微分に
よる整数積分値の簡約化付きの分周器制御回路を有する
第２実施例のブロツク接続図、第９図はＦ＝9.1の例の
場合の第８図の装置構成にて生じる信号値の表を示す図
である。 １……VCO,2……分周器、３……位相測定器、４……ロ
ーパスフイルタ、５……制御回路
Claims (1)
- 【請求項１】所定周波数fOから周波数fTを発生する分周
回路装置であつてたんに整数分周係数ｍにのみ調整可能
な分周器を有し、該分周器は周波数調整情報Ｆに相応し
てｍの連続的な新たな調整によつて平均して整数又は端
数の分周比を実現するように構成されており、更に制御
回路を設け該制御回路は周波数調整情報Ｆの端数部分の
供給を受ける位相アキユムレータを有し該位相アキユム
レータは分周器出力信号fT又はそれと同期する信号によ
りクロツク制御され、上記制御回路は各分周サイクルに
対して新たな値ｍを送出し、その際分周係数ｍのシーケ
ンスがこれが周期的である場合実時間で計算されるか又
はメモリから読出され、その際上記の分周係数のシーケ
ンスの各要素ないし項は２つの部分から成りそのうちの
第１部分は周波数調整情報Ｐの整数部分の和と位相アキ
ユムレータの桁上げ部分とから成り上記両部分のうち第
２部分は上記位相アキユムレータの内容から計算される
ように構成されているものにおいて、上記第２部分は位
相ノイズの、fTの平均値の周囲に入るスペクトル成分の
減少の目的で、比較的に離れているスペクトル成分の増
大の認容のもとで且ピーク−ピークにわたつての測定に
際しての２（ｎ−１）の周期1/fOより大の値への位相ノ
イズの絶対値の上昇の認容のもとで以下の如く計算され
る、即ち 位相アキユムレータの内容が、当該入力（側）Ｘと当該
出力（側）Ｙとを有するデジタル積分器においてｎ回、
ｎ＝2,3,…積分され、上記積分器は巡回（再帰）式 ｙ（ｉ）＝ｙ（ｉ−１）＋ｘ（ｉ） によつて規定されており、 上記積分の結果が整数値に処理生成され、 上記整数値は当該入力（側）Ｘと当該出力（側）Ｙとを
有するデジタル微分器によつてｎ＋１回微分され上記微
分器は式 ｙ（ｉ）＝ｘ（ｉ）＋ｘ（ｉ−１） によつて規定されており、 その際、積分器、微分器及び位相アキユムレータは同一
の計算クロックを有していることを特徴とする分周回路
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3826006.9 | 1988-07-30 | ||
| DE3826006A DE3826006C1 (ja) | 1988-07-30 | 1988-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198224A JPH02198224A (ja) | 1990-08-06 |
| JPH0761011B2 true JPH0761011B2 (ja) | 1995-06-28 |
Family
ID=6359953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197027A Expired - Fee Related JPH0761011B2 (ja) | 1988-07-30 | 1989-07-31 | 分周回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4996699A (ja) |
| EP (1) | EP0353399B1 (ja) |
| JP (1) | JPH0761011B2 (ja) |
| DE (1) | DE3826006C1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2003428C (en) * | 1989-11-21 | 1999-12-14 | Thomas Atkin Denning Riley | Frequency synthesizer |
| US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
| FR2666184A1 (fr) * | 1990-08-24 | 1992-02-28 | Alcatel Radiotelephone | Horloge a division de frequence fractionnaire et asservissement de cette horloge. |
| US5070310A (en) * | 1990-08-31 | 1991-12-03 | Motorola, Inc. | Multiple latched accumulator fractional N synthesis |
| US5093632A (en) * | 1990-08-31 | 1992-03-03 | Motorola, Inc. | Latched accumulator fractional n synthesis with residual error reduction |
| US5191332A (en) * | 1991-02-11 | 1993-03-02 | Industrial Technology Research Institute | Differentiator/integrator based oversampling converter |
| US5166642A (en) * | 1992-02-18 | 1992-11-24 | Motorola, Inc. | Multiple accumulator fractional N synthesis with series recombination |
| DE4216766C1 (de) * | 1992-05-21 | 1993-10-14 | Ant Nachrichtentech | Verfahren zur Frequenzteilung |
| US5305362A (en) * | 1992-12-10 | 1994-04-19 | Hewlett-Packard Company | Spur reduction for multiple modulator based synthesis |
| US6006008A (en) * | 1997-05-29 | 1999-12-21 | Lexmark International, Inc. | Motor drive system controlled by a phase accumulator and method therefor |
| US6442381B1 (en) | 1998-10-30 | 2002-08-27 | Echelon Corporation | Method and apparatus for defining and generating local oscillator signals for down converter |
| US6581082B1 (en) * | 2000-02-22 | 2003-06-17 | Rockwell Collins | Reduced gate count differentiator |
| US7024171B2 (en) | 2003-02-25 | 2006-04-04 | Icom America, Incorporated | Fractional-N frequency synthesizer with cascaded sigma-delta converters |
| JP6094730B2 (ja) * | 2012-11-07 | 2017-03-15 | セイコーエプソン株式会社 | 周波数変換回路、原子発振器、電子機器及び周波数変換回路の制御方法 |
Family Cites Families (11)
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|---|---|---|---|---|
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| US4234929A (en) * | 1979-09-24 | 1980-11-18 | Harris Corporation | Control device for a phase lock loop vernier frequency synthesizer |
| FR2497425B1 (fr) * | 1980-12-31 | 1985-10-31 | Adret Electronique | Synthetiseur de frequence a multiplicateur fractionnaire |
| US4409564A (en) * | 1981-03-20 | 1983-10-11 | Wavetek | Pulse delay compensation for frequency synthesizer |
| GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
| US4555793A (en) * | 1983-11-28 | 1985-11-26 | Allied Corporation | Averaging non-integer frequency division apparatus |
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| EP0202347B1 (de) * | 1985-05-18 | 1988-05-11 | Deutsche ITT Industries GmbH | Frequenzteilerschaltung für nichtganze Teilungszahlen nach Art eines Rate-Multipliers |
| DE3544371A1 (de) * | 1985-12-14 | 1987-06-19 | Wandel & Goltermann | Generator mit digitaler frequenzeinstellung |
| FR2600847B1 (fr) * | 1986-06-25 | 1988-10-21 | Sfim | Dispositif generateur de signaux a frequence variable programmable |
-
1988
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1989
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