JPH0758913B2 - Decoder circuit - Google Patents
Decoder circuitInfo
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- JPH0758913B2 JPH0758913B2 JP11792384A JP11792384A JPH0758913B2 JP H0758913 B2 JPH0758913 B2 JP H0758913B2 JP 11792384 A JP11792384 A JP 11792384A JP 11792384 A JP11792384 A JP 11792384A JP H0758913 B2 JPH0758913 B2 JP H0758913B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２進のｎビットコード入力信号が供給さ
れ、この入力信号に応じた１″の数を有する出力コード
（Thermometer Code）を発生するデコーダ回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is supplied with a binary n-bit code input signal and generates an output code (Thermometer Code) having a number of 1 ″ according to the input signal. To a decoder circuit for
２進の入力コードを10進に直した数と同数の出力端子が
１″の出力であり、入力コードが増加すると共に、各出
力端子が順に０″から１″に切り替わるデコーダ回路
は、D/Aコンバータに使用される。従来のデコーダ回路
として、第４図に示すものが知られている。The number of output terminals equal to the number of binary input codes converted to decimal is 1 ″ output, and as the input code increases, each decoder output circuit switches from 0 ″ to 1 ″ in order. Used in an A converter, a conventional decoder circuit shown in Fig. 4 is known.
第４図に示すものは、３ビットの入力コードを７ビット
の出力信号に変換するもので、41、42、43で示す入力端
子の夫々に入力データD1,D2,D3が供給される。この入力
データD1,D2,D3が入力回路44に供給され、入力回路44の
出力Ａ、、Ｂ、、Ｃ、が論理回路45に供給され
る。この論理回路45の７個の出力S1,S2,S3……S7がマト
リックス回路46に供給され、マトリックス回路46から７
個の出力端子47、48、49……53が導出されている。この
出力端子47〜53に７ビットの出力信号d1,d2,d3……d7が
あらわれる。The one shown in FIG. 4 is for converting a 3-bit input code into a 7-bit output signal, and input data D1, D2, D3 are supplied to the input terminals 41, 42, 43, respectively. The input data D1, D2, D3 are supplied to the input circuit 44, and the outputs A, B, C of the input circuit 44 are supplied to the logic circuit 45. The seven outputs S1, S2, S3 ... S7 of the logic circuit 45 are supplied to the matrix circuit 46, and the matrix circuits 46 to 7
The output terminals 47, 48, 49 ... 53 are derived. 7-bit output signals d1, d2, d3 ... d7 appear at the output terminals 47 to 53.
第５図は、上述の従来のデコーダ回路の具体的な構成を
示すもので、第４図で黒の矢印が正の電源電圧の供給端
子、白の矢印が接地電圧の供給端子を表している。FIG. 5 shows a specific configuration of the above-described conventional decoder circuit. In FIG. 4, black arrows represent positive power supply voltage supply terminals, and white arrows represent ground voltage supply terminals. .
入力回路44は、３個のレベル比較回路44A,44B,44Cによ
り構成される。このレベル比較回路44A,44B,44Cは、入
力データD1,D2,D3の夫々と基準電圧Vrとを比較し、入力
データD1,D2,D3の夫々の非反転出力及び反転出力を発生
するものである。The input circuit 44 is composed of three level comparison circuits 44A, 44B and 44C. The level comparison circuits 44A, 44B, 44C compare the input data D1, D2, D3 with the reference voltage Vr and generate the non-inverted output and the inverted output of the input data D1, D2, D3, respectively. is there.
レベル比較回路44Aは、入力データD1と基準電圧Vrとを
比較し、出力Ａ、を発生する。同様に、レベル比較回
路44Bは、入力データD2と基準電圧Vrとを比較し、出力
Ｂ、を発生し、レベル比較回路44Cは、入力データD3
と基準電圧Vrとを比較し、出力Ｃ、を発生する。The level comparison circuit 44A compares the input data D1 with the reference voltage Vr and generates an output A. Similarly, the level comparison circuit 44B compares the input data D2 with the reference voltage Vr to generate the output B, and the level comparison circuit 44C outputs the input data D3.
And a reference voltage Vr are compared to generate an output C.
入力データD1,D2,D3と入力回路44の出力との関係は、下
記に示すものとなる。The relationship between the input data D1, D2, D3 and the output of the input circuit 44 is as shown below.
この入力回路44の出力が出力線L11,L12,L13,L14,L15,L1
6に導かれる。出力線L11〜L16に対して論理回路45を構
成するレベル比較回路45A,45B,45C,45D,45E,45F,45Gが
接続される。レベル比較回路45A〜45Gは、３個のトラン
ジスタのベースに出力線L11〜L16に発生している入力回
路44の出力が所定の組合わせでもって供給され、基準レ
ベルVrと比較される構成とされている。例えばレベル比
較回路45Aは、３個のトランジスタのベースに、入力回
路44の出力Ａ、Ｂ、が夫々供給され、このＡ、Ｂ、
の内で１個でも１″の場合にその出力S1が０″となり、
全てが０″の場合にその出力S1が１″となる構成のもの
である。 The output of this input circuit 44 is output lines L11, L12, L13, L14, L15, L1.
Guided by 6. The level comparison circuits 45A, 45B, 45C, 45D, 45E, 45F and 45G forming the logic circuit 45 are connected to the output lines L11 to L16. The level comparison circuits 45A to 45G are configured such that the outputs of the input circuits 44 generated on the output lines L11 to L16 are supplied to the bases of the three transistors in a predetermined combination and are compared with the reference level Vr. ing. For example, in the level comparison circuit 45A, the outputs A and B of the input circuit 44 are supplied to the bases of the three transistors, respectively.
If even one of them is 1 ", its output S1 will be 0",
When all are 0 ″, the output S1 is 1 ″.
他のレベル比較回路45Bには、入力回路44からＡ、、
Ｃが供給され、レベル比較回路45Cには、入力回路44か
らＡ、、が供給され、レベル比較回路45Dには、入
力回路44から、Ｂ、Ｃが供給され、レベル比較回路45
Eには、入力回路44から、Ｂ、が供給され、レベル
比較回路45Fには、入力回路44から、、Ｃが供給さ
れ、レベル比較回路45Gには、入力回路44から、、
が供給される。各レベル比較回路45A〜45Gの出力S1〜
S7がマトリックス回路46に供給される。The other level comparison circuit 45B includes input circuits 44 to A ,,
C is supplied, the level comparison circuit 45C is supplied with A from the input circuit 44, and the level comparison circuit 45D is supplied with B and C from the input circuit 44.
B is supplied from the input circuit 44 to E, C is supplied from the input circuit 44 to the level comparison circuit 45F, and C is supplied from the input circuit 44 to the level comparison circuit 45G.
Is supplied. Output S1 of each level comparison circuit 45A to 45G
S7 is supplied to the matrix circuit 46.
論理回路45の各レベル比較回路45A〜45Gの出力S1〜S7
は、入力データD1,D2,D3に対して下記の関係で発生す
る。Outputs S1 to S7 of each level comparison circuit 45A to 45G of the logic circuit 45
Occurs for the input data D1, D2, D3 in the following relationship.
マトリックス回路46は、エミッタ及びコレクタが共通接
続されたトランジスタ回路46A,46B,46C,46D,46E,46F,46
Gからなる。トランジスタ回路46Aには、論理回路45の出
力S1〜S7が全て供給され、トランジスタ回路46Bには、
論理回路45の出力S2〜S7が供給され、トランジスタ回路
46Cには、論理回路45の出力S3〜S7が供給され、トラン
ジスタ回路46Dには、論理回路45の出力S4〜S7が供給さ
れ、トランジスタ回路46Eには、論理回路45の出力S5〜S
7が供給され、トランジスタ回路46Fには、論理回路45の
出力S6,S7が供給され、トランジスタ回路46Gには、論理
回路45の出力S7が供給される。 The matrix circuit 46 includes transistor circuits 46A, 46B, 46C, 46D, 46E, 46F, 46 whose emitters and collectors are commonly connected.
It consists of G. All the outputs S1 to S7 of the logic circuit 45 are supplied to the transistor circuit 46A, and the transistor circuit 46B is
The outputs S2 to S7 of the logic circuit 45 are supplied to the transistor circuit.
Outputs S3 to S7 of the logic circuit 45 are supplied to 46C, outputs S4 to S7 of the logic circuit 45 are supplied to the transistor circuit 46D, and outputs S5 to S of the logic circuit 45 are supplied to the transistor circuit 46E.
7 is supplied, the transistor circuit 46F is supplied with the outputs S6 and S7 of the logic circuit 45, and the transistor circuit 46G is supplied with the output S7 of the logic circuit 45.
このマトリックス回路46の各トランジスタ回路は、同一
の組に含まれるトランジスタの内で１個のトランジスタ
でもオンすると、出力が１″となる構成とされている。
マトリックス回路46のトランジスタ回路46A〜46Gの各エ
ミッタ接続点から出力端子47〜53が夫々導出されてい
る。論理回路45の出力S1〜S7と出力データd1〜d7との関
係は下記に示すものとなる。Each of the transistor circuits of the matrix circuit 46 has a configuration in which the output becomes 1 ″ when one of the transistors included in the same group is turned on.
Output terminals 47 to 53 are derived from respective emitter connection points of the transistor circuits 46A to 46G of the matrix circuit 46. The relationship between the outputs S1 to S7 of the logic circuit 45 and the output data d1 to d7 is as shown below.
上述の従来のデコーダ回路は、必要とする回路素子数が
多くなる欠点があった。入力データのビット数をｎとす
ると、論理回路45で使用する素子数は、トランジスタに
関して（2n−１）（ｎ＋１）個、抵抗に関して（2n−
１）×２個となり、マトリックス回路46で使用する素子
数は、トランジスタに関して（2n−１）＋（2n−２）＋
……＋２＋１＝2n-1（2n−１）個となり、抵抗に関して
2n-1個となる。従って、入力ビット数ｎの増大に伴い必
要とする素子数が指数関数的に増大する。このように、
素子数が多いために、IC化した時のチップサイズが膨大
となり、ICの歩留りの低下を招く欠点があった。 The above-mentioned conventional decoder circuit has a drawback that the number of required circuit elements is large. If the number of bits of the input data is n, the number of elements used in the logic circuit 45, with respect to the transistor (2 n -1) (n + 1) number, with respect to the resistance (2 n -
1) × 2, and the number of elements used in the matrix circuit 46 is (2 n −1) + (2 n −2) + for transistors.
...... + 2 + 1 = 2 n -1 (2 n -1) number and will, with respect to resistance
It becomes 2 n-1 . Therefore, the number of required elements exponentially increases as the number of input bits n increases. in this way,
Due to the large number of elements, the chip size when integrated into an IC becomes enormous, and there is a drawback that the yield of the IC is reduced.
従って、この発明の目的は、素子数が従来に比して大幅
に減少でき回路構成が簡略となされたデコーダ回路を提
供することにある。この発明は、チップサイズの縮小化
を図ることができ、歩留りの向上を実現でき、IC化に好
適なデコーダ回路である。Therefore, an object of the present invention is to provide a decoder circuit in which the number of elements can be greatly reduced as compared with the conventional one and the circuit configuration is simplified. The present invention is a decoder circuit that can reduce the chip size, realize an improvement in yield, and is suitable for use as an IC.
この発明は、２進のｎビットコード入力信号から2n−１
個の出力であり、入力信号の状態に応じた１″の数を有
する出力信号を発生するデコーダ回路において、 入力信号の各ビットをうけ、ｎ個の反転出力と最上位ビ
ットから所定のビット数の入力の非反転出力を発生する
入力回路と、入力回路からの出力を選択的に受け出力信
号を発生する2n−１個の比較回路とを有し、比較回路の
うち任意の比較回路は、入力信号が所定の値より大なる
時、その出力に１″を発生すると共に、所定の値に対応
する入力信号の各ビットのうち１″となるビットの反転
出力が比較入力として供給され、比較入力よりも上位の
ビットの非反転出力が基準入力として供給されるように
構成されたことを特徴とするデコーダ回路である。The present invention uses a binary n-bit code input signal to generate 2 n -1
In a decoder circuit that generates an output signal having a number of 1 "depending on the state of the input signal, each bit of the input signal is received, and a predetermined number of bits from n inverted outputs and the most significant bit. Has an input circuit that generates a non-inverted output of the input and a 2 n −1 comparison circuit that selectively receives an output from the input circuit and generates an output signal. When the input signal is larger than a predetermined value, 1 ″ is generated at the output, and the inverted output of the bit which is 1 ″ out of each bit of the input signal corresponding to the predetermined value is supplied as a comparison input, A decoder circuit characterized in that a non-inverted output of a higher-order bit than a comparison input is supplied as a reference input.
以下、この発明の一実施例について図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.
第１図は、この一実施例の全体の構成を示し、１、２、
３、は、３ビットの入力データD1,D2,D3の夫々が供給さ
れる入力端子を示す。入力データD1,D2,D3は、入力回路
４に供給され、基準レベルと比較される。この入力回路
４から、、、Ａ＋、Ｂ＋で表される５個の出力信
号が発生し、次段のレベル比較回路５に供給される。こ
のレベル比較回路５からK1〜K7の７個の比較出力が発生
し、この比較出力K1〜K7が論理回路６に供給される。こ
の論理回路６の出力端子７〜13に２進入力データを10進
数に変換した数に応じた１″の数を持つ出力データd1〜
d7が取り出される。FIG. 1 shows the overall configuration of this embodiment, 1, 2,
Reference numeral 3 denotes an input terminal to which 3-bit input data D1, D2, D3 is supplied. The input data D1, D2, D3 are supplied to the input circuit 4 and compared with the reference level. From the input circuit 4, five output signals represented by A +, B + are generated and supplied to the level comparison circuit 5 at the next stage. Seven comparison outputs K1 to K7 are generated from the level comparison circuit 5, and the comparison outputs K1 to K7 are supplied to the logic circuit 6. The output terminals 7 to 13 of the logic circuit 6 have output data d1 to d1 having a number of 1 "corresponding to the number obtained by converting binary input data into a decimal number.
d7 is taken out.
第２図に示すように、入力回路４は、３個のレベル比較
回路4A,4B,4Cからなり、レベル比較回路５は、７個のレ
ベル比較回路5A,5B,5C,5D,5E,5F,5Gからなり、論理回路
６は、７個のレベル比較回路6A,6B,6C,6D,6E,6F,6Gから
なる。As shown in FIG. 2, the input circuit 4 comprises three level comparison circuits 4A, 4B and 4C, and the level comparison circuit 5 includes seven level comparison circuits 5A, 5B, 5C, 5D, 5E and 5F. , 5G, and the logic circuit 6 comprises seven level comparison circuits 6A, 6B, 6C, 6D, 6E, 6F, 6G.
レベル比較回路4Aは、差動アンプの構成のトランジスタ
14A,15A,とトランジスタ14Aのコレクタとそのベースが
接続されたエミッタホロワー形トランジスタ17Aとで構
成されている。レベル比較回路4Bは、差動アンプの構成
のトランジスタ14B,15B,とトランジスタ14Bのコレクタ
とそのベースが接続されたエミッタホロワー形トランジ
スタ17Bとで構成されている。レベル比較回路4Cは、差
動アンプの構成のトランジスタ14C,15C,とトランジスタ
14Cのコレクタとそのベースが接続されたエミッタホロ
ワー形トランジスタ17Cとで構成されている。差動アン
プの一方のトランジスタ15A,15B,15Cには、端子16A,16
B,16Cの夫々から基準電圧Vrが供給されている。The level comparison circuit 4A is a transistor of a differential amplifier configuration.
14A, 15A, and an emitter-follower type transistor 17A having a collector and a base of the transistor 14A connected to each other. The level comparison circuit 4B is composed of transistors 14B and 15B having a differential amplifier configuration, and an emitter-follower type transistor 17B whose collector and base are connected to each other. The level comparison circuit 4C consists of transistors 14C, 15C, and a transistor of differential amplifier configuration.
It is composed of a collector of 14C and an emitter follower transistor 17C whose base is connected. One of the transistors 15A, 15B, 15C of the differential amplifier has terminals 16A, 16
The reference voltage Vr is supplied from each of B and 16C.
トランジスタ15Aのコレクタに出力Ａ＋が得られ、トラ
ンジスタ17Aのエミッタに出力が得られ、トランジス
タ15Bのコレクタに出力Ｂ＋が得られ、トランジスタ17B
のエミッタに出力が得られ、トランジスタ17Cのエミ
ッタに出力が得られる。入力回路４は、１＋及び０＋
で示す１及び０よりレベルの高い信号Ａ＋及びＢ＋と、
１及び０で示す信号、、とを形成する。ものであ
る。An output A + is obtained at the collector of the transistor 15A, an output is obtained at the emitter of the transistor 17A, and an output B + is obtained at the collector of the transistor 15B.
An output is obtained at the emitter of, and an output is obtained at the emitter of the transistor 17C. The input circuit 4 is 1+ and 0+
And signals A + and B + having higher levels than 1 and 0,
The signals denoted by 1 and 0, and. It is a thing.
第３図に示すように、０は、差動アンプのトランジスタ
14A,14B,14Cのオン時のコレクタ電位よりVBE（トランジ
スタのベース・エミッタ間電圧降下）低く、１は、電流
電圧VCCのレベルよりVBE低く、０＋は、０のレベルより
VBE高レベルであり、１＋は、１のレベルよりVBE高いレ
ベル（＝Vcc）である。また、０＋は、基準電圧Vrのレ
ベルに等しいレベルである。例えばレベル比較回路4Aに
おいて、入力データD1が１″の時には、トランジスタ14
Aがオンし、トランジスタ15Aがオフする。従って、出力
が０″となり、出力Ａ＋が１＋となる。As shown in FIG. 3, 0 is a transistor of the differential amplifier.
V BE (voltage drop between the base and emitter of the transistor) is lower than the collector potential when 14A, 14B and 14C are on, 1 is V BE lower than the level of current voltage V CC , and 0+ is lower than 0 level.
V BE is a high level, and 1+ is a level (= Vcc) that is higher than 1 by V BE . Further, 0+ is a level equal to the level of the reference voltage Vr. For example, in the level comparison circuit 4A, when the input data D1 is 1 ″, the transistor 14
A turns on and transistor 15A turns off. Therefore, the output becomes 0 ″ and the output A + becomes 1+.
また、入力データD1が０″の時には、トランジスタ14A
がオフし、トランジスタ15Aがオンする。従って、出力
が１″となり、出力Ａ＋が０＋となる。他のレベル比
較回路4B及び4Cも同様に動作し、次に示す関係にある入
力回路４の出力が出力線L1,L2,L3,L4,L5に供給される。When the input data D1 is 0 ″, the transistor 14A
Turns off and transistor 15A turns on. Therefore, the output becomes 1 ″ and the output A + becomes 0+. The other level comparison circuits 4B and 4C operate in the same manner, and the output of the input circuit 4 having the following relationship is the output lines L1, L2, L3, L4. , L5 is supplied.
この出力線L1,L2,L3,L4にレベル比較回路5A〜5Gが接続
される。レベル比較回路5Aは、互いのエミッタが共通に
接地電源端子に接続されたトランジスタ21A,22A,23Aか
らなり、トランジスタ21Aのコレクタが抵抗を介して電
源端子に接続されている。トランジスタ22A,23Aのコレ
クタ共通接続点が電源端子に接続されている。トランジ
スタ21Aのベースが出力線L3に接続され、トランジスタ2
2Aのベース及びトランジスタ23Aのベースが夫々出力線L
4,L5に接続されている。 The level comparison circuits 5A to 5G are connected to the output lines L1, L2, L3, L4. The level comparison circuit 5A includes transistors 21A, 22A and 23A whose emitters are commonly connected to the ground power supply terminal, and the collector of the transistor 21A is connected to the power supply terminal via a resistor. The common collector connection point of the transistors 22A and 23A is connected to the power supply terminal. The base of the transistor 21A is connected to the output line L3, and the transistor 2
The base of 2A and the base of transistor 23A are output line L respectively.
Connected to 4, L5.
レベル比較回路5Bは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21B,22Bからなり、トラ
ンジスタ21Bのコレクタが抵抗を介して電源端子に接続
され、トランジスタ22Bのコレクタが電源端子に接続さ
れている。トランジスタ21Bのベースが出力線L2に接続
され、トランジスタ22Bのベースが出力線L4に接続され
ている。The level comparison circuit 5B includes transistors 21B and 22B whose emitters are commonly connected to the ground power supply terminal, the collector of the transistor 21B is connected to the power supply terminal via a resistor, and the collector of the transistor 22B is connected to the power supply terminal. Has been done. The base of the transistor 21B is connected to the output line L2, and the base of the transistor 22B is connected to the output line L4.
レベル比較回路5Cは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21C,22C,23Cからなり、
トランジスタ21C,23Cのコレクタ共通接続点が抵抗を介
して電源端子に接続されていると共に、トランジスタ22
Cのコレクタが電源端子に接続されている。トランジス
タ22Cのベースが出力線L4に接続される。トランジスタ2
1Cのベース及びトランジスタ23Cのベースが夫々出力線L
3,L2に接続されている。The level comparison circuit 5C includes transistors 21C, 22C and 23C whose emitters are commonly connected to the ground power supply terminal,
The common connection point of the collectors of the transistors 21C and 23C is connected to the power supply terminal via a resistor, and the transistor 22C
The collector of C is connected to the power supply terminal. The base of the transistor 22C is connected to the output line L4. Transistor 2
1C base and transistor 23C base are output line L respectively
3, connected to L2.
レベル比較回路5Dは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21D,22Dからなり、トラ
ンジスタ21Dのコレクタが抵抗を介して電源端子に接続
され、トランジスタ22Dのコレクタが電源端子に接続さ
れている。トランジスタ21Dのベースが出力線L1に接続
され、トランジスタ22Dのベースが基準電圧Vrの供給端
子24Dに接続されている。The level comparison circuit 5D includes transistors 21D and 22D whose emitters are commonly connected to the ground power supply terminal, the collector of the transistor 21D is connected to the power supply terminal via a resistor, and the collector of the transistor 22D is connected to the power supply terminal. Has been done. The base of the transistor 21D is connected to the output line L1, and the base of the transistor 22D is connected to the supply terminal 24D of the reference voltage Vr.
レベル比較回路5Eは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21E,22E,23Eからなり、
トランジスタ21E及びトランジスタ23Eのコレクタが抵抗
を介して電源端子に接続されると共に、トランジスタ22
Eのコレクタが電源端子に接続されている。トランジス
タ21Eのベース及びトランジスタ23Eのベースが出力線L
3,L1に接続され、トランジスタ22Eのベースが出力線L5
に接続されている。The level comparison circuit 5E includes transistors 21E, 22E, and 23E whose emitters are commonly connected to the ground power supply terminal,
The collectors of the transistor 21E and the transistor 23E are connected to the power supply terminal via a resistor, and the transistor 22E
The collector of E is connected to the power supply terminal. The output line L is the base of the transistor 21E and the base of the transistor 23E.
3, connected to L1, the base of transistor 22E is output line L5
It is connected to the.
レベル比較回路5Fは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21F,22F,23Fからなり、
トランジスタ21F及びトランジスタ23Fのコレクタが抵抗
を介して電源端子に接続され、トランジスタ22Fのコレ
クタが電源端子に接続されている。トランジスタ21Fの
ベース及びトランジスタ23Fのベースが出力線L2,L1に接
続され、トランジスタ22Fのベースが基準電圧Vrの供給
端子24Fに接続されている。The level comparison circuit 5F includes transistors 21F, 22F, and 23F whose emitters are commonly connected to the ground power supply terminal,
The collectors of the transistor 21F and the transistor 23F are connected to the power supply terminal via a resistor, and the collector of the transistor 22F is connected to the power supply terminal. The base of the transistor 21F and the base of the transistor 23F are connected to the output lines L2 and L1, and the base of the transistor 22F is connected to the supply terminal 24F of the reference voltage Vr.
レベル比較回路5Gは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21G,22G,23G,25Gからな
り、トランジスタ21G,23G,25Gのコレクタが抵抗を介し
て電源端子に接続され、トランジスタ22Gのコレクタが
電源端子に接続されている。トランジスタ21Gのベース
が出力線L3に接続され、トランジスタ23Gのベースが出
力線L2に接続され、トランジスタ25Gのベースが出力線L
1に接続されている。トランジスタ22Gのベースが基準電
圧Vrの供給端子24Gに接続されている。The level comparison circuit 5G is composed of transistors 21G, 22G, 23G, 25G whose emitters are commonly connected to the ground power supply terminal, and the collectors of the transistors 21G, 23G, 25G are connected to the power supply terminal via a resistor, The 22G collector is connected to the power supply terminal. The base of the transistor 21G is connected to the output line L3, the base of the transistor 23G is connected to the output line L2, and the base of the transistor 25G is the output line L.
Connected to 1. The base of the transistor 22G is connected to the supply terminal 24G of the reference voltage Vr.
上述のレベル比較回路5Aは、３個のトランジスタのベー
スに入力回路4A,4B,4Cから,A＋,B＋の信号が夫々供給
され、下記に示す関係で入力データと対応する比較出力
K1を発生する。In the level comparison circuit 5A described above, the signals of A + and B + are supplied from the input circuits 4A, 4B and 4C to the bases of the three transistors, respectively, and the comparison output corresponding to the input data in the relationship shown below.
Generates K1.
例えば入力データD1,D2,D3が（010）の時には、（１＋
＞１）であるため、トランジスタ23Aのみがオンして、
トランジスタ21A,22Aがオフし、比較出力K1が１″とな
る。この比較出力K1が０″になるのは、２個のトランジ
スタ22A,23Aのベース入力が共に０＋で且つトランジス
タ21Aのベース入力が１″の時即ち入力データD1,D2,D3
が（000）の時のみである。 For example, when the input data D1, D2, D3 is (010), (1+
> 1), so only transistor 23A turns on,
The transistors 21A and 22A are turned off, and the comparison output K1 becomes 1 ″. The comparison output K1 becomes 0 ″ because both the base inputs of the two transistors 22A and 23A are 0+ and the base input of the transistor 21A is When 1 ″, that is, input data D1, D2, D3
Only when is (000).
レベル比較回路5B及び5Cの夫々の出力K2,K3の入力デー
タD1,D2,D3にたいする関係を次表に示す。The following table shows the relationship between the output data K2, K3 of the level comparison circuits 5B and 5C and the input data D1, D2, D3.
また、レベル比較回路5Dは、入力回路からのと基準電
圧Vr（０＋と等しいレベル）とを比較して、比較出力K4
を発生する。レベル比較回路5Eは、入力回路からの，
,B＋に応じた出力K5を発生する。これらのレベル比較
回路5D,5Eの入力データと出力K4,K5の関係を下記に示
す。 In addition, the level comparison circuit 5D compares the reference voltage Vr (level equal to 0+) from the input circuit and outputs the comparison output K4.
To occur. The level comparison circuit 5E is
, An output K5 corresponding to B + is generated. The relationship between the input data of these level comparison circuits 5D and 5E and the outputs K4 and K5 is shown below.
更に、レベル比較回路5F及び5Gの各出力K6,K7の入力デ
ータD1,D2,D3との対応を下記の表に示す。 Furthermore, the following table shows the correspondence between the output data K6, K7 of the level comparison circuits 5F and 5G and the input data D1, D2, D3.
以上の説明から明かなように、レベル比較回路5A〜5Gの
比較出力K1〜K7は、略々目的とする出力コードに変換さ
れている。しかし、レベル比較回路5Eの出力K5は、入力
データD1,D2,D3が（010）及び（011）の時に１″となっ
てしまう。この問題点を除くために、ANDゲート26にレ
ベル比較回路5Eの比較出力K5及び入力回路4Aの出力Ａ＋
を供給する。このＡ＋の信号は、入力データD1,D2,D3が
（100）以上とならないと１″にならず、従って、ANDゲ
ート26の出力は、入力データD1,D2,D3が（010）及び（0
11）の時でも、０″となされる。 As is apparent from the above description, the comparison outputs K1 to K7 of the level comparison circuits 5A to 5G are converted into the output codes that are substantially the target. However, the output K5 of the level comparison circuit 5E becomes 1 ″ when the input data D1, D2, D3 are (010) and (011). To eliminate this problem, the AND gate 26 is provided with a level comparison circuit. 5E comparison output K5 and input circuit 4A output A +
To supply. The A + signal does not become 1 ″ unless the input data D1, D2, D3 becomes (100) or more, and therefore the output of the AND gate 26 has the input data D1, D2, D3 (010) and (0
Even in the case of 11), it is made 0 ″.
比較出力K1〜K4,ANDゲート26を介された比較出力K5,比
較出力K6,K7が論理回路６を構成する差動アンプの構成
のレベル比較回路6A〜6Gに供給される。The comparison outputs K1 to K4, the comparison output K5 and the comparison outputs K6 and K7 via the AND gate 26 are supplied to the level comparison circuits 6A to 6G having the configuration of the differential amplifier constituting the logic circuit 6.
レベル比較回路6Aは、トランジスタ31A及びトランジス
タ32Aにより構成され、一方のトランジスタ31Aのベース
に比較出力K1が供給され、他方のトランジスタ32Aのベ
ースに基準電圧が端子33Aから供給される構成のもので
ある。トランジスタ32Aのコレクタから出力端子７が導
出されている。比較出力K1が０″の時には、トランジス
タ31Aがオフすると共に、トランジスタ32Aがオンし、出
力端子７には、０″の出力d1が発生する。The level comparison circuit 6A is composed of a transistor 31A and a transistor 32A, the comparison output K1 is supplied to the base of one transistor 31A, and the reference voltage is supplied from the terminal 33A to the base of the other transistor 32A. . The output terminal 7 is derived from the collector of the transistor 32A. When the comparison output K1 is 0 ″, the transistor 31A is turned off and the transistor 32A is turned on, and the output d1 of 0 ″ is generated at the output terminal 7.
他のレベル比較回路6B〜6Gもレベル比較回路6Aと同様の
構成とされており、対応する回路素子に異なる添字（Ｂ
〜Ｆ）を付してその説明は省略する。この発明の一実施
例において、出力データd1〜d7は、下記に示すように、
入力データD1,D2,D3に応じた１″の数を有するものとな
る。The other level comparison circuits 6B to 6G have the same configuration as that of the level comparison circuit 6A, and different subscripts (B
-F) are attached and the description is abbreviate | omitted. In one embodiment of the present invention, the output data d1 to d7, as shown below,
It has a number of 1 ″ corresponding to the input data D1, D2, D3.
以上のように、この一実施例によれば、３ビットの２進
の入力コードを10進に直した数と同数の出力端子が１″
の出力であり、入力コードが増加すると共に、各出力端
子が順に０″から１″に切り替わるデコーダ回路を実現
することができる。この一実施例において、入力回路４
の出力に、Ａ＋,B＋のレベルを導入した理由について以
下に説明する。 As described above, according to this embodiment, the same number of output terminals as the number of 3-bit binary input codes converted to decimal are 1 ″.
It is possible to realize a decoder circuit in which each output terminal sequentially switches from 0 ″ to 1 ″ as the input code increases. In this embodiment, the input circuit 4
The reason why the levels of A + and B + are introduced into the output of will be described below.
一例として入力データD1,D2,D3が（110）の場合と（11
1）の場合を考える。この一実施例と異なり、レベル比
較回路5Eのトランジスタ22Eのベースに基準電圧Vrを供
給したと仮定すると、入力データD1,D2,D3が（110）の
場合には、（＝０″，＝１″）となり、一方、入力
データD1,D2,D3が（111）の場合には、（＝０″，
＝０″）となる。従って、両者の場合でレベル比較回路
5Eの比較出力K5が異なり、所期の出力を得ることができ
ない。本来、両者の場合でレベル比較回路5Eの比較出力
K5は、１″であることが必要である。As an example, when the input data D1, D2, D3 is (110) and (11
Consider case 1). Unlike this embodiment, assuming that the reference voltage Vr is supplied to the base of the transistor 22E of the level comparison circuit 5E, if the input data D1, D2, D3 is (110), (= 0 ″, = 1 ″), While if the input data D1, D2, D3 is (111), (= 0 ″,
= 0 ″). Therefore, in both cases, the level comparison circuit
The comparison output K5 of 5E is different and the desired output cannot be obtained. Originally, the comparison output of the level comparison circuit 5E in both cases
K5 needs to be 1 ″.
そこで、この一実施例では、Ｃのレベルが０″,1″の何
れであっても、トランジスタ21E,23Eがオフで、トラン
ジスタ22Eがオンするように、トランジスタ22Eのベース
にＢ＋＝１＋となるレベルの電圧を供給しているのであ
る。Therefore, in this embodiment, B + = 1 + at the base of the transistor 22E so that the transistors 21E and 23E are turned off and the transistor 22E is turned on regardless of whether the level of C is 0 ″ or 1 ″. It supplies the level voltage.
同様に、入力データD1,D2,D3が（100）（101）の場合或
いは（010）（011）の場合における誤動作を防止するた
めに、Ａ＋,B＋のレベルを導入している。Similarly, in order to prevent malfunctions when the input data D1, D2, D3 are (100) (101) or (010) (011), the levels of A + and B + are introduced.
この発明は、入力データのビット数ｎが３ビットの時に
限らず、４ビット以上の時にも適用することができる。
第６図は、（ｎ＝４）の時にこの発明を適用した他の実
施例を示すものである。The present invention can be applied not only when the bit number n of input data is 3 bits but also when it is 4 bits or more.
FIG. 6 shows another embodiment to which the present invention is applied when (n = 4).
入力データD1,D2,D3,D4の４ビットが入力回路61に供給
され、この入力回路61からＡ＋，＋＋,B＋，，，
の出力が発生し、この入力回路61の出力がレベル比較
回路62に供給される。レベル比較回路62は、入力回路61
の出力の所定の組合わせのレベル比較を行い、比較出力
K1〜K15を発生する。この比較出力が論理回路63に供給
され、入力データD1,D2,D3,D4に応じて１″の数が増加
する出力データd1〜d15が論理回路63から得られる。4 bits of input data D1, D2, D3, D4 are supplied to the input circuit 61, and A +, ++, B +, ...
The output of the input circuit 61 is supplied to the level comparison circuit 62. The level comparison circuit 62 is the input circuit 61.
The level of a predetermined combination of the outputs of the
Generates K1 to K15. This comparison output is supplied to the logic circuit 63, and the output data d1 to d15 in which the number of 1 ″ increases according to the input data D1, D2, D3, D4 is obtained from the logic circuit 63.
入力回路61は、第３図に示すように、４個のレベル比較
回路61A〜61Dから構成されている。これらのレベル比較
回路61A〜61Dは、差動アンプとレベルシフト用の定電流
源とエミッタホロワ回路とで構成されている。差動アン
プの一方の入力として入力データD1,D2,D3,D4が供給さ
れ、その他方の入力として、基準電圧Vr1が供給されて
いる。As shown in FIG. 3, the input circuit 61 is composed of four level comparison circuits 61A to 61D. These level comparison circuits 61A to 61D are composed of a differential amplifier, a constant current source for level shift, and an emitter follower circuit. The input data D1, D2, D3, D4 is supplied as one input of the differential amplifier, and the reference voltage Vr1 is supplied as the other input.
レベル比較回路61Aから出力Ａ＋及び＋＋が発生し、
レベル比較回路61Bから出力Ｂ＋及びが発生し、レベ
ル比較回路61Cから出力が発生し、レベル比較回路61D
から出力が発生する。レベル比較回路61Aの差動アン
プのコレクタ抵抗の大きさは、Ｒ及び2Rと異ならされて
いる。入力データD1が０″の時は、（Vcc−31R−VBE）
のレベル０＋となり、入力データD1が１″の時は、（Vc
c−IR−VBE）のレベル１＋となる出力Ａ＋が発生する。
また、入力データD1が０″の時は、（Vcc−VBE）のレベ
ル１＋＋となり、入力データD1が１″の時は、（Vcc−4
IR−VBE）のレベル０＋＋となる出力＋＋が発生す
る。Outputs A + and ++ are generated from the level comparison circuit 61A,
Outputs B + and are generated from the level comparison circuit 61B, outputs are generated from the level comparison circuit 61C, and level comparison circuit 61D is generated.
Will produce output. The magnitude of the collector resistance of the differential amplifier of the level comparison circuit 61A is different from R and 2R. When the input data D1 is 0 ″, (Vcc-31R-V BE )
Level becomes 0+ and the input data D1 is 1 ″, (Vc
Output A +, which is level 1+ of c-IR-V BE ), is generated.
Further, when the input data D1 is 0 ″, the level becomes (Vcc−V BE ) level 1 ++, and when the input data D1 is 1 ″, (Vcc−4).
IR-V BE ) level 0 ++ output ++ is generated.
また、レベル比較回路61Bからは、入力データD2が０″
の時は、（Vcc−2IR−VBE）のレベル１となり、入力デ
ータD2が１″の時は、（Vcc−4IR−VBE）のレベル０と
なる出力が発生する。Further, the input data D2 is 0 ″ from the level comparison circuit 61B.
When the input data D2 is 1 ", the output is (Vcc-2IR-V BE ) level 1, and the output is (Vcc-4IR-V BE ) level 0.
このように、レベル比較回路61A〜61Dの出力は、第８図
に示すように、４ΔＶ（ΔＶ＝IR）のレベル差を持つ０
＋＋,1＋＋と、２ΔＶのレベル差を持つ０＋,1＋と、基
準電圧Vr1を中心として２ΔＶのレベル差を持つ０″,
1″との出力が発生する。As described above, the outputs of the level comparison circuits 61A to 61D have a level difference of 4ΔV (ΔV = IR) as shown in FIG.
++, 1 ++ and 0+, 1+ having a level difference of 2ΔV, and 0 ″, having a level difference of 2ΔV centered on the reference voltage Vr1.
Output with 1 ″ occurs.
入力回路61の出力が供給されるレベル比較回路62及び論
理回路63は、第９図Ａ及び第９図Ｂに示す構成とされて
いる。レベル比較回路62は、15個のレベル比較回路62A
〜62Oからなり、比較出力K1〜K15を発生する。入力回路
61の入力データD1,D2,D3,D4に応じた出力は、次の表に
示す関係でもって各レベル比較回路62A〜62Oのトランジ
スタのベースに供給される。The level comparison circuit 62 and the logic circuit 63 to which the output of the input circuit 61 is supplied are configured as shown in FIGS. 9A and 9B. The level comparison circuit 62 includes 15 level comparison circuits 62A.
It consists of ~ 62O and generates comparative outputs K1 ~ K15. Input circuit
The output corresponding to the input data D1, D2, D3, D4 of 61 is supplied to the bases of the transistors of the respective level comparison circuits 62A to 62O according to the relationship shown in the following table.
また、上述のレベル比較回路62A〜62Oは、下記の比較出
力K1〜K15を発生する。 The level comparison circuits 62A to 62O described above generate the following comparison outputs K1 to K15.
上述のレベル比較回路62A〜62Oの出力K1〜K15が論理回
路63を構成するレベル比較回路63A〜63Oに夫々供給さ
れ、基準レベルと比較される。この場合、レベル比較回
路62A〜62Oの出力K1〜K15のうちで規則性を満足してい
ないもの（上記の表で＊を付した箇所のデータ）の補正
のために、レベル比較回路63A,63E,63I,63Mには、より
上位の比較出力が供給されている。そして、論理回路63
を構成するレベル比較回路63A〜63Oの出力に出力データ
d1〜d15が得られる。この出力データd1〜d15は、入力デ
ータD1,D2,D3,D4を10進に変換した数に等しい１″を含
むものとなる。 The outputs K1 to K15 of the above level comparison circuits 62A to 62O are supplied to the level comparison circuits 63A to 63O forming the logic circuit 63, respectively, and compared with the reference level. In this case, the level comparison circuits 63A and 63E are used to correct the outputs K1 to K15 of the level comparison circuits 62A to 62O that do not satisfy the regularity (data at the points marked with * in the above table). , 63I, 63M are supplied with the higher comparison output. And the logic circuit 63
Output data to the output of the level comparison circuit 63A to 63O
d1 to d15 are obtained. The output data d1 to d15 include 1 ″ which is equal to the number obtained by converting the input data D1, D2, D3 and D4 into decimal numbers.
以上の実施例では、入力回路、レベル比較回路、論理回
路をECL回路で構成したが、他の形式のロジック回路を
使用するようにしても良い。In the above embodiments, the input circuit, the level comparison circuit, and the logic circuit are composed of ECL circuits, but logic circuits of other types may be used.
この発明によれば、従来のデコーダ回路と比べて回路素
子数が少なく、構成の簡略化されたデコーダ回路を実現
することができる。特に、従来の構成で必要とされたマ
トリックス回路が不要となり、トランジスタの個数を大
幅に減少することができる。従って、この発明は、チッ
プサイズの縮小化を図ることができ、歩留りの向上を実
現でき、IC化に好適なデコーダ回路を構成することがで
きる。According to the present invention, the number of circuit elements is smaller than that of the conventional decoder circuit, and a decoder circuit having a simplified configuration can be realized. In particular, the matrix circuit required in the conventional configuration becomes unnecessary, and the number of transistors can be reduced significantly. Therefore, according to the present invention, the chip size can be reduced, the yield can be improved, and a decoder circuit suitable for an IC can be configured.
第１図はこの発明の一実施例の全体の構成のブロック
図、第２図はこの発明の一実施例の接続図、第３図はこ
の発明の一実施例の説明に用いる略線図、第４図は従来
のデコーダ回路の全体の構成のブロック図、第５図は従
来のデコーダ回路の接続図、第６図はこの発明の他の実
施例の全体の構成のブロック図、第７図はこの発明の他
の実施例の入力回路の接続図、第８図はこの発明の他の
実施例の説明に用いる略線図、第９図はこの発明の他の
実施例のレベル比較回路及び論理回路の接続図である。 １、２、3:入力データの供給端子、４、61:入力回路、
５、62:レベル比較回路、６、63:論理回路、33A〜33G:
出力端子。FIG. 1 is a block diagram of the entire configuration of an embodiment of the present invention, FIG. 2 is a connection diagram of the embodiment of the present invention, and FIG. 3 is a schematic diagram used for explaining the embodiment of the present invention. FIG. 4 is a block diagram of the overall configuration of a conventional decoder circuit, FIG. 5 is a connection diagram of a conventional decoder circuit, FIG. 6 is a block diagram of the overall configuration of another embodiment of the present invention, and FIG. Is a connection diagram of an input circuit of another embodiment of the present invention, FIG. 8 is a schematic diagram used for explaining another embodiment of the present invention, and FIG. 9 is a level comparison circuit of another embodiment of the present invention. It is a connection diagram of a logic circuit. 1, 2, 3: Input data supply terminal, 4, 61: Input circuit,
5, 62: level comparison circuit, 6, 63: logic circuit, 33A to 33G:
Output terminal.
Claims (1)
個の出力であり、上記入力信号の状態に応じた１″の数
を有する出力信号を発生するデコーダ回路において、 上記入力信号の各ビットをうけ、ｎ個の反転出力と、最
上位ビットから所定のビット数の入力の非反転出力であ
って、上記反転出力と対応する非反転出力に対して所定
レベルシフトされたものを発生する入力回路と、該入力
回路からの出力を選択的に受け上記出力信号を発生する
2n−１個の比較回路とを有し、該比較回路のうち任意の
比較回路は、上記入力信号が所定の値より大なる時、そ
の出力に１″を発生すると共に、上記所定の値に対応す
る入力信号の各ビットのうち１″となるビットの反転出
力が比較入力として供給され、該比較入力よりも上位の
ビットの非反転出力が基準入力として供給されるように
構成されたことを特徴とするデコーダ回路。1. A binary n-bit code input signal to 2 n -1.
A decoder circuit for generating an output signal having a number of 1 "depending on the state of the input signal, receiving each bit of the input signal, n inverted outputs, and a predetermined number from the most significant bit An input circuit that generates a non-inverted output of the number of bits of the input that is shifted by a predetermined level with respect to the non-inverted output corresponding to the inverted output, and selectively receives an output from the input circuit. Generate output signal
2 n −1 comparison circuits, and any comparison circuit of the comparison circuits generates 1 ″ at its output when the input signal is larger than a predetermined value, and the predetermined value. The inverted output of the bit that becomes 1 ″ of each bit of the input signal corresponding to the input signal is supplied as the comparison input, and the non-inverted output of the bit higher than the comparison input is supplied as the reference input. Decoder circuit characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11792384A JPH0758913B2 (en) | 1984-06-08 | 1984-06-08 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11792384A JPH0758913B2 (en) | 1984-06-08 | 1984-06-08 | Decoder circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261223A JPS60261223A (en) | 1985-12-24 |
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ID=14723530
Family Applications (1)
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| JP11792384A Expired - Lifetime JPH0758913B2 (en) | 1984-06-08 | 1984-06-08 | Decoder circuit |
Country Status (1)
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| JP (1) | JPH0758913B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| JP2797325B2 (en) * | 1988-07-15 | 1998-09-17 | ソニー株式会社 | Decoder circuit |
-
1984
- 1984-06-08 JP JP11792384A patent/JPH0758913B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
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|---|
| 「実用電子回路ハンドブック（３）」（昭５３−８−１０）ＣＱ出版社Ｐ．４９−５０ |
Also Published As
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| JPS60261223A (en) | 1985-12-24 |
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