JPS6057772B2 - A-D converter - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ信号を基準電圧と比較する比較器、
及びこの比較器を用いてアナログ信号をディジタル信号
に変換するアナログ−ディジタル（以下Ａ−Ｄと記す）
変換器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a comparator for comparing an analog signal with a reference voltage;
and analog-digital (hereinafter referred to as A-D) that converts an analog signal into a digital signal using this comparator.
Regarding converters.

映像信号等の高帯域アナログ信号等をディジタル信号
に変換する場合、一般には変換速度の速い並列比較型Ａ
−Ｄ変換器が用いられている。When converting high-band analog signals such as video signals to digital signals, parallel comparison type A is generally used, which has a fast conversion speed.
-D converter is used.

第１図に３ビットの場合の並列比較型Ａ−Ｄ変換器の構
成図を示す。図中１０１はアナログ信号入力端子、１０
２〜１０９は基準電圧設定用の抵抗であり、すべて同一
抵抗値で構成され、基準電圧供給端子１３５に加えられ
る基準電圧を分割し分割点ａ−ｇに基準比較電圧Ｖａ−
Ｖｇを設定する。１１０〜１１６は比較器で、各々の入
力にはアナログ信号入力端子１０１に加えられたアナロ
グ入力端子、及び抵抗１０２〜１０９で設定された基準
比較電圧が加えられこれらを比較する。FIG. 1 shows a configuration diagram of a parallel comparison type A-D converter for 3 bits. In the figure, 101 is an analog signal input terminal, 10
Reference numerals 2 to 109 are reference voltage setting resistors, all of which have the same resistance value, which divide the reference voltage applied to the reference voltage supply terminal 135 and output the reference comparison voltage Va- to the dividing point a-g.
Set Vg. Comparators 110 to 116 each have an analog input terminal applied to the analog signal input terminal 101 and a reference comparison voltage set by resistors 102 to 109, and compare them.

今アナログ信号入力端子１０１に加わる入力信号電圧が
基準比較電圧ＶｃとＶｄとの間にある場合、比較器１１
０〜１１２の出力は’’Ｌ’’、同１１３〜１１６の出
力は’“Ｈ’’となる。この比較器１１０〜１１６の出
力はインバータ１１７〜１２２、アンドゲート１２３〜
１２９で構成される論理回路に入力され、入力信号電圧
に対応するアンドゲートの出力のみを’’Ｈ’’レベル
とする。即ち比較器１１０〜１１６の出力が前述の様な
場合、アンドゲート１２３〜１２９の出力は、アンドゲ
ート１２６のみ゛’Ｈ’’となり他はすべて’’Ｌ’’
となる。 このアンドゲート１２３〜１２９の出力は例
えばダイオードマトリクス回路等の２進変換論理回路１
３０に入力され３ビットの２進数に変換され、ラッチ回
路１３１を通りディジタル出力端子１３２〜１３４に出
力される。 ここで、このようなＡ−Ｄ変換器に用いら
れる比較器として第２図に示すものである。If the input signal voltage applied to the analog signal input terminal 101 is between the reference comparison voltages Vc and Vd, the comparator 11
The outputs of comparators 110 to 116 are ``L'', and the outputs of comparators 110 to 116 are ``H''.
129, and only the output of the AND gate corresponding to the input signal voltage is set to ``H'' level. That is, when the outputs of the comparators 110 to 116 are as described above, the outputs of the AND gates 123 to 129 are ``H'' only for the AND gate 126 and ``L'' for all others.
becomes. The outputs of the AND gates 123 to 129 are, for example, a binary conversion logic circuit 1 such as a diode matrix circuit.
30, is converted into a 3-bit binary number, passes through a latch circuit 131, and is output to digital output terminals 132-134. Here, a comparator used in such an A-D converter is shown in FIG.

３０１、３０２は比較信号入力端子で端子３０２には基
準電圧ＶＲが印加される。301 and 302 are comparison signal input terminals, and a reference voltage VR is applied to the terminal 302.

３０３、３０４は比較トランジスタ対、３０５は定電流
回路、３０６は負荷、３０７は出力端子、３０８は正電
圧供給端子、３０９は負電圧供給端子である。303 and 304 are a comparison transistor pair, 305 is a constant current circuit, 306 is a load, 307 is an output terminal, 308 is a positive voltage supply terminal, and 309 is a negative voltage supply terminal.

比較信号入力端子３０１に入力された比較信号は比較ト
ランジスタ対３０３、３０４で端子３ ２の基準電圧Ｖ
Ｒと比較され、出力端子３０７に出力される。以上説明
したように、第２図に示される比較器を用いてｎビット
の並列比較型Ａ−Ｄ変換器を構成する場合にはそれぞれ
独立した２ｎ−１個の比較器を必要とし、ビット数が多
くなると、その数は膨大となり、集積回路化は容易では
ない。また、このように多数個の比較器を集積化する場
合、チップサイズが大きくなり歩留りの低下、あるいは
素子のバラツキによる特性の低下の原因となる。さらに
、消費電力も大きくなる。本発明は上記の問題点に鑑み
てなされたもので、１つの比較器で複数の基準電圧と比
較させるとともに、これを用いることによつて、集積化
が容易なＡ−Ｄ変換器を提供するものであつて、以下図
面とともに本発明を説明する。The comparison signal input to the comparison signal input terminal 301 is connected to the comparison transistor pair 303 and 304, and the reference voltage V of the terminal 32 is inputted to the comparison signal input terminal 301.
It is compared with R and output to the output terminal 307. As explained above, when constructing an n-bit parallel comparison type A-D converter using the comparators shown in FIG. 2, 2n-1 independent comparators are required, and the number of bits is When the number of circuits increases, the number becomes enormous, and it is not easy to integrate them into an integrated circuit. Furthermore, when a large number of comparators are integrated in this manner, the chip size becomes large, which causes a decrease in yield or a decrease in characteristics due to variations in elements. Furthermore, power consumption also increases. The present invention has been made in view of the above problems, and provides an A-D converter that allows comparison with a plurality of reference voltages using one comparator and is easy to integrate by using the same. The present invention will be described below with reference to the drawings.

第３図は本発明の比較器の一実施例を示す構成図で、差
動トランジスタ対を２段縦続接続した場合を示す。FIG. 3 is a block diagram showing an embodiment of the comparator of the present invention, in which a pair of differential transistors are connected in cascade in two stages.

４０１〜４０４はそれぞれ比較信号入力端子、４０５，
４０６および４０７，４０８はそれぞれ差動構成された
比較トランジスタ対、４０９は定電流回路、４１０〜４
１２は負荷、４１３，４１４は出力端子、４１５は正電
圧供給端子、４１６は負電圧供給端子である。401 to 404 are comparison signal input terminals, 405,
406, 407, and 408 are differentially configured comparison transistor pairs, 409 is a constant current circuit, and 410 to 4
12 is a load, 413 and 414 are output terminals, 415 is a positive voltage supply terminal, and 416 is a negative voltage supply terminal.

端子４０１，４０３には基準電圧ＶＲｌ，ＶＲ３（ＶＲ
ｌくＶＲ３）がそれぞれ印加されており、端子４０２，
４０４には入力端子が印加される。したがつて、比較信
号入力端子４０２の入力信号電圧が端子４０１の基準電
圧よりも低い場合は出力端子４１７は４６Ｖ３レベル、
端子４１３，４１４は共に゜“Ｈ゛レベルとなり、端子
４０２の入力信号電圧が端子４０１の基準電圧よりも高
く、端子４０４の入カー信号電圧が端子４０３の基準電
圧よりも低い場合は出力端子４１７ぱ゛Ｌ゛レベル、端
子４１３は゜゜Ｌ゛レベル端子、４１４は“Ｈ゛レベル
となり、端子４０２の入力信号電圧が端子４０１の基準
電圧よりも高く、端子４０４の入力信号電圧が一端子４
０３の基準電圧よりも高い場合は出力端子４１７は“Ｌ
゛レベル、端子４１３は“゜Ｈ゛レベル、端子４１４は
′６Ｌ″レベルとなる。この第３図に示す比較器を用い
た３ビット並列比較型Ａ−Ｄ変換器の構成例を第４図に
示す。Reference voltages VRl, VR3 (VR
VR3) is applied to the terminals 402 and 402, respectively.
An input terminal is applied to 404. Therefore, when the input signal voltage of the comparison signal input terminal 402 is lower than the reference voltage of the terminal 401, the output terminal 417 is at the 46V3 level.
Both terminals 413 and 414 are at the "H" level, and when the input signal voltage of terminal 402 is higher than the reference voltage of terminal 401 and the input signal voltage of terminal 404 is lower than the reference voltage of terminal 403, output terminal 417 The input signal voltage of the terminal 402 is higher than the reference voltage of the terminal 401, and the input signal voltage of the terminal 404 is higher than the reference voltage of the terminal 401.
When the voltage is higher than the reference voltage of 03, the output terminal 417 becomes “L”.
The terminal 413 is at the 'H' level, and the terminal 414 is at the '6L' level. FIG. 4 shows a configuration example of a 3-bit parallel comparison type A-D converter using the comparator shown in FIG. 3.

アーナログ信号入力端子５０１に加えられたアナログ入
力信号は比較器５１３〜５１６へ加えられると共にトラ
ンジスタ５０２のベースへ加えられる。トランジスタ５
０２と定電流回路５０３とでレベルシフト回路を構成し
ており、アナログ入力信号をベ−スーエミッタ間電圧（
■）だけレベルシフトして比較器５１３〜５１５へ加え
ている。ここで比較器５１３〜５１６は第３図に示すも
のであつて、アナログ信号入力端子５０１に加わるアナ
ログ入力信号が直接加えられる比較器の入力端子は第３
図で示す入力端子４０４であり、アナログ入力信号がト
ランジスタ５０２、および定電流回路５０３で構成され
るレベルシフト回路を介して加えられる比較器の入力端
子は第３図で示す入力端子４０２である。アナログ入力
信号は基準電圧供給端子５３５に加わる基準電圧および
、抵抗５０４〜５１２での分割点ｈ−ｎに設定される比
較基準電圧■、〜Ｖｎと比較されるが、第３図に示す比
較器の一方の入力端子４０４にはアナログ入力信号が直
接加えられ、入力端子４０２には、アナログ入力信号を
ベ−スーエミッタ間電圧だけレベルシフトした信号が加
えられるので、比較基準電圧Ｖ１〜■。はダイオード５
１２でトランジスタ５０２のベ−スーエミッタ間電圧に
ほぼ等しいダイオード順方向電圧だけレベルシフトし、
ベ−スーエミッタ間電圧だけレベルシフトしたアナログ
入力信号と比較する。つまり、基準比較電圧Ｖｈ−Ｖｊ
は第３図に示す端子４０３に加えられ、Ｖ１〜■。The analog input signal applied to analog signal input terminal 501 is applied to comparators 513 - 516 and to the base of transistor 502 . transistor 5
02 and a constant current circuit 503 constitute a level shift circuit, which converts the analog input signal into a base-emitter voltage (
(2) is level-shifted and added to comparators 513-515. Here, the comparators 513 to 516 are shown in FIG. 3, and the input terminal of the comparator to which the analog input signal applied to the analog signal input terminal 501 is directly applied is the third one.
The input terminal 404 shown in the figure is the input terminal of the comparator to which an analog input signal is applied via the level shift circuit composed of the transistor 502 and the constant current circuit 503, and the input terminal 402 shown in FIG. The analog input signal is compared with the reference voltage applied to the reference voltage supply terminal 535 and the comparison reference voltages 2 and . An analog input signal is directly applied to one input terminal 404, and a signal obtained by level-shifting the analog input signal by the base-emitter voltage is applied to the input terminal 402, so that the comparison reference voltages V1 to V1. is diode 5
12, the level is shifted by a diode forward voltage approximately equal to the base-emitter voltage of transistor 502,
Compare with an analog input signal level-shifted by the base-emitter voltage. In other words, the reference comparison voltage Vh - Vj
is applied to the terminal 403 shown in FIG. 3, and V1 to ■.

は端子４０１に加えられ、トランジスタ５０２でレベル
シフトした分はキャンセルされる。ここでアナログ入力
信号および、比較基準電圧をレベルシフトするのは第３
図に示すトランジスタ４０５を飽和させないためである
。比較器５１３〜５１５の出力０−ｑは第３図に示す出
力端子４１４、出力ｓ−ｕは出力端子４１３に相当し、
比較器５１６は１つのレベル比較を行うものである。is applied to the terminal 401, and the level shifted by the transistor 502 is canceled. Here, the level shift of the analog input signal and comparison reference voltage is performed by the third
This is to prevent the transistor 405 shown in the figure from being saturated. The outputs 0-q of the comparators 513 to 515 correspond to the output terminal 414 shown in FIG. 3, and the output s-u corresponds to the output terminal 413,
Comparator 516 performs one level comparison.

今、アナログ入力信号を３ビット（イ）〜７）に分割し
、それぞれの入力状態の場合の比較器出力０〜ｕおよび
比較器出力をインバータ５１７〜５２３とアンドゲート
５２４〜５２９で構成される論理回路に入力した場合の
論理回路の出カイ〜トは下表のようになり、アナログ入
力信号に相当する論理回路の出力のみに゜゜Ｈ゛レベル
が出力される。Now, the analog input signal is divided into 3 bits (a) to 7), and the comparator outputs 0 to u and the comparator outputs for each input state are configured by inverters 517 to 523 and AND gates 524 to 529. The output of the logic circuit when the signal is input to the logic circuit is as shown in the table below, and the ゜゜H level is output only to the output of the logic circuit corresponding to the analog input signal.

この論理回路の出カイ〜トをダイオードマトリクス等の
２進変換論理回路５３０に加え３ビットの２進数に変換
しラッチ回路５３１を介してディジタル出力端子５３２
〜５３４に出力する。The output of this logic circuit is added to a binary conversion logic circuit 530 such as a diode matrix, converted into a 3-bit binary number, and sent to a digital output terminal 532 via a latch circuit 531.
~ Output to 534.

尚、図中５３６は正電圧供給端子、５３７は負電圧供給
端子である。以上説明した様に比較器を第３図に示すよ
うに比較トランジスタ対を縦続接続した構成にし、アナ
ログ入力信号と比較基準電圧との比較を直接、およびレ
ベルシフトした信号とで行ない、この比較器の出力を論
理回路を介して２進符号に変換することにより変換精度
をそこなうことなく並列比較型Ａ−Ｄ変換器が構成でき
る。In the figure, 536 is a positive voltage supply terminal, and 537 is a negative voltage supply terminal. As explained above, the comparator is constructed by cascading a pair of comparison transistors as shown in Figure 3, and the analog input signal and comparison reference voltage are compared directly and with a level-shifted signal. By converting the output into a binary code via a logic circuit, a parallel comparison type A-D converter can be constructed without deteriorating conversion accuracy.

尚、第３，４図に於ては比較器を比較トランジスタ対を
２段縦続接続した場合の比較器の構成およびこれを用い
た場合の並列比較型Ａ−Ｄ変換器の構成例を述べたが、
比較トランジスタ対を電源電圧に対して許容できる範囲
で複数段縦続接続した比較器を用いて並列比較型Ａ−Ｄ
変換器を構成出来ることは本発明の説明より明らかであ
る。また、比較器を構成する各トランジスタをＰＮＰ型
トランジスタで構成する場合には基準電圧の大小関係は
本実施例とは逆になることは明瞭である。In Figures 3 and 4, the configuration of a comparator in which a pair of comparison transistors is connected in two stages in cascade, and an example of the configuration of a parallel comparison type A-D converter using this comparator are described. but,
Parallel comparison type A-D using a comparator in which multiple comparison transistor pairs are connected in series within an allowable range for the power supply voltage.
It is clear from the description of the invention that a converter can be constructed. Furthermore, it is clear that when each transistor constituting the comparator is constructed of a PNP type transistor, the magnitude relationship of the reference voltages will be opposite to that of this embodiment.

以上説明したように差動構成された第１の比較トランジ
スタ対の一方のトランジスタのコレクタに同構成の第２
の比較トランジスタ対を接続した比較器を構成し、また
これを用いてＡ−Ｄ変換器を構成することにより、特性
の劣化をきたすことなしに、構成素子数および消費電流
を減少でき集積回路化が容易となる。As explained above, the collector of one transistor of the first comparison transistor pair having a differential configuration is connected to the second transistor having the same configuration.
By configuring a comparator that connects a pair of comparison transistors, and configuring an A-D converter using this comparator, the number of components and current consumption can be reduced without deteriorating the characteristics, making it possible to integrate the circuit. becomes easier.

又集積回路化する場合、チップサイズが小さくなり歩留
りの向上等の効果がある。Furthermore, when integrated circuits are used, the chip size becomes smaller, which has the effect of improving yield.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の並列比較型Ａ−Ｄ変換器の構成図、第２
図は既に考えられている比較器の構成図、第３図は本発
明の並列比較型Ａ−Ｄ変換器に用いる比較器の一実施例
を示す構成図、第４図は本発明の並列比較型Ａ−Ｄ変換
器の一実施例を示す構成図である。 ４０１，４０３・・・・・・基準電圧印加端子、４０２
，４０４，５０１・・・・・入力信号印加端子、４０５
〜４０８，５０２・・・・・・トランジスタ、４０９，
５０３・・・・・・定電流源、４１０〜４１２・・・・
・・負荷、４１３，４１４，４１５，４１４・・・・・
・出力端子、４１５，４１６・・・・・・電源電圧供給
端子、５０４〜５１１・・・・・・基準電圧設定用抵抗
、５１２・・・・・ルベルシフト用ダイオード、５１３
〜５１６・・・・・・比較器、５１７〜５２３・・・・
・・インバータ、５２４〜５２９・・・・・・アンドゲ
ート、５３０・・・・・・２進変換論理回路、５３１・
・・・・ラッチ回路、５３２，５３４・・・・・ディジ
タル出力端子。Figure 1 is a configuration diagram of a conventional parallel comparison type A-D converter;
Figure 3 is a configuration diagram of a comparator that has already been considered, Figure 3 is a configuration diagram showing one embodiment of a comparator used in the parallel comparison type A-D converter of the present invention, and Figure 4 is a configuration diagram of a comparator used in the parallel comparison type A-D converter of the present invention. 1 is a configuration diagram showing an example of a type AD converter; FIG. 401, 403...Reference voltage application terminal, 402
, 404, 501...Input signal application terminal, 405
~408,502...transistor, 409,
503... Constant current source, 410-412...
...Load, 413,414,415,414...
・Output terminal, 415, 416...Power supply voltage supply terminal, 504-511...Reference voltage setting resistor, 512...Level shift diode, 513
~516...Comparator, 517-523...
...Inverter, 524-529...AND gate, 530...Binary conversion logic circuit, 531...
...Latch circuit, 532, 534...Digital output terminal.

Claims (1)

【特許請求の範囲】[Claims] １ アナログ入力信号と基準電圧が入力端子に印加され
、一方のコレクタが次段の共通エミッタに接続される複
数段縦続接続された差動トランジスタ対により構成され
る比較器と、前記アナログ入力信号と基準電圧を電圧シ
フトする複数のレベルシフト回路と、前記レベルシフト
回路により電位シフトされ複数のレベルを有する前記ア
ナログ入力信号と基準電圧を対応する前記複数段縦続接
続された差動トランジスタ対に印加する手段と前記比較
器の出力を論理回路により２進符号に変換する手段を有
することを特徴とするＡ−Ｄ変換器。1. An analog input signal and a reference voltage are applied to the input terminals; a plurality of level shift circuits that voltage shift a reference voltage; and applying the analog input signal and the reference voltage, which have been potential-shifted by the level shift circuit and have a plurality of levels, to the corresponding plural stages of cascade-connected differential transistor pairs. and means for converting the output of the comparator into a binary code using a logic circuit.