JPH0758225A - 不揮発性半導体記憶装置及びその形成方法 - Google Patents
不揮発性半導体記憶装置及びその形成方法Info
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- JPH0758225A JPH0758225A JP19862493A JP19862493A JPH0758225A JP H0758225 A JPH0758225 A JP H0758225A JP 19862493 A JP19862493 A JP 19862493A JP 19862493 A JP19862493 A JP 19862493A JP H0758225 A JPH0758225 A JP H0758225A
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Abstract
(57)【要約】
【目的】 消去時にトンネル酸化膜の劣化を抑制できる
優れたEEPROMの装置及びその形成方法を提供す
る。 【構成】 この発明のEEPROMの構成によれば、電
荷蓄積層17を導体層16と絶縁膜14とで構成してあ
る。また、このとき絶縁膜14を導体層16とトンネル
酸化膜12との間に設けてある。また、他の実施例で
は、絶縁膜14を導体層16と層間絶縁膜18との間に
設けてある。また、このEEPROMの形成方法によれ
ば、トンネル酸化膜12を形成後、このトンネル酸化膜
上に絶縁膜用予備層を形成する。その後、真空または不
活性ガスをもちいた加熱処理によって絶縁膜用予備層を
酸化させて絶縁膜を形成する。
優れたEEPROMの装置及びその形成方法を提供す
る。 【構成】 この発明のEEPROMの構成によれば、電
荷蓄積層17を導体層16と絶縁膜14とで構成してあ
る。また、このとき絶縁膜14を導体層16とトンネル
酸化膜12との間に設けてある。また、他の実施例で
は、絶縁膜14を導体層16と層間絶縁膜18との間に
設けてある。また、このEEPROMの形成方法によれ
ば、トンネル酸化膜12を形成後、このトンネル酸化膜
上に絶縁膜用予備層を形成する。その後、真空または不
活性ガスをもちいた加熱処理によって絶縁膜用予備層を
酸化させて絶縁膜を形成する。
Description
【0001】
【産業上の利用分野】この発明は、電気的に情報の書き
込み及び消去が可能で、かつ、情報の保持に外部より電
力を与える必要のない記憶効果を具えた不揮発性半導体
記憶装置(所謂EEPROM)及びその形成方法に関す
るものである。
込み及び消去が可能で、かつ、情報の保持に外部より電
力を与える必要のない記憶効果を具えた不揮発性半導体
記憶装置(所謂EEPROM)及びその形成方法に関す
るものである。
【0002】
【従来の技術】従来の不揮発性半導体記憶装置は、例え
ば文献I(文献I:「月刊Semiconductor
World」、1991年、4月号、P.94〜9
8、プレスジャナール)に開示されている。
ば文献I(文献I:「月刊Semiconductor
World」、1991年、4月号、P.94〜9
8、プレスジャナール)に開示されている。
【0003】図10は、文献Iに開示されている不揮発
性記憶装置の構造の一例を示している。
性記憶装置の構造の一例を示している。
【0004】先ず、図10の構造は、ETOX(EPR
OM with Tunnel Oxide)セルとも
呼ばれ、セルの構成は以下の通りである。
OM with Tunnel Oxide)セルとも
呼ばれ、セルの構成は以下の通りである。
【0005】このETOXセルの構成によれば、50は
p導電型半導体基板、52はトンネル酸化膜、54は電
荷蓄積層(浮遊ゲート電極とも称する。)、56は層間
絶縁膜、58は制御ゲート電極、60はn+ 型のソース
領域、62はn+ 型のドレイン領域、64はn- 型のソ
ース領域及び66は、p+ 型のドレイン領域である。
p導電型半導体基板、52はトンネル酸化膜、54は電
荷蓄積層(浮遊ゲート電極とも称する。)、56は層間
絶縁膜、58は制御ゲート電極、60はn+ 型のソース
領域、62はn+ 型のドレイン領域、64はn- 型のソ
ース領域及び66は、p+ 型のドレイン領域である。
【0006】このETOXセルは、構造的に見ればEP
ROMと同一であるが、セルのトンネル酸化膜52を1
0nm(ナノメートル)程度に形成した点に特徴があ
る。また、n+ 型ソース領域60の下面には、バンド間
のトンネルリークを抑制するため、n- 型ソース領域6
4を具えている。一方、n+ 型ドレイン領域62の下面
には書き込みの効率向上を図るため、p+ 型ドレイン領
域66を具えている。
ROMと同一であるが、セルのトンネル酸化膜52を1
0nm(ナノメートル)程度に形成した点に特徴があ
る。また、n+ 型ソース領域60の下面には、バンド間
のトンネルリークを抑制するため、n- 型ソース領域6
4を具えている。一方、n+ 型ドレイン領域62の下面
には書き込みの効率向上を図るため、p+ 型ドレイン領
域66を具えている。
【0007】ソース領域60、64とドレン領域62、
66との間には、チャネル領域68が形成されている。
このチャネル領域68を有する基板50上には、トンネ
ル酸化膜52、浮遊ゲート電極54、層間絶縁膜56及
び制御ゲート電極58がそれぞれ積層されている。な
お、基板50上に設けられたトンネル酸化膜52は、ソ
ース領域60及びドレイン領域62のそれぞれの一部分
とも接して設けられている。
66との間には、チャネル領域68が形成されている。
このチャネル領域68を有する基板50上には、トンネ
ル酸化膜52、浮遊ゲート電極54、層間絶縁膜56及
び制御ゲート電極58がそれぞれ積層されている。な
お、基板50上に設けられたトンネル酸化膜52は、ソ
ース領域60及びドレイン領域62のそれぞれの一部分
とも接して設けられている。
【0008】次に、近年、不揮発性半導体記憶装置の主
流となりつつあるETOXセルを用いてセルの動作方法
を簡単に説明する。
流となりつつあるETOXセルを用いてセルの動作方法
を簡単に説明する。
【0009】また、このときのセルの印加電圧条件を表
1に示す。
1に示す。
【0010】
【表1】
【0011】ETOXセルの書き込み動作は、ドレイン
領域62から浮遊ゲート電極54への電子の注入によっ
て行う。すなわち、制御ゲート58とドレイン領域62
に正電圧、例えば10Vと5Vをそれぞれ印加すると、
ドレイン領域62の近傍に発生するホットエレクトロン
(熱電子)が浮遊ゲート54に注入され、これにより、
制御ゲート電極58からみたしきい値電圧が高い状態
(“0”状態)となる。一方、消去は、浮遊ゲート54
中の電子をトンネル酸化膜52を通ってソース領域60
へ抜き取ることによって行う。すなわち、ドレイン領域
62を開放して制御ゲート電極58を−10Vとし、か
つソース領域60に5Vを印加する。このとき、トンネ
ル酸化膜52を通してトンネル電流が浮遊ゲート54か
らソース領域60側へ流れ、浮遊ゲート電極中の電子が
抜き取られる。このとき、しきい値電圧は低い状態
(“1”状態)となる。
領域62から浮遊ゲート電極54への電子の注入によっ
て行う。すなわち、制御ゲート58とドレイン領域62
に正電圧、例えば10Vと5Vをそれぞれ印加すると、
ドレイン領域62の近傍に発生するホットエレクトロン
(熱電子)が浮遊ゲート54に注入され、これにより、
制御ゲート電極58からみたしきい値電圧が高い状態
(“0”状態)となる。一方、消去は、浮遊ゲート54
中の電子をトンネル酸化膜52を通ってソース領域60
へ抜き取ることによって行う。すなわち、ドレイン領域
62を開放して制御ゲート電極58を−10Vとし、か
つソース領域60に5Vを印加する。このとき、トンネ
ル酸化膜52を通してトンネル電流が浮遊ゲート54か
らソース領域60側へ流れ、浮遊ゲート電極中の電子が
抜き取られる。このとき、しきい値電圧は低い状態
(“1”状態)となる。
【0012】また、読出しは、制御ゲート電極58とド
レイン領域62にそれぞれ1Vと5Vを印加し、かつメ
モリセルを選択してドレイン領域62に熱電子を発生さ
せないように十分に低い電圧を印加しておき、メモリセ
ルトランジスタのしきい値電圧の差に応じて“1”また
は“0”状態を読み取る。
レイン領域62にそれぞれ1Vと5Vを印加し、かつメ
モリセルを選択してドレイン領域62に熱電子を発生さ
せないように十分に低い電圧を印加しておき、メモリセ
ルトランジスタのしきい値電圧の差に応じて“1”また
は“0”状態を読み取る。
【0013】
【発明が解決しようとする課題】しかしながら、上述し
た従来のEEPROMは、消去時にトンネル酸化膜に高
電界が加わるため、トンネル酸化膜の膜質が劣化し、書
き換え回数を減少させるという問題があった。
た従来のEEPROMは、消去時にトンネル酸化膜に高
電界が加わるため、トンネル酸化膜の膜質が劣化し、書
き換え回数を減少させるという問題があった。
【0014】次に、この理由について図11に示す消去
時のエネルギバンド図を参照して説明する。
時のエネルギバンド図を参照して説明する。
【0015】図中、52はトンネル酸化膜、54は浮遊
ゲート電極、56は層間絶縁膜、58は制御ゲート電
極、60はソース領域、70はソース領域のフェルミ準
位、72は浮遊ゲートのフェルミ準位、73は電子及び
74は制御ゲートのフェルミ準位を表す。
ゲート電極、56は層間絶縁膜、58は制御ゲート電
極、60はソース領域、70はソース領域のフェルミ準
位、72は浮遊ゲートのフェルミ準位、73は電子及び
74は制御ゲートのフェルミ準位を表す。
【0016】従来のEEPROMのメモリセルは、消去
時の動作でトンネル酸化膜52に高電界が印加され、こ
のとき浮遊ゲート電極54中に蓄積されている電子73
がFN(Fowler−Nordheim:ファウラー
ノルドハイム)トンネリングによって浮遊ゲート電極5
4側からソース領域60側に放出される。このときのF
Nトンネリングの発生確率は、浮遊ゲート電極54とト
ンネル酸化膜52とのバリヤハイト(障壁高さ)に依存
しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜
に高電界を印加しないとFN電流が流れない。例えば、
トンネル酸化膜をSiO2 膜とした場合、SiO2 膜の
バリヤハイト(E)は、約3.2eVであり、このとき
トンネル酸化膜にFN電流が流れるために必要な電界は
最低でも7MV/cm(メガボルト/センチメートル)
となる。
時の動作でトンネル酸化膜52に高電界が印加され、こ
のとき浮遊ゲート電極54中に蓄積されている電子73
がFN(Fowler−Nordheim:ファウラー
ノルドハイム)トンネリングによって浮遊ゲート電極5
4側からソース領域60側に放出される。このときのF
Nトンネリングの発生確率は、浮遊ゲート電極54とト
ンネル酸化膜52とのバリヤハイト(障壁高さ)に依存
しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜
に高電界を印加しないとFN電流が流れない。例えば、
トンネル酸化膜をSiO2 膜とした場合、SiO2 膜の
バリヤハイト(E)は、約3.2eVであり、このとき
トンネル酸化膜にFN電流が流れるために必要な電界は
最低でも7MV/cm(メガボルト/センチメートル)
となる。
【0017】実際のデバイスにおいては、SiO2 膜に
印加される電界は、更に大きくなり最大で10MV/c
m以上に達するため、トンネル酸化膜は劣化してメモリ
セルの書き換え回数が減少するという問題があった。
印加される電界は、更に大きくなり最大で10MV/c
m以上に達するため、トンネル酸化膜は劣化してメモリ
セルの書き換え回数が減少するという問題があった。
【0018】この発明は、上述した問題点に鑑み行われ
たものであり、すなわち、この発明の目的は、消去時に
トンネル酸化膜の劣化を抑制できる優れた不揮発性半導
体記憶装置及びその形成方法を提供することにある。
たものであり、すなわち、この発明の目的は、消去時に
トンネル酸化膜の劣化を抑制できる優れた不揮発性半導
体記憶装置及びその形成方法を提供することにある。
【0019】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の不揮発性半導体記憶装置の構成によれ
ば、下地上に、トンネル酸化膜と電荷蓄積層と層間絶縁
膜と制御ゲート電極とを具える不揮発性半導体記憶装置
において、前記電荷蓄積層を導体層と絶縁膜とで構成し
たことを特徴とする。
め、この発明の不揮発性半導体記憶装置の構成によれ
ば、下地上に、トンネル酸化膜と電荷蓄積層と層間絶縁
膜と制御ゲート電極とを具える不揮発性半導体記憶装置
において、前記電荷蓄積層を導体層と絶縁膜とで構成し
たことを特徴とする。
【0020】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を、導電層とトンネル酸化膜との間に設
けてあるのが良い。
は、前記絶縁膜を、導電層とトンネル酸化膜との間に設
けてあるのが良い。
【0021】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を導電層と層間絶縁膜との間に設けてあ
るのが良い。
は、前記絶縁膜を導電層と層間絶縁膜との間に設けてあ
るのが良い。
【0022】また、下地上に、トンネル酸化膜と電荷蓄
積層と層間絶縁膜と制御ゲート電極とを具える不揮発性
半導体記憶装置において、前記電荷蓄積層を前記導体層
と前記絶縁膜とを交互に積層して全体で少なくとも3層
構造として形成してなることを特徴とする。
積層と層間絶縁膜と制御ゲート電極とを具える不揮発性
半導体記憶装置において、前記電荷蓄積層を前記導体層
と前記絶縁膜とを交互に積層して全体で少なくとも3層
構造として形成してなることを特徴とする。
【0023】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を複数の膜として形成してある場合に
は、これら絶縁膜は同一の材料によって形成してあるの
が良い。
は、前記絶縁膜を複数の膜として形成してある場合に
は、これら絶縁膜は同一の材料によって形成してあるの
が良い。
【0024】また、この発明の実施に当たり、好ましく
は、前記導体層を複数の層として形成してある場合に
は、これら導体層は同一の材料によって形成してあるの
が良い。
は、前記導体層を複数の層として形成してある場合に
は、これら導体層は同一の材料によって形成してあるの
が良い。
【0025】また、この発明の実施に当たり、好ましく
は、前記導体層は異なった材料によって形成してあるの
が良い。
は、前記導体層は異なった材料によって形成してあるの
が良い。
【0026】また、この発明の実施に当たり、好ましく
は、前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チ
タン酸化膜及びアルミ酸化膜の中から選ばれた1種類の
絶縁膜とするのが良い。
は、前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チ
タン酸化膜及びアルミ酸化膜の中から選ばれた1種類の
絶縁膜とするのが良い。
【0027】また、この発明の実施に当たり、好ましく
は、前記導体層をポリシリコン層、シリコン層、高融点
金属層及び高融点金属シリサイド層の中から選ばれた1
種類の導体層とするのが良い。
は、前記導体層をポリシリコン層、シリコン層、高融点
金属層及び高融点金属シリサイド層の中から選ばれた1
種類の導体層とするのが良い。
【0028】また、この発明の不揮発性半導体装置の形
成方法によれば、下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、(a)前記トンネル
酸化膜の形成後、該トンネル酸化膜上に絶縁膜用予備層
を形成する工程と、(b)その後、真空または不活性ガ
スを用いた加熱処理によって前記絶縁膜用予備層を酸化
させ、絶縁膜を形成する工程とを含むことを特徴とす
る。
成方法によれば、下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、(a)前記トンネル
酸化膜の形成後、該トンネル酸化膜上に絶縁膜用予備層
を形成する工程と、(b)その後、真空または不活性ガ
スを用いた加熱処理によって前記絶縁膜用予備層を酸化
させ、絶縁膜を形成する工程とを含むことを特徴とす
る。
【0029】また、この発明の不揮発性半導体装置の形
成方法によれば、好ましくは、(a)前記電荷蓄積層の
形成後、該電荷蓄積層上に絶縁膜用予備層を形成する工
程と、(b)その後、前記絶縁膜用予備層上に層間絶縁
膜を形成した後、真空または不活性ガスを用いた加熱処
理によって前記絶縁膜用予備層を酸化させ、絶縁膜を形
成する工程とを含むのが良い。
成方法によれば、好ましくは、(a)前記電荷蓄積層の
形成後、該電荷蓄積層上に絶縁膜用予備層を形成する工
程と、(b)その後、前記絶縁膜用予備層上に層間絶縁
膜を形成した後、真空または不活性ガスを用いた加熱処
理によって前記絶縁膜用予備層を酸化させ、絶縁膜を形
成する工程とを含むのが良い。
【0030】また、この発明の実施に当たり、好ましく
は、前記絶縁膜用予備層の材料を、チタン(Ti)及び
アルミニウム(Al)の中から選ばれた1種類の材料と
するのが良い。
は、前記絶縁膜用予備層の材料を、チタン(Ti)及び
アルミニウム(Al)の中から選ばれた1種類の材料と
するのが良い。
【0031】また、この発明の不揮発性半導体記憶装置
の形成方法において、好ましくは、(a)前記トンネル
酸化膜の形成後、該トンネル酸化膜を含む露出面に絶縁
膜用予備層を形成する工程と、(b)その後、真空また
は不活性ガスを用いた加熱処理によって前記絶縁膜用予
備層を酸化させ、絶縁膜を形成する工程と、(c)続い
て、前記絶縁膜上に導体層を形成する工程と、(d)更
に、前記導体層上に前記層間絶縁膜と制御ゲート電極と
を順次積層して形成する工程とを含むのが良い。
の形成方法において、好ましくは、(a)前記トンネル
酸化膜の形成後、該トンネル酸化膜を含む露出面に絶縁
膜用予備層を形成する工程と、(b)その後、真空また
は不活性ガスを用いた加熱処理によって前記絶縁膜用予
備層を酸化させ、絶縁膜を形成する工程と、(c)続い
て、前記絶縁膜上に導体層を形成する工程と、(d)更
に、前記導体層上に前記層間絶縁膜と制御ゲート電極と
を順次積層して形成する工程とを含むのが良い。
【0032】
【作用】上述したこの不揮発性半導体記憶装置によれ
ば、電荷蓄積層を導体層と絶縁膜とで構成してある。ま
た、このとき絶縁膜を導体層とトンネル酸化膜との間に
設けてある。また、他の実施例では絶縁膜を導体層と層
間絶縁膜との間に設けてある。
ば、電荷蓄積層を導体層と絶縁膜とで構成してある。ま
た、このとき絶縁膜を導体層とトンネル酸化膜との間に
設けてある。また、他の実施例では絶縁膜を導体層と層
間絶縁膜との間に設けてある。
【0033】この絶縁膜は、トンネル酸化膜や層間絶縁
膜よりバリヤハイト(ここで、バリヤハイトとは、導体
層のフェルミ準位とトンネル酸化膜のコンダクションバ
ンドの差をいう。)の低い材料を用いるため、従来のバ
リヤハイトの高い材料(例えばSiO2 )に比べてファ
ウラーノルドハイム電流(以下、FN電流という。)が
大きくなり、従って、従来と同じFN電流をながすため
に必要なトンネル酸化膜の電界を低く抑えることができ
る。この理由について、以下に説明する。
膜よりバリヤハイト(ここで、バリヤハイトとは、導体
層のフェルミ準位とトンネル酸化膜のコンダクションバ
ンドの差をいう。)の低い材料を用いるため、従来のバ
リヤハイトの高い材料(例えばSiO2 )に比べてファ
ウラーノルドハイム電流(以下、FN電流という。)が
大きくなり、従って、従来と同じFN電流をながすため
に必要なトンネル酸化膜の電界を低く抑えることができ
る。この理由について、以下に説明する。
【0034】FN電流の理論式(後述する)を用いてシ
リコン酸化膜とシリコン窒化膜の電界と電流密度の関係
を計算した結果を図3に示す。シリコン酸化膜のバリヤ
ハイト(Фb )は3.2eVであり、シリコン窒化膜の
バリヤハイト(Фb )は2.05eVである。仮に、バ
リヤハイトの低いシリコン窒化膜をトンネル酸化膜とし
て用いた場合、シリコン窒化膜の電界がバリヤハイトの
高いシリコン酸化膜に比べて小さくなることがわかる。
従って、この発明のように導体層とトンネル酸化膜或い
は導体層と層間絶縁膜との間にバリヤハイトの低い絶縁
膜を形成することによってシリコン酸化膜及びシリコン
窒化膜の電界の中間領域の電界を形成できると考えられ
る。よって、消去時にトンネル酸化膜の電界が低い状態
であっても消去を行えるため、トンネル酸化膜の膜質の
劣化が抑制できる。従って、デバイスとしての書き込み
回数の向上が期待できる。
リコン酸化膜とシリコン窒化膜の電界と電流密度の関係
を計算した結果を図3に示す。シリコン酸化膜のバリヤ
ハイト(Фb )は3.2eVであり、シリコン窒化膜の
バリヤハイト(Фb )は2.05eVである。仮に、バ
リヤハイトの低いシリコン窒化膜をトンネル酸化膜とし
て用いた場合、シリコン窒化膜の電界がバリヤハイトの
高いシリコン酸化膜に比べて小さくなることがわかる。
従って、この発明のように導体層とトンネル酸化膜或い
は導体層と層間絶縁膜との間にバリヤハイトの低い絶縁
膜を形成することによってシリコン酸化膜及びシリコン
窒化膜の電界の中間領域の電界を形成できると考えられ
る。よって、消去時にトンネル酸化膜の電界が低い状態
であっても消去を行えるため、トンネル酸化膜の膜質の
劣化が抑制できる。従って、デバイスとしての書き込み
回数の向上が期待できる。
【0035】また、電荷蓄積層を導体層と絶縁膜とを交
互に積層して全体で少なくとも3層構造として形成して
ある。このような構造であってもこれら複数の絶縁膜を
ダイレクトトンネリングすることにより、トンネル酸化
膜界面では電子のエネルギーは高くなり実効的にトンネ
ル酸化膜のバリヤハイトを低下させることになる。従っ
て、FN電流を流すために必要な全体としてのトンネル
酸化膜の電界を小さくできるため、消去時のトンネル酸
化膜の膜質の劣化を抑制することができる。
互に積層して全体で少なくとも3層構造として形成して
ある。このような構造であってもこれら複数の絶縁膜を
ダイレクトトンネリングすることにより、トンネル酸化
膜界面では電子のエネルギーは高くなり実効的にトンネ
ル酸化膜のバリヤハイトを低下させることになる。従っ
て、FN電流を流すために必要な全体としてのトンネル
酸化膜の電界を小さくできるため、消去時のトンネル酸
化膜の膜質の劣化を抑制することができる。
【0036】また、この発明の不揮発性半導体記憶装置
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。
【0037】その後、絶縁膜用予備層を真空または不活
性ガスを用いた加熱処理によって酸化させ、絶縁膜を形
成する。トンネル酸化膜はSiO2 膜で形成されている
ため、このSiO2 中の酸素を絶縁膜用予備層に取り込
んで絶縁膜を形成することができる。従って、従来のよ
うに特別に酸素ガスを炉内に導入する必要はなくなる。
性ガスを用いた加熱処理によって酸化させ、絶縁膜を形
成する。トンネル酸化膜はSiO2 膜で形成されている
ため、このSiO2 中の酸素を絶縁膜用予備層に取り込
んで絶縁膜を形成することができる。従って、従来のよ
うに特別に酸素ガスを炉内に導入する必要はなくなる。
【0038】一方、絶縁膜を導電層と層間絶縁膜との間
に設ける場合の形成方法は、電荷蓄積層の形成後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも従来のように酸素
ガスを用いずに層間絶縁膜中に含まれる酸素を絶縁膜用
予備層に取り込んで絶縁膜を形成することができる。
に設ける場合の形成方法は、電荷蓄積層の形成後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも従来のように酸素
ガスを用いずに層間絶縁膜中に含まれる酸素を絶縁膜用
予備層に取り込んで絶縁膜を形成することができる。
【0039】
【実施例】以下、この発明の電気的に情報の書き換えの
できる不揮発性半導体記憶装置(以下、EEPROMと
称する。)の構造を図1、図4及び図6を参照して説明
する。しかしながら、各図は、この発明が理解できる程
度に各構成成分の形状、大きさ、及び配置を概略的に示
してあるにすぎない。また、各図は、EEPROMの要
部断面構造の一部を示している。
できる不揮発性半導体記憶装置(以下、EEPROMと
称する。)の構造を図1、図4及び図6を参照して説明
する。しかしながら、各図は、この発明が理解できる程
度に各構成成分の形状、大きさ、及び配置を概略的に示
してあるにすぎない。また、各図は、EEPROMの要
部断面構造の一部を示している。
【0040】図1は、この発明の第1実施例のEEPR
OMの主要構造を示した断面図である。第1実施例は、
絶縁膜を導電層とトンネル酸化膜との間に設けた例であ
る。
OMの主要構造を示した断面図である。第1実施例は、
絶縁膜を導電層とトンネル酸化膜との間に設けた例であ
る。
【0041】先ず、第1導電型の半導体基板10として
p導電型半導体基板(以下、基板と称する。)を用い
る。この基板10上にトンネル酸化膜12、絶縁膜1
4、導体層16、層間絶縁膜18及び制御ゲート電極2
0がそれぞれ積層されている。なお、この発明の第1実
施例では、トンネル酸化膜12と層間絶縁膜18をSi
O2 膜とし、絶縁膜14を例えばチタン酸化膜とする。
このチタン酸化膜14の膜厚を、例えば1nm〜10n
m程度とする。更に、導体層16と制御ゲート電極20
の材料を例えばポリシリコンとする。
p導電型半導体基板(以下、基板と称する。)を用い
る。この基板10上にトンネル酸化膜12、絶縁膜1
4、導体層16、層間絶縁膜18及び制御ゲート電極2
0がそれぞれ積層されている。なお、この発明の第1実
施例では、トンネル酸化膜12と層間絶縁膜18をSi
O2 膜とし、絶縁膜14を例えばチタン酸化膜とする。
このチタン酸化膜14の膜厚を、例えば1nm〜10n
m程度とする。更に、導体層16と制御ゲート電極20
の材料を例えばポリシリコンとする。
【0042】更に、基板10には、第2導電型の第1不
純物領域22及び第2不純物領域24とを具えている。
この第1及び第2不純物領域22及び24は例えばひ素
(As)が注入されている。
純物領域22及び第2不純物領域24とを具えている。
この第1及び第2不純物領域22及び24は例えばひ素
(As)が注入されている。
【0043】次に、図2を参照してこの発明の第1実施
例における消去時の電子の引き抜き状況につき説明す
る。なお、図2のエネルギバンド図の構成は図1の構造
体と同一である。
例における消去時の電子の引き抜き状況につき説明す
る。なお、図2のエネルギバンド図の構成は図1の構造
体と同一である。
【0044】このエネルギバンドは、ソース領域24、
トンネル酸化膜12、チタン酸化膜14、導体層16、
層間絶縁膜18及び制御ゲート電極20とから構成され
ている。ここで、絶縁膜14は、トンネル酸化膜(Si
O2 膜)よりバリヤハイトの低いチタン酸化膜を用い
る。
トンネル酸化膜12、チタン酸化膜14、導体層16、
層間絶縁膜18及び制御ゲート電極20とから構成され
ている。ここで、絶縁膜14は、トンネル酸化膜(Si
O2 膜)よりバリヤハイトの低いチタン酸化膜を用い
る。
【0045】第1実施例のセルの消去を行うときは、上
述した従来の方法と同様にして制御ゲート電極20に負
電圧を印加し、一方、ソース領域24には、正電圧を印
加して導体層16中に蓄積されている電子26をチタン
酸化膜14とトンネル酸化膜12とを介してソース領域
24側へ放出させる。
述した従来の方法と同様にして制御ゲート電極20に負
電圧を印加し、一方、ソース領域24には、正電圧を印
加して導体層16中に蓄積されている電子26をチタン
酸化膜14とトンネル酸化膜12とを介してソース領域
24側へ放出させる。
【0046】このとき、チタン酸化膜14を導体層16
とトンネル酸化膜12の間に設けることにより、実質的
にバリヤハイトの低いチタン酸化膜14の影響を受けて
FN電流は大きくなる。その理由は、FN電流の理論式
からも理解できる。
とトンネル酸化膜12の間に設けることにより、実質的
にバリヤハイトの低いチタン酸化膜14の影響を受けて
FN電流は大きくなる。その理由は、FN電流の理論式
からも理解できる。
【0047】この理由につき以下に説明する。
【0048】一般に、高電界領域の酸化膜におけるFN
電流は、次式により与えられる。ここで、FN電流と
は、酸化膜中の電界によって導体層とトンネル酸化膜の
界面に形成されたポテンシャル障壁を通してトンネル効
果により電子がトンネル酸化膜中に注入される電流のこ
とをいう(文献II:「超LSI総合辞典」、サイエン
スフォーラム、P.699参照)。
電流は、次式により与えられる。ここで、FN電流と
は、酸化膜中の電界によって導体層とトンネル酸化膜の
界面に形成されたポテンシャル障壁を通してトンネル効
果により電子がトンネル酸化膜中に注入される電流のこ
とをいう(文献II:「超LSI総合辞典」、サイエン
スフォーラム、P.699参照)。
【0049】 J=AEOX 2 exp(−B/Eox) (1) ただし、A=q2 m/8πhφb m* B=4√(2m* )(qφb )3/2 /3qhEox で表される。ここで、φb は障壁高さ、mは自由電子質
量、m* は禁制帯中の電子の実効質量、hはプランク定
数、Eoxは例えばSiO2 膜に印加される電界及びqは
電子電荷を表す。(1)式からバリヤハイト、φb が小
さいときFN電流は大きくなる。従って、トンネル酸化
膜中の電界を低くすることができる。
量、m* は禁制帯中の電子の実効質量、hはプランク定
数、Eoxは例えばSiO2 膜に印加される電界及びqは
電子電荷を表す。(1)式からバリヤハイト、φb が小
さいときFN電流は大きくなる。従って、トンネル酸化
膜中の電界を低くすることができる。
【0050】(1)式を用いてシリコン酸化膜とシリコ
ン窒化膜の電界−電流密度特性を表したのが図3であ
る。ここでは、横軸に電界(MV/cm)を取り、縦軸
に電流密度(A/cm2 )を取って表している。
ン窒化膜の電界−電流密度特性を表したのが図3であ
る。ここでは、横軸に電界(MV/cm)を取り、縦軸
に電流密度(A/cm2 )を取って表している。
【0051】図3の曲線I及び曲線IIは、それぞれシ
リコン酸化膜及びシリコン窒化膜の曲線を表している。
このとき、シリコン酸化膜(曲線I)のバリヤハイトφ
b は3.2eVとし、シリコン窒化膜(曲線II)のバ
リヤハイトφb は2.05eVとして計算してある。
リコン酸化膜及びシリコン窒化膜の曲線を表している。
このとき、シリコン酸化膜(曲線I)のバリヤハイトφ
b は3.2eVとし、シリコン窒化膜(曲線II)のバ
リヤハイトφb は2.05eVとして計算してある。
【0052】この図3からも理解できるように、シリコ
ン酸化膜よりもバリヤハイトの低いシリコン窒化膜のほ
うが同一電流を流すときの電界は小さくなる。従って、
このシリコン酸化膜とバリヤハイトの低いシリコン窒化
膜を積層させることによりシリコン酸化膜(曲線I)と
シリコン窒化膜(曲線II)の電界の中間の領域に電界
をもってくることができると考えられる。
ン酸化膜よりもバリヤハイトの低いシリコン窒化膜のほ
うが同一電流を流すときの電界は小さくなる。従って、
このシリコン酸化膜とバリヤハイトの低いシリコン窒化
膜を積層させることによりシリコン酸化膜(曲線I)と
シリコン窒化膜(曲線II)の電界の中間の領域に電界
をもってくることができると考えられる。
【0053】上述した理由から、この発明の実施例のよ
うにシリコン酸化膜とバリヤハイトの低いチタン酸化膜
を組み合わせても電界を低くできると考えられる。従っ
て、トンネル酸化膜12中のFN電流が流れるのに必要
なトンネル酸化膜12の電界も低く抑えることができ
る。
うにシリコン酸化膜とバリヤハイトの低いチタン酸化膜
を組み合わせても電界を低くできると考えられる。従っ
て、トンネル酸化膜12中のFN電流が流れるのに必要
なトンネル酸化膜12の電界も低く抑えることができ
る。
【0054】従って、トンネル酸化膜12の劣化を抑制
し、デバイスの書き換え回数の向上も期待できる。ま
た、導体層16中の電荷の保持は、最も高いバリヤハイ
トを有するトンネル酸化膜12で決まるため、電荷保持
特性は従来の構造に比べて低下しないという利点もあ
る。
し、デバイスの書き換え回数の向上も期待できる。ま
た、導体層16中の電荷の保持は、最も高いバリヤハイ
トを有するトンネル酸化膜12で決まるため、電荷保持
特性は従来の構造に比べて低下しないという利点もあ
る。
【0055】次に、図4を参照して第2実施例のEEP
ROMの構造につき説明する。
ROMの構造につき説明する。
【0056】この第2実施例のEEPROMの構造は、
絶縁膜14を導電層16と層間絶縁膜18との間に設け
た点が第1実施例と異なっている。その他の構造は第1
実施例と同一であるから説明を省略する。
絶縁膜14を導電層16と層間絶縁膜18との間に設け
た点が第1実施例と異なっている。その他の構造は第1
実施例と同一であるから説明を省略する。
【0057】次に、図5を参照してメモリセルの消去時
の電子の制御ゲート電極側への放出状況につき説明す
る。尚、図5のエネルギバンド図の構成は、図4の構造
体と同一である。
の電子の制御ゲート電極側への放出状況につき説明す
る。尚、図5のエネルギバンド図の構成は、図4の構造
体と同一である。
【0058】第2実施例では、制御ゲート電極20に正
電圧を印加して消去を行う。この場合もバリヤハイトの
低い絶縁膜14が導体層16と層間絶縁膜18の間にあ
るため、第1実施例のときと同じ理由によって層間絶縁
膜を低い電界にしてもFN電流は制御ゲート電極20側
へ流れる。従って、制御ゲート電極20と導体層16間
の層間絶縁膜18の電界を低くすることができるため、
層間絶縁膜18の劣化は抑制される。
電圧を印加して消去を行う。この場合もバリヤハイトの
低い絶縁膜14が導体層16と層間絶縁膜18の間にあ
るため、第1実施例のときと同じ理由によって層間絶縁
膜を低い電界にしてもFN電流は制御ゲート電極20側
へ流れる。従って、制御ゲート電極20と導体層16間
の層間絶縁膜18の電界を低くすることができるため、
層間絶縁膜18の劣化は抑制される。
【0059】次に、この発明の第3実施例のEEPRO
Mの構造を図6を参照して説明する。
Mの構造を図6を参照して説明する。
【0060】第3実施例の構造は、基板10上に先ずト
ンネル酸化膜12を具えてある。このトンネル酸化膜1
2上に導体層19と絶縁膜15とを交互に積層して全体
で少なくとも3層構造とし、電荷蓄積層27を形成して
ある。
ンネル酸化膜12を具えてある。このトンネル酸化膜1
2上に導体層19と絶縁膜15とを交互に積層して全体
で少なくとも3層構造とし、電荷蓄積層27を形成して
ある。
【0061】図6は、3層構造積層膜の上に導体層16
を設けてあるが、3層構造を複数個設けて全体で電荷蓄
積層構造としても良い。また、第3実施例に用いるトン
ネル酸化膜12、導体層19、層間絶縁膜18及び制御
ゲート電極20の材料は第1実施例と同様の材料を用い
る。
を設けてあるが、3層構造を複数個設けて全体で電荷蓄
積層構造としても良い。また、第3実施例に用いるトン
ネル酸化膜12、導体層19、層間絶縁膜18及び制御
ゲート電極20の材料は第1実施例と同様の材料を用い
る。
【0062】また、導体層上に層間絶縁膜18と制御ゲ
ート電極20とを積層させてある。
ート電極20とを積層させてある。
【0063】図6のEEPROM構造をエネルギバンド
図として示したのが図7の(A)及び(B)である。
図として示したのが図7の(A)及び(B)である。
【0064】図7の(A)及び(B)は、消去時に導体
層16中に蓄積されている電子26をソース領域24側
或は制御ゲート電極20側へ放出させるときの状況を示
している。なお、導体層16中の電子26をソース領域
24に引く抜くときは、制御ゲート電極20側に負電
圧、ソース領域24に正電圧を印加して行う。また、制
御ゲート電極20側に電子を引く抜くときは、制御ゲー
ト電極20側に正電圧、ソース領域24側に負電圧を印
加して行う。尚、導体層19と絶縁膜15の膜厚をそれ
ぞれ1nm〜5nm程度とし、3層構造以上として形成
するのが良い。
層16中に蓄積されている電子26をソース領域24側
或は制御ゲート電極20側へ放出させるときの状況を示
している。なお、導体層16中の電子26をソース領域
24に引く抜くときは、制御ゲート電極20側に負電
圧、ソース領域24に正電圧を印加して行う。また、制
御ゲート電極20側に電子を引く抜くときは、制御ゲー
ト電極20側に正電圧、ソース領域24側に負電圧を印
加して行う。尚、導体層19と絶縁膜15の膜厚をそれ
ぞれ1nm〜5nm程度とし、3層構造以上として形成
するのが良い。
【0065】図7から理解できるように、電荷蓄積層2
7を導体層19と絶縁膜15とを交互に積層することに
よっても消去時の電子の放出効率は向上する。この理由
は、複数の絶縁膜をダイレクトトンネリングすることに
より、トンネル酸化膜界面では電子のエネルギーが高く
なり実効的にトンネル酸化膜のバリヤハイトを低下させ
ることになるためである。従って、上述したと同じ理由
によって電荷蓄積層27とトンネル酸化膜12の電界を
低くできるため、この場合も消去時によるトンネル酸化
膜12の劣化が抑制される。また、複数の導体層19と
絶縁膜15を積層して形成することによって、導体層を
新たに設けなくても導体層19中に電荷を保持すること
ができるという利点もある。
7を導体層19と絶縁膜15とを交互に積層することに
よっても消去時の電子の放出効率は向上する。この理由
は、複数の絶縁膜をダイレクトトンネリングすることに
より、トンネル酸化膜界面では電子のエネルギーが高く
なり実効的にトンネル酸化膜のバリヤハイトを低下させ
ることになるためである。従って、上述したと同じ理由
によって電荷蓄積層27とトンネル酸化膜12の電界を
低くできるため、この場合も消去時によるトンネル酸化
膜12の劣化が抑制される。また、複数の導体層19と
絶縁膜15を積層して形成することによって、導体層を
新たに設けなくても導体層19中に電荷を保持すること
ができるという利点もある。
【0066】このとき導体層19の材料として、ポリシ
リコン、シリコン、高融点金属及び高融点金属シリサイ
ドの中から選ばれた1種類の材料を用いると良い。ま
た、絶縁膜15として、第1及び第2実施例のときと同
様にシリコン酸化膜、シリコン窒化膜、タンタル酸化
膜、チタン酸化膜及びアルミ酸化膜の中から選ばれた1
種類の絶縁膜を用いれば良い。
リコン、シリコン、高融点金属及び高融点金属シリサイ
ドの中から選ばれた1種類の材料を用いると良い。ま
た、絶縁膜15として、第1及び第2実施例のときと同
様にシリコン酸化膜、シリコン窒化膜、タンタル酸化
膜、チタン酸化膜及びアルミ酸化膜の中から選ばれた1
種類の絶縁膜を用いれば良い。
【0067】次に、図8の(A)、(B)及び(C)と
図9の(A)及び(B)を参照して第1実施例の形成方
法につき説明する。なお、各図は、図1の第1実施例の
断面構造の中央部を垂直に切断したときの断面を描いて
ある。
図9の(A)及び(B)を参照して第1実施例の形成方
法につき説明する。なお、各図は、図1の第1実施例の
断面構造の中央部を垂直に切断したときの断面を描いて
ある。
【0068】基板10上にフィールド酸化膜30を形成
するまでの工程については、一般にLOCOS分離法と
して文献IIIに開示されているため、詳細な説明を省
略する(文献III:「最新LSIプロセス技術」、工
業調査会編、1983年、P.74参照)。
するまでの工程については、一般にLOCOS分離法と
して文献IIIに開示されているため、詳細な説明を省
略する(文献III:「最新LSIプロセス技術」、工
業調査会編、1983年、P.74参照)。
【0069】従って、ここでは、基板10上にフィール
ド酸化膜30が形成された後の工程につき説明する。な
お、フィ−ルド酸化膜30の膜厚を例えば100nm〜
1000nmとする。
ド酸化膜30が形成された後の工程につき説明する。な
お、フィ−ルド酸化膜30の膜厚を例えば100nm〜
1000nmとする。
【0070】次に、フィールド酸化膜30を含む基板1
0の露出面に、例えば熱酸化法やCVD法を用いてトン
ネル酸化膜12を形成する(図8の(A))。このとき
のトンネル酸化膜の材料をしてSiO2 を用いて膜厚を
例えば3〜20nm程度とする。
0の露出面に、例えば熱酸化法やCVD法を用いてトン
ネル酸化膜12を形成する(図8の(A))。このとき
のトンネル酸化膜の材料をしてSiO2 を用いて膜厚を
例えば3〜20nm程度とする。
【0071】次に、図8の(A)の構造体の露出面にC
VD法、スパッタ法またはEB蒸着法等を用いてチタン
層13を形成する(図8の(B))。このときのチタン
層13の膜厚を1nm〜5nm程度とする。その後、真
空または不活性ガス(例えば窒素ガス)を用いた加熱処
理を行うことによってチタン酸化膜14を形成する(図
8の(C))。
VD法、スパッタ法またはEB蒸着法等を用いてチタン
層13を形成する(図8の(B))。このときのチタン
層13の膜厚を1nm〜5nm程度とする。その後、真
空または不活性ガス(例えば窒素ガス)を用いた加熱処
理を行うことによってチタン酸化膜14を形成する(図
8の(C))。
【0072】この発明では、従来のように酸素ガスを使
用せず、トンネル酸化膜(SiO2膜)12やフィール
ド酸化膜(SiO2 膜)30に含有する酸素を取り込ん
でチタン酸化膜14を形成する工程に特徴がある。
用せず、トンネル酸化膜(SiO2膜)12やフィール
ド酸化膜(SiO2 膜)30に含有する酸素を取り込ん
でチタン酸化膜14を形成する工程に特徴がある。
【0073】次に、CVD法により例えばモノシラン
(SiH4 )ガスを用いた加熱処理によってチタン酸化
膜14上にポリシリコン層を形成する(図示せず)。そ
の後、ホトリソグラフィ法を用いてポリシリコン層をパ
タ−ニングし、導体層16を形成する(図9の
(A))。
(SiH4 )ガスを用いた加熱処理によってチタン酸化
膜14上にポリシリコン層を形成する(図示せず)。そ
の後、ホトリソグラフィ法を用いてポリシリコン層をパ
タ−ニングし、導体層16を形成する(図9の
(A))。
【0074】次に、CVD法により、導体層16の露出
面に層間絶縁膜18を形成する。この層間絶縁膜の材料
を、例えばSiO2 とする。
面に層間絶縁膜18を形成する。この層間絶縁膜の材料
を、例えばSiO2 とする。
【0075】次に、CVD法により例えばモノシラン
(SiH4 )ガスを用いた加熱処理によって層間絶縁膜
18上にポリシリコン層を形成した後、ホトリソグラフ
ィ法を用いてポリシリコン層(図示せず)をパターニン
グし、制御ゲート電極20を形成する(図9の
(B))。その後、基板10上に形成されたトンネル酸
化膜12、チタン酸化膜14、導体層16、層間絶縁膜
18及び制御ゲート電極20部分をマスクして例えばひ
素(As)などを用いて基板10の表面にイオン注入す
る。このようにして基板10の表面にソース領域及びド
レイン領域を形成する(図示せず)。
(SiH4 )ガスを用いた加熱処理によって層間絶縁膜
18上にポリシリコン層を形成した後、ホトリソグラフ
ィ法を用いてポリシリコン層(図示せず)をパターニン
グし、制御ゲート電極20を形成する(図9の
(B))。その後、基板10上に形成されたトンネル酸
化膜12、チタン酸化膜14、導体層16、層間絶縁膜
18及び制御ゲート電極20部分をマスクして例えばひ
素(As)などを用いて基板10の表面にイオン注入す
る。このようにして基板10の表面にソース領域及びド
レイン領域を形成する(図示せず)。
【0076】上述した工程を経てこの発明の第1実施例
のEEPROMの主要部が形成される。
のEEPROMの主要部が形成される。
【0077】また、この発明の第2実施例の形成方法で
は、導体層16上に図8の(B)の形成方法と同様にし
てチタン層13を形成した後、チタン層13上に例えば
CVD法を用いて層間絶縁膜(SiO2 膜)18を形成
する。その後、真空または不活性ガスを用いた加熱処理
を行うことによってチタン層13は層間絶縁膜18中に
含有する酸素を取り込んでチタン酸化膜を形成する。
は、導体層16上に図8の(B)の形成方法と同様にし
てチタン層13を形成した後、チタン層13上に例えば
CVD法を用いて層間絶縁膜(SiO2 膜)18を形成
する。その後、真空または不活性ガスを用いた加熱処理
を行うことによってチタン層13は層間絶縁膜18中に
含有する酸素を取り込んでチタン酸化膜を形成する。
【0078】また、この発明の第1及び第2実施例で
は、導体層の材料としてポリシリコンを用いたが、何ら
この材料に限定されるものではなく、例えばシリコン
(Si)、高融点金属及び高融点金属シリサイドの中か
ら選ばれた1種類の材料を用いても良い。
は、導体層の材料としてポリシリコンを用いたが、何ら
この材料に限定されるものではなく、例えばシリコン
(Si)、高融点金属及び高融点金属シリサイドの中か
ら選ばれた1種類の材料を用いても良い。
【0079】また、第1及び第2実施例の絶縁膜にチタ
ン酸化膜を用いたが、何らこの酸化膜に限定されるもの
ではなく、例えばシリコン窒化膜、タンタル酸化膜、ア
ルミ酸化膜の中から選ばれた1種類の酸化膜をもちいて
も良い。
ン酸化膜を用いたが、何らこの酸化膜に限定されるもの
ではなく、例えばシリコン窒化膜、タンタル酸化膜、ア
ルミ酸化膜の中から選ばれた1種類の酸化膜をもちいて
も良い。
【0080】
【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性半導体記憶装置の構造によれば、電荷
蓄積層を導体層と絶縁膜とで構成してある。また、この
とき絶縁膜を導体層とトンネル酸化膜との間に設けてあ
る。また、他の実施例では、絶縁膜を導体層と層間絶縁
膜との間に設けてある。
の発明の不揮発性半導体記憶装置の構造によれば、電荷
蓄積層を導体層と絶縁膜とで構成してある。また、この
とき絶縁膜を導体層とトンネル酸化膜との間に設けてあ
る。また、他の実施例では、絶縁膜を導体層と層間絶縁
膜との間に設けてある。
【0081】この絶縁膜は、トンネル酸化膜や層間絶縁
膜の材料よりもバリヤハイトの低い材料を用いているた
め、従来のトンネル酸化膜(SiO2 膜)や層間絶縁膜
(SiO2 膜)単体のものに比べてFN電流を大きくで
きる。従って、トンネル酸化膜の電界を低く抑えること
ができるため、消去時のトンネル酸化膜の劣化を抑制で
きる。従って、デバイスの書き換え回数を著しく向上す
ることが期待できる。
膜の材料よりもバリヤハイトの低い材料を用いているた
め、従来のトンネル酸化膜(SiO2 膜)や層間絶縁膜
(SiO2 膜)単体のものに比べてFN電流を大きくで
きる。従って、トンネル酸化膜の電界を低く抑えること
ができるため、消去時のトンネル酸化膜の劣化を抑制で
きる。従って、デバイスの書き換え回数を著しく向上す
ることが期待できる。
【0082】また、電荷蓄積層を導体層と絶縁膜を相互
に積層して全体で少なくとも3層として形成してある。
このような2種類の異なった材料で絶縁膜と導体層とを
形成した場合でもFN電流は、絶縁膜をダイレクトトン
ネリングすることによってトンネル酸化膜界面が電子の
エネルギが高くなり、実効的にトンネル酸化膜のバリヤ
ハイトは低下する。従って、トンネル酸化膜の電界も低
くできるため、消去時のトンネル酸化膜の劣化は抑制さ
れる。
に積層して全体で少なくとも3層として形成してある。
このような2種類の異なった材料で絶縁膜と導体層とを
形成した場合でもFN電流は、絶縁膜をダイレクトトン
ネリングすることによってトンネル酸化膜界面が電子の
エネルギが高くなり、実効的にトンネル酸化膜のバリヤ
ハイトは低下する。従って、トンネル酸化膜の電界も低
くできるため、消去時のトンネル酸化膜の劣化は抑制さ
れる。
【0083】また、この発明の不揮発性半導体記憶装置
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。その後、
真空または不活性ガスを用いた加熱処理によって絶縁膜
用予備層を酸化させて絶縁膜を形成する。この絶縁膜の
形成では、従来のように酸素ガスを用いずにトンネル酸
化膜中の酸素を取り込んで絶縁膜を形成する。従って、
工程の簡略化を図ることができる。
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。その後、
真空または不活性ガスを用いた加熱処理によって絶縁膜
用予備層を酸化させて絶縁膜を形成する。この絶縁膜の
形成では、従来のように酸素ガスを用いずにトンネル酸
化膜中の酸素を取り込んで絶縁膜を形成する。従って、
工程の簡略化を図ることができる。
【0084】また、絶縁膜を導電層と層間絶縁膜との間
に設ける方法においても電荷蓄積層を形成した後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも層間絶縁膜中に含
まれる酸素を取り込んで絶縁膜を形成することができ
る。
に設ける方法においても電荷蓄積層を形成した後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも層間絶縁膜中に含
まれる酸素を取り込んで絶縁膜を形成することができ
る。
【図1】この発明の第1実施例のEEPROM構造の要
部断面図である。
部断面図である。
【図2】この発明の第1実施例の消去時のエネルギバン
ド図である。
ド図である。
【図3】理論値から求めたシリコン酸化膜とシリコン窒
化膜の電流密度と電界特性曲線図である。
化膜の電流密度と電界特性曲線図である。
【図4】この発明の第2実施例のEEPROM構造の要
部断面図である。
部断面図である。
【図5】この発明の第2実施例の消去時のエネルギバン
ド図である。
ド図である。
【図6】この発明の第3実施例のEEPROM構造の要
部断面図である。
部断面図である。
【図7】(A)〜(B)は、この発明の第3実施例の消
去時のエネルギバンド図である。
去時のエネルギバンド図である。
【図8】(A)〜(C)は、この発明の第1実施例の形
成方法を説明するために供する工程図である。
成方法を説明するために供する工程図である。
【図9】(A)〜(B)は、図8に続く、この発明の第
1実施例の形成方法を説明するために供する工程図であ
る。
1実施例の形成方法を説明するために供する工程図であ
る。
【図10】従来のEEPROM構造の要部断面図であ
る。
る。
【図11】従来のEEPROM構造の消去時のエネルギ
バンド図である。
バンド図である。
10:p導電型半導体基板 12:トンネル酸化膜 13:チタン層 14:チタン酸化膜(絶縁膜) 15:絶縁膜 16:導体層 17、27:電荷蓄積層 18:層間絶縁膜 19:導体層 20:制御ゲート電極 22:ドレイン領域 24:ソース領域 26、73:電子 30:フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/02
Claims (13)
- 【請求項1】 下地上に、トンネル酸化膜と電荷蓄積層
と層間絶縁膜と制御ゲート電極とを具える不揮発性半導
体記憶装置において、 前記電荷蓄積層を導体層と絶縁膜とで構成したことを特
徴とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を前記導電層と前記トンネル酸化膜との間に
設けてなることを特徴とする不揮発性半導体記憶装置。 - 【請求項3】 請求項1に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を前記導電層と前記層間絶縁膜との間に設け
てなることを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 下地上に、トンネル酸化膜と電荷蓄積層
と層間絶縁膜と制御ゲート電極とを具える不揮発性半導
体記憶装置において、 前記電荷蓄積層を前記導体層と前記絶縁膜とを交互に積
層して全体で少なくとも3層構造として形成してなるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項5】 請求項4に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を複数の膜として形成してある場合には、こ
れら絶縁膜は同一の材料によって形成してあることを特
徴とする不揮発性半導体記憶装置。 - 【請求項6】 請求項4に記載の不揮発性半導体記憶装
置において、 前記導体層を複数の膜として形成してある場合には、こ
れら導体層は同一の材料によって形成してあることを特
徴とする不揮発性半導体記憶装置。 - 【請求項7】 請求項4に記載の不揮発性半導体記憶装
置において、 前記導体層を複数の膜として形成してある場合には、こ
れら導体層は異なった材料によって形成してあることを
特徴とする不揮発性半導体記憶装置。 - 【請求項8】 請求項1に記載の不揮発性半導体記憶装
置において、 前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チタン
酸化膜及びアルミ酸化膜の中から選ばれた1種類の絶縁
膜とすることを特徴とする不揮発性半導体装置。 - 【請求項9】 請求項1または請求項4に記載の不揮発
性半導体記憶装置において、 前記導体層をポリシリコン層、シリコン層、高融点金属
層及び高融点金属シリサイド層の中から選ばれた1種類
の導体層とすることを特徴とする不揮発性半導体装置。 - 【請求項10】 下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、 (a)前記トンネル酸化膜の形成後、該トンネル酸化膜
上に絶縁膜用予備層を形成する工程と、 (b)その後、真空または不活性ガスを用いた加熱処理
によって前記絶縁膜用予備層を酸化させ、絶縁膜を形成
する工程とを含むことを特徴とする不揮発性半導体記憶
装置の形成方法。 - 【請求項11】 請求項10に記載の不揮発性半導体記
憶装置を形成するに当たり、 (a)前記電荷蓄積層の形成後、該電荷蓄積層上に絶縁
膜用予備層を形成する工程と、 (b)その後、前記絶縁膜用予備層上に層間絶縁膜を形
成した後、真空または不活性ガスを用いた加熱処理によ
って前記絶縁膜用予備層を酸化させ、絶縁膜を形成する
工程とを含むことを特徴とする不揮発性半導体記憶装置
の形成方法。 - 【請求項12】 請求項10または請求項11の(a)
工程に記載の前記絶縁膜用予備層の材料を、チタン(T
i)及びアルミニウム(Al)の中から選ばれた1種類
の材料とすることを特徴とする不揮発性半導体記憶装置
の形成方法。 - 【請求項13】 請求項10に記載の不揮発性半導体記
憶装置を形成するに当たり、 (a)前記トンネル酸化膜の形成後、該トンネル酸化膜
を含む露出面に絶縁膜用予備層を形成する工程と、 (b)その後、真空または不活性ガスを用いた加熱処理
によって前記絶縁膜用予備層を酸化させ、絶縁膜を形成
する工程と、 (c)続いて、前記絶縁膜上に導体層を形成する工程
と、 (d)更に、前記導体層上に前記層間絶縁膜と制御ゲー
ト電極とを順次積層して形成する工程とを含むことを特
徴とする不揮発性半導体記憶装置の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19862493A JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19862493A JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0758225A true JPH0758225A (ja) | 1995-03-03 |
Family
ID=16394300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19862493A Withdrawn JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758225A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
JP2008160116A (ja) * | 2006-12-21 | 2008-07-10 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその製造方法 |
JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー, インク. | 斬新な低電力不揮発性メモリおよびゲートスタック |
WO2009001733A1 (en) * | 2007-06-25 | 2008-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-08-10 JP JP19862493A patent/JPH0758225A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
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WO2009001733A1 (en) * | 2007-06-25 | 2008-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2009033118A (ja) * | 2007-06-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8319269B2 (en) | 2007-06-25 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a memory element |
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