JPH0757402A - Block identification signal processor - Google Patents
Block identification signal processorInfo
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- JPH0757402A JPH0757402A JP5222096A JP22209693A JPH0757402A JP H0757402 A JPH0757402 A JP H0757402A JP 5222096 A JP5222096 A JP 5222096A JP 22209693 A JP22209693 A JP 22209693A JP H0757402 A JPH0757402 A JP H0757402A
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- block
- signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、ディジタル信号群が
所定単位のブロックに分けられ、各ブロックごとにブロ
ックの並びに対応したブロック識別信号と同期信号とが
付加されることにより各ブロックに対応したシンクブロ
ックが構成され、一定の規則に従って上記ブロックの並
びと異なった順序で各シンクブロックが順次記憶されて
いる記憶媒体に対する再生装置に設けられたブロック識
別信号処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention corresponds to each block by dividing a digital signal group into blocks of a predetermined unit and adding a block identification signal and a synchronizing signal corresponding to the arrangement of blocks to each block. The present invention relates to a block identification signal processing device provided in a reproducing device for a storage medium in which sync blocks are formed and each sync block is sequentially stored in an order different from the above-mentioned arrangement of blocks according to a certain rule.
【0002】[0002]
【従来の技術】映像信号をディジタル符号化して記録す
るディジタルVTRでは、一般に図5に示すようなシン
クブロック単位で、ディジタル映像信号が磁気テープに
記録される。1つのシンクブロックは、同期信号、ブロ
ック識別信号(以下、アドレス信号という。)、記録対
象となるディジタル映像信号およびディジタル映像信号
に対する誤り訂正符号からなる。再生時には、同期信号
が検出されることによりシンクブロック毎の同期がとら
れ、アドレス信号にしたがってディジタル映像信号の処
理が行われる。2. Description of the Related Art In a digital VTR that digitally encodes and records a video signal, the digital video signal is generally recorded on a magnetic tape in sync block units as shown in FIG. One sync block includes a sync signal, a block identification signal (hereinafter referred to as an address signal), a digital video signal to be recorded, and an error correction code for the digital video signal. During reproduction, the sync signal is detected to synchronize the sync blocks, and the digital video signal is processed according to the address signal.
【0003】このようなディジタルVTRでは、映像信
号データが、1画面の中のどの位置のデータであるかを
アドレス信号によって判別している。したがって、再生
時において、読み取られたアドレス信号に誤りが生じる
と、映像が正常に再生できなくなる。In such a digital VTR, the position of the video signal data in one screen is determined by the address signal. Therefore, when an error occurs in the read address signal during reproduction, the image cannot be reproduced normally.
【0004】そこで、再生時において、読み取られたア
ドレス信号に誤りがある場合には、1つ前のシンクブロ
ックから得られたアドレス信号に1を加算した値を割り
当てるようにしたものがある(特開昭58−9908号
公報(国際分類 H04N5/92)参照)。Therefore, in the case of an error in the read address signal at the time of reproduction, there is a method in which a value obtained by adding 1 to the address signal obtained from the immediately preceding sync block is assigned (special feature). JP-A-58-9908 (see International Classification H04N5 / 92)).
【0005】この従来装置について、図6〜図8を用い
て説明する。This conventional device will be described with reference to FIGS.
【0006】回転ヘッドの1スキャン、すなわち1トラ
ック中には、たとえば図6に示すように、N個のシンク
ブロック0〜(N−1)のデータが記録されている。図
8(a)〜(c)における0〜(N−1)は、1トラッ
ク内のシンクブロック0〜(N−1)に対応するアドレ
ス信号を示している。各アドレス信号0〜(N−1)に
は、各アドレス信号に対する誤り検査符号が付加されて
いる。In one scan of the rotary head, that is, in one track, data of N sync blocks 0 to (N-1) is recorded, for example, as shown in FIG. 0 to (N-1) in FIGS. 8A to 8C indicate address signals corresponding to sync blocks 0 to (N-1) in one track. An error check code for each address signal is added to each address signal 0- (N-1).
【0007】図7は、ディジタルVTRにおけるアドレ
ス信号の処理回路である。この処理回路は、1トラック
中に記録されたアドレス信号の保護を行うものである。
再生信号はアドレス識別判定回路11に送られ、同期信
号検出時にアドレス信号の抽出および各アドレス信号に
対する誤り検査符号に基づく誤り検出が行われる。図8
(a)は、アドレス識別判定回路11によって抽出され
たアドレス信号とアドレス信号の誤りが検出された箇所
(斜線部)とを示している。FIG. 7 shows an address signal processing circuit in a digital VTR. This processing circuit protects the address signal recorded in one track.
The reproduced signal is sent to the address identification determination circuit 11, and when the sync signal is detected, the address signal is extracted and the error detection is performed based on the error check code for each address signal. Figure 8
(A) shows an address signal extracted by the address identification determination circuit 11 and a portion (hatched portion) where an error of the address signal is detected.
【0008】アドレス識別判定回路11によって抽出さ
れたアドレス信号に誤りがないときには、そのアドレス
信号は切替スイッチ12を介して、正規のアドレス信号
として出力されるとともに予測回路13にも送られる。
図8(c)は、スイッチ12を介して出力されるアドレ
ス信号を示している。When the address signal extracted by the address identification determination circuit 11 has no error, the address signal is output as a normal address signal via the changeover switch 12 and is also sent to the prediction circuit 13.
FIG. 8C shows an address signal output via the switch 12.
【0009】予測回路13では、切替スイッチ12を介
して送られてきたアドレス信号から次のシンクブロック
のアドレス信号の予測信号を作成する。この場合、アド
レス識別判定回路11から抽出されるべきアドレス信号
は、0〜(N−1)まで1つずつ単純に増加するので、
予測回路13は入力したアドレス信号に1を加えること
により次のシンクブロックに対するアドレス信号の予測
信号を作成している。図8(b)は、予測回路13によ
って作成された予測信号を示している。The prediction circuit 13 creates a prediction signal for the address signal of the next sync block from the address signal sent through the changeover switch 12. In this case, the address signal to be extracted from the address identification determination circuit 11 simply increases by 1 from 0 to (N-1).
The prediction circuit 13 adds 1 to the input address signal to create a prediction signal of the address signal for the next sync block. FIG. 8B shows the prediction signal created by the prediction circuit 13.
【0010】そして、アドレス識別判定回路11によっ
てアドレス信号の誤りが検出されたときには、切替スイ
ッチ12が予測回路13の出力を選択するように切り換
えられ、予測回路13からの予測信号が正規のアドレス
信号として出力される。When the address identification determination circuit 11 detects an error in the address signal, the changeover switch 12 is switched to select the output of the prediction circuit 13, and the prediction signal from the prediction circuit 13 is a normal address signal. Is output as.
【0011】つまり、アドレス信号の誤りが発生したと
きには、予測回路13の予測信号をアドレス信号とする
という方法で、アドレス信号の保護を行っている。That is, when an error occurs in the address signal, the prediction signal of the prediction circuit 13 is used as the address signal to protect the address signal.
【0012】[0012]
【発明が解決しようとする課題】ところで、1画面のデ
ィジタル映像信号を磁気テープに記録する場合、テープ
のキズ等のダメージが、1画面内の同じ部分に集中しな
いようにするために、次のような記録方法が開発されて
いる。When a digital video signal of one screen is recorded on a magnetic tape, in order to prevent damage such as scratches on the tape from concentrating on the same part of one screen, Such recording methods have been developed.
【0013】すなわち、1トラック分のシンクブロック
を、複数の大ブロックに分ける。たとえば、図3に示す
ように、1トラック分のシンクブロックをディジタル映
像信号の誤りを検査する単位ごとに3つのブロック(訂
正ブロック)MB0、MB1、MB2に分ける。各訂正
ブロックMB0、MB1、MB2内のシンクブロック
を、0〜3の訂正ブロック番号と、0〜(N−1)のシ
ンクブロック番号とを用いて表す。すなわち、訂正ブロ
ックMB0内のN個のシンクブロックを、00〜0(N
−1)で表す。訂正ブロックMB1内のN個のシンクブ
ロックを10〜1(N−1)で表す。訂正ブロックMB
2内のN個のシンクブロックを20〜2(N−1)で表
す。That is, the sync block for one track is divided into a plurality of large blocks. For example, as shown in FIG. 3, the sync block for one track is divided into three blocks (correction blocks) MB0, MB1, and MB2 for each unit for inspecting the error of the digital video signal. The sync blocks in each of the correction blocks MB0, MB1, and MB2 are represented by using correction block numbers 0 to 3 and sync block numbers 0 to (N-1). That is, the N sync blocks in the correction block MB0 are represented by 00-0 (N
It is represented by -1). The N sync blocks in the correction block MB1 are represented by 10 to 1 (N-1). Correction block MB
The N sync blocks in 2 are represented by 20 to 2 (N-1).
【0014】これらのシンクブロックの元の配列は、訂
正ブロックMB0内のシンクブロック00、01…0
(N−1)、訂正ブロックMB1内のシンクブロック1
0、11…1(N−1)、訂正ブロックMB2内のシン
クブロック20、21…2(N−1)の順番である。こ
のような1トラック分のシンクブロックを、図4に示す
ように、訂正ブロックMB0、MB1、MB2間のシャ
フリングを行って1本のトラックに順次記録する。The original array of these sync blocks is the sync blocks 00, 01 ... 0 in the correction block MB0.
(N-1), sync block 1 in correction block MB1
0, 11 ... 1 (N-1) and sync blocks 20, 21 ... 2 (N-1) in the correction block MB2. As shown in FIG. 4, such sync blocks for one track are shuffled between the correction blocks MB0, MB1, and MB2 and sequentially recorded on one track.
【0015】このような記録方法を採用した場合には、
再生されるディジタル映像信号データに付加されている
アドレス信号は単純に増加しない。このため、図7に示
した従来のアドレス信号の処理回路のように、予測回路
を用いてアドレス信号を保護しようとする場合、予測回
路は1つ前のシンクブロックのアドレス信号に1を加算
して予測信号を作成するといつた単純なものを用いるこ
とができない。このため、予測回路の構成が複雑にな
り、回路規模が増大する。When such a recording method is adopted,
The address signal added to the reproduced digital video signal data does not simply increase. Therefore, when the prediction circuit is used to protect the address signal like the conventional address signal processing circuit shown in FIG. 7, the prediction circuit adds 1 to the address signal of the immediately preceding sync block. When a prediction signal is created by using such a predictive signal, a simple one cannot be used. Therefore, the structure of the prediction circuit becomes complicated and the circuit scale increases.
【0016】この発明は、ディジタル信号群が所定単位
のブロックに分けられ、各ブロックごとにブロックの並
びに対応したブロック識別信号と同期信号とが付加され
ることにより各ブロックに対応したシンクブロックが構
成され、一定の規則に従って上記ブロックの並びと異な
った順序で各シンクブロックが順次記憶されている記憶
媒体に対する再生装置に設けられるブロック識別信号処
理装置であって、再生時にブロック識別信号の誤りが検
出されたときに再生ブロック識別信号として使用する予
測信号を作成するための回路の構成が極めて簡単なブロ
ック識別信号処理回路を提供することを目的とする。According to the present invention, a digital signal group is divided into blocks of a predetermined unit, and a block identification signal and a synchronization signal corresponding to the arrangement of blocks are added to each block to form a sync block corresponding to each block. A block identification signal processing device provided in a reproduction device for a storage medium in which each sync block is sequentially stored in a different order from the above-mentioned block arrangement according to a certain rule, and an error of the block identification signal is detected during reproduction. It is an object of the present invention to provide a block identification signal processing circuit having an extremely simple circuit configuration for creating a prediction signal to be used as a reproduction block identification signal when being processed.
【0017】[0017]
【課題を解決するための手段】この発明によるブロック
識別信号処理装置は、ディジタル信号群が所定単位のブ
ロックに分けられ、各ブロックごとにブロックの並びに
対応したブロック識別信号と同期信号とが付加されるこ
とにより各ブロックに対応したシンクブロックが構成さ
れ、一定の規則に従って上記ブロックの並びと異なった
順序で各シンクブロックが順次記憶されている記憶媒体
に対する再生装置に設けられたブロック識別信号処理装
置であって、再生されたシンクブロックのブロック識別
信号を、再生された順番に変化量が一定となる仮想ブロ
ック識別信号に変換する第1変換手段、再生されたシン
クブロックのブロック識別信号に誤りがあるか否かを判
別する判別手段、ブロック識別信号の予測信号を作成す
る予測手段、再生されたシンクブロックのブロック識別
信号に誤りがなかったときには、第1変換手段によって
得られた仮想ブロック識別信号を正規の仮想ブロック識
別信号として出力し、再生されたシンクブロックのブロ
ック識別信号に誤りがあったときには、予測手段によっ
て得られた予測信号を正規の仮想ブロック識別信号とし
て出力する出力手段、出力手段から出力される仮想ブロ
ック識別信号を、第1変換手段と逆方向の変換を行うこ
とによって、元のブロック識別信号に戻す第2変換手段
を備え、上記予測手段は、出力手段から出力される仮想
ブロック識別信号に基づいて、次に再生されるシンクブ
ロックのブロック識別信号の予測信号を作成するもので
あることを特徴とする。In the block identification signal processing device according to the present invention, a digital signal group is divided into blocks of a predetermined unit, and a block identification signal and a synchronization signal corresponding to the arrangement of blocks are added to each block. By doing so, a sync block corresponding to each block is formed, and a block identification signal processing device provided in a reproducing device for a storage medium in which the sync blocks are sequentially stored in an order different from the arrangement of the blocks according to a certain rule. That is, the first conversion means for converting the block identification signal of the reproduced sync block into the virtual block identification signal in which the variation amount becomes constant in the reproduction order, and the block identification signal of the reproduced sync block has an error. Discriminating means for discriminating whether or not there is, predicting means for producing a prediction signal of the block identification signal, reproduction If there is no error in the block identification signal of the generated sync block, the virtual block identification signal obtained by the first conversion means is output as a normal virtual block identification signal, and the block identification signal of the reproduced sync block has no error. If there is, the prediction signal obtained by the prediction means is output as a normal virtual block identification signal, and the virtual block identification signal output from the output means is converted in the opposite direction to the first conversion means. , A second conversion means for returning the original block identification signal, and the prediction means creates a prediction signal of the block identification signal of the sync block to be reproduced next based on the virtual block identification signal output from the output means. It is characterized by being
【0018】[0018]
【作用】再生されたシンクブロックのブロック識別信号
は、再生された順番に変化量が一定(零以外の整数)と
なる仮想ブロック識別信号に第1変換手段により変換さ
れる。再生されたシンクブロックのブロック識別信号に
誤りがなかったときには、第1変換手段によって得られ
た仮想ブロック識別信号が正規の仮想ブロック識別信号
として出力手段から出力される。また、再生されたシン
クブロックのブロック識別信号に誤りがあったときに
は、後述する予測手段によって得られた予測信号が正規
の仮想ブロック識別信号として出力手段から出力され
る。出力手段から出力された仮想ブロック識別信号は、
第2変換手段により、第1変換手段と逆方向の変換が行
われることによって、元のブロック識別信号に戻され
る。The reproduced block identification signal of the sync block is converted by the first conversion means into a virtual block identification signal having a constant variation (an integer other than zero) in the reproduction order. When there is no error in the block identification signal of the reproduced sync block, the virtual block identification signal obtained by the first conversion means is output from the output means as a normal virtual block identification signal. Further, when there is an error in the block identification signal of the reproduced sync block, the prediction signal obtained by the prediction means described later is output from the output means as a normal virtual block identification signal. The virtual block identification signal output from the output means is
The second conversion means performs conversion in the opposite direction to that of the first conversion means, so that the original block identification signal is restored.
【0019】予測手段では、出力手段から出力される仮
想ブロック識別信号に基づいて、次に再生されるシンク
ブロックのブロック識別信号の予測信号が作成される。
つまり、予測手段では、第1変換手段から得られる仮想
ブロック識別信号の変化量に応じた値が、出力手段から
出力される仮想ブロック識別信号に加算されることによ
り、次に再生されるシンクブロックのブロック識別信号
の予測信号が作成される。したがって、予測回路として
簡単な構成のものを用いることができる。In the prediction means, a prediction signal of the block identification signal of the sync block to be reproduced next is created based on the virtual block identification signal output from the output means.
That is, in the predicting means, a value according to the amount of change in the virtual block identification signal obtained from the first converting means is added to the virtual block identification signal output from the output means, so that the sync block to be reproduced next is reproduced. A prediction signal of the block identification signal of is generated. Therefore, a simple circuit can be used as the prediction circuit.
【0020】[0020]
【実施例】以下、図1〜図5を参照して、この発明を、
ディジタル符号化した映像信号を記録再生するディジタ
ルVTRに適用した場合の実施例につい説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to FIGS.
An embodiment in the case of being applied to a digital VTR that records and reproduces a digitally encoded video signal will be described.
【0021】図3は、磁気テープ上に記録される1トラ
ック分のシンクブロックを示している。1トラック分の
シンクブロックは、ディジタル映像信号の誤りを検査す
る単位ごとに3つのブロック(訂正ブロック)MB0、
MB1、MB2に分けられている。FIG. 3 shows a sync block for one track recorded on the magnetic tape. The sync block for one track has three blocks (correction blocks) MB0 for each unit for checking an error of the digital video signal,
It is divided into MB1 and MB2.
【0022】各訂正ブロックMB0、MB1、MB2内
のシンクブロックを、0〜3の訂正ブロック番号と、0
〜(N−1)のシンクブロック番号とを用いて表す。す
なわち、訂正ブロックMB0内のN個のシンクブロック
を00〜0(N−1)で表す。訂正ブロックMB1内の
N個のシンクブロックを10〜1(N−1)で表す。訂
正ブロックMB2内のN個のシンクブロックを20〜2
(N−1)で表す。これらのシンクブロックの元の配列
は、訂正ブロックMB0内のシンクブロック00、01
…0(N−1)、訂正ブロックMB1内のシンクブロッ
ク10、11…1(N−1)、訂正ブロックMB2内の
シンクブロック20、21…2(N−1)の順番であ
る。The sync blocks in each of the correction blocks MB0, MB1 and MB2 are assigned a correction block number of 0 to 3 and 0.
To (N-1) sync block numbers. That is, the N sync blocks in the correction block MB0 are represented by 00 to 0 (N-1). The N sync blocks in the correction block MB1 are represented by 10 to 1 (N-1). 20 to 2 N sync blocks in the correction block MB2
It is represented by (N-1). The original array of these sync blocks is the sync blocks 00, 01 in the correction block MB0.
.. 0 (N-1), sync blocks 10, 11 ... 1 (N-1) in the correction block MB1, and sync blocks 20, 21 ... 2 (N-1) in the correction block MB2.
【0023】そして、図4に示すように、訂正ブロック
MB0、MB1、MB2間のシャフリングが行われて、
1トラック分のシンクブロックが1本のトラックに順次
記録される。したがって、1つのトラックには、3つの
訂正ブロック×N個のシンクブロックのデータが記録さ
れる。Then, as shown in FIG. 4, shuffling is performed between the correction blocks MB0, MB1 and MB2,
Sync blocks for one track are sequentially recorded on one track. Therefore, data of 3 correction blocks × N sync blocks is recorded on one track.
【0024】各シンクブロックは、図5に示すように、
同期信号、ブロック識別信号(アドレス信号)、ディジ
タル映像信号およびディジタル映像信号に対する誤り訂
正符号で構成されている。アドレス信号には、アドレス
信号に対する誤り検査符号が付加されている。Each sync block is, as shown in FIG.
It is composed of a synchronization signal, a block identification signal (address signal), a digital video signal, and an error correction code for the digital video signal. An error check code for the address signal is added to the address signal.
【0025】図1は、再生時に用いられるアドレス信号
処理回路を示している。FIG. 1 shows an address signal processing circuit used during reproduction.
【0026】磁気テープから読み取られた記録データに
波形等化などの処理が行われ、復調されたディジタル信
号が、再生信号入力端子1に入力される。再生信号入力
端子1に入力されたディジタル信号は、同期検出回路2
に送られるとともにアドレス信号抽出回路3に送られ
る。The recorded data read from the magnetic tape is subjected to processing such as waveform equalization, and the demodulated digital signal is input to the reproduction signal input terminal 1. The digital signal input to the reproduction signal input terminal 1 is transferred to the sync detection circuit 2
And is sent to the address signal extraction circuit 3.
【0027】同期検出回路2では、シンクブロック毎の
同期信号が検出される。アドレス信号抽出回路3では、
同期検出回路2によって検出された同期信号に基づい
て、入力されたディジタル信号から誤り検査符号が付加
されているアドレス信号が抽出される。抽出されたアド
レス信号は、再生アドレス−仮想アドレス変換回路4に
送られるとともに誤り検出回路5に送られる。The sync detection circuit 2 detects a sync signal for each sync block. In the address signal extraction circuit 3,
An address signal to which an error check code is added is extracted from the input digital signal based on the synchronization signal detected by the synchronization detection circuit 2. The extracted address signal is sent to the reproduction address-virtual address conversion circuit 4 and the error detection circuit 5.
【0028】再生アドレス−仮想アドレス変換回路4で
は、入力されるアドレス、すなわち、図2(a)に示す
ようにシャフリングによって順序が入れ替えられて複雑
に変化していくアドレス(再生アドレス)を、図2
(b)に示すように1づつ単純に増加するアドレス(仮
想アドレス)に変換して出力する。再生アドレス−仮想
アドレス変換回路4によるアドレス変換は、たとえば、
予め作成された変換テーブルを利用することによって行
われる。再生アドレス−仮想アドレス変換回路4の出力
は、切替スイッチ8の接点aに送られる。切替スイッチ
8の接点bには、予測回路6の出力が送られる。In the reproduction address-virtual address conversion circuit 4, an input address, that is, an address (reproduction address) whose order is changed by shuffling as shown in FIG. Figure 2
As shown in (b), the address is converted into an address (virtual address) that is simply incremented by 1 and output. Address conversion by the reproduction address-virtual address conversion circuit 4 is performed by, for example,
This is done by using a conversion table created in advance. The output of the reproduction address-virtual address conversion circuit 4 is sent to the contact a of the changeover switch 8. The output of the prediction circuit 6 is sent to the contact b of the changeover switch 8.
【0029】誤り検出回路5は、送られてきたアドレス
信号の誤り検査符号に基づいて、アドレス信号が正しい
か、誤りかを判別する。そして、送られてきたアドレス
信号の符号誤りを検出したときには切替スイッチ8を接
点b側(予測アドレス選択用接点)に切り替え、送られ
てきたアドレス信号が正しい場合には切替スイッチ8を
接点a側(再生アドレス選択用接点)に切り替える。The error detection circuit 5 determines whether the address signal is correct or error based on the error check code of the sent address signal. When a code error in the sent address signal is detected, the changeover switch 8 is switched to the contact b side (predicted address selection contact), and when the sent address signal is correct, the changeover switch 8 is changed to the contact a side. Switch to (playback address selection contact).
【0030】したがって、誤り検出回路5に送られてき
たアドレス信号が正しい場合には、再生アドレス−仮想
アドレス変換回路4から出力される仮想アドレスが正規
の仮想アドレスとしてスイッチ8から出力される。一
方、誤り検出回路5に送られてきたアドレス信号が誤り
である場合には、予測回路6から出力される予測アドレ
スが正規の仮想アドレスとしてスイッチ8から出力され
る。Therefore, when the address signal sent to the error detection circuit 5 is correct, the virtual address output from the reproduction address-virtual address conversion circuit 4 is output from the switch 8 as a normal virtual address. On the other hand, when the address signal sent to the error detection circuit 5 is incorrect, the predicted address output from the prediction circuit 6 is output from the switch 8 as a regular virtual address.
【0031】切替スイッチ8から出力される正規の仮想
アドレスは、予測回路6に送られる。予測回路6は、入
力された仮想アドレスに1を加算したアドレスを次のシ
ンクブロックに対する予測アドレスとして出力する。し
たがって、誤り検出回路5に送られてきたアドレス信号
が誤りである場合には、1つ前のシンクブロックに対す
る正規の仮想アドレスに1が加算された値が、正規の仮
想アドレスとして切替スイッチ8から出力される。The regular virtual address output from the changeover switch 8 is sent to the prediction circuit 6. The prediction circuit 6 outputs an address obtained by adding 1 to the input virtual address as a prediction address for the next sync block. Therefore, when the address signal sent to the error detection circuit 5 is erroneous, the value obtained by adding 1 to the regular virtual address for the immediately preceding sync block is the regular virtual address from the changeover switch 8. Is output.
【0032】切替スイッチ8から出力される正規の仮想
アドレスは、仮想アドレス−再生アドレス変換回路7に
送られる。仮想アドレス−再生アドレス変換回路7は入
力される仮想アドレスを、再生アドレス−仮想アドレス
変換回路4とは逆方向の変換を行うことによって、元の
再生アドレスに戻す。仮想アドレス−再生アドレス変換
回路7によるアドレス変換は、たとえば、予め作成され
た変換テーブルを利用することによって行われる。仮想
アドレス−再生アドレス変換回路7によって得られたア
ドレス信号は、出力端子9から出力される。The regular virtual address output from the changeover switch 8 is sent to the virtual address-reproduction address conversion circuit 7. The virtual address-reproduction address conversion circuit 7 converts the input virtual address into the original reproduction address by performing conversion in the opposite direction to the reproduction address-virtual address conversion circuit 4. The address conversion by the virtual address-reproduction address conversion circuit 7 is performed, for example, by using a conversion table created in advance. The address signal obtained by the virtual address-reproduction address conversion circuit 7 is output from the output terminal 9.
【0033】上記実施例によれば、訂正ブロック間でシ
ャフリングが施されてシンクブロックが記録されること
により、記録された各シンクプロックのアドレスが複雑
に変化している場合において、再生時にアドレスの誤り
が検出されたときに再生アドレスとして使用する予測ア
ドレスを作成するための回路の構成が極めて簡単ものと
なる。According to the above-described embodiment, when the sync blocks are recorded by shuffling the correction blocks to record the sync blocks, the addresses of the recorded sync blocks change in a complicated manner. The configuration of the circuit for creating the predicted address used as the reproduction address when the error is detected becomes extremely simple.
【0034】なお、上記実施例では、仮想アドレスが1
ずつ増加される例について述べたが、仮想アドレスがN
(NはN≧1を満たす整数)ずつ増加あるいは減少して
いくようにしてもよい。In the above embodiment, the virtual address is 1
The example has been described in which the virtual address is increased by N.
(N is an integer satisfying N ≧ 1) may be increased or decreased.
【0035】また、この発明は、ディジタル音声信号の
記録再生装置におけるブロック識別信号処理装置にも適
用することができる。The present invention can also be applied to a block identification signal processing device in a digital audio signal recording / reproducing device.
【0036】[0036]
【発明の効果】この発明によれば、ディジタル信号群が
所定単位のブロックに分けられ、各ブロックごとにブロ
ックの並びに対応したブロック識別信号と同期信号とが
付加されることにより各ブロックに対応したシンクブロ
ックが構成され、一定の規則に従って上記ブロックの並
びと異なった順序で各シンクブロックが順次記憶されて
いる記憶媒体に対する再生装置側において、ブロック識
別信号の誤りが検出されたときに再生ブロック識別信号
として使用する予測信号を作成するための回路の構成が
極めて簡単ものとなる。According to the present invention, a digital signal group is divided into blocks of a predetermined unit, and a block identification signal and a synchronization signal corresponding to the arrangement of blocks are added to each block so as to correspond to each block. When a sync block is formed and a sync signal is detected on the playback device side for a storage medium in which sync blocks are sequentially stored in an order different from the above-mentioned block arrangement according to a certain rule, the playback block identification is performed. The configuration of the circuit for creating the prediction signal used as the signal becomes extremely simple.
【図1】この発明の実施例であるアドレス信号処理回路
を示すブロック図である。FIG. 1 is a block diagram showing an address signal processing circuit according to an embodiment of the present invention.
【図2】再生アドレスと仮想アドレスとの関係を示す模
式図である。FIG. 2 is a schematic diagram showing a relationship between a reproduction address and a virtual address.
【図3】1トラック分のシンクブロックおよび訂正ブロ
ックを示す模式図である。FIG. 3 is a schematic diagram showing a sync block and a correction block for one track.
【図4】磁気テープに記録された1トラック分のシンク
ブロックを示す模式図である。FIG. 4 is a schematic diagram showing a sync block for one track recorded on a magnetic tape.
【図5】1シンクブロックのフォーマットを示す模式図
である。FIG. 5 is a schematic diagram showing a format of one sync block.
【図6】従来例を説明するためのものであって、1トラ
ック分のシンクブロックを示す模式図である。FIG. 6 is a schematic diagram for explaining a conventional example and showing a sync block for one track.
【図7】従来例を示すブロック図である。FIG. 7 is a block diagram showing a conventional example.
【図8】図7の各部の信号を示すタイムチャートであ
る。FIG. 8 is a time chart showing signals of respective parts of FIG.
2 同期検出回路 3 アドレス信号抽出回路 4 再生アドレス−仮想アドレス変換回路 5 誤り検出回路 6 予測回路 7 仮想アドレス−再生アドレス変換回路 8 切替スイッチ 2 sync detection circuit 3 address signal extraction circuit 4 reproduction address-virtual address conversion circuit 5 error detection circuit 6 prediction circuit 7 virtual address-reproduction address conversion circuit 8 changeover switch
Claims (1)
に分けられ、各ブロックごとにブロックの並びに対応し
たブロック識別信号と同期信号とが付加されることによ
り各ブロックに対応したシンクブロックが構成され、一
定の規則に従って上記ブロックの並びと異なった順序で
各シンクブロックが順次記憶されている記憶媒体に対す
る再生装置に設けられたブロック識別信号処理装置であ
って、 再生されたシンクブロックのブロック識別信号を、再生
された順番に変化量が一定となる仮想ブロック識別信号
に変換する第1変換手段、 再生されたシンクブロックのブロック識別信号に誤りが
あるか否かを判別する判別手段、 ブロック識別信号の予測信号を作成する予測手段、 再生されたシンクブロックのブロック識別信号に誤りが
なかったときには、第1変換手段によって得られた仮想
ブロック識別信号を正規の仮想ブロック識別信号として
出力し、再生されたシンクブロックのブロック識別信号
に誤りがあったときには、予測手段によって得られた予
測信号を正規の仮想ブロック識別信号として出力する出
力手段、 出力手段から出力される仮想ブロック識別信号を、第1
変換手段と逆方向の変換を行うことによって、元のブロ
ック識別信号に戻す第2変換手段を備え、 上記予測手段は、出力手段から出力される仮想ブロック
識別信号に基づいて、次に再生されるシンクブロックの
ブロック識別信号の予測信号を作成するものであるブロ
ック識別信号処理装置。1. A digital signal group is divided into blocks of a predetermined unit, and a sync block corresponding to each block is formed by adding a block identification signal and a synchronization signal corresponding to the arrangement of blocks for each block. A block identification signal processing device provided in a reproducing device for a storage medium in which respective sync blocks are sequentially stored in a different order from the arrangement of the blocks according to a certain rule, and a block identification signal of a reproduced sync block is A first conversion means for converting into a virtual block identification signal having a constant variation in the order of reproduction, a determination means for determining whether or not there is an error in the block identification signal of the reproduced sync block, a block identification signal There is no error in the prediction means for creating the prediction signal and the block identification signal of the reproduced sync block. In this case, the virtual block identification signal obtained by the first conversion means is output as a normal virtual block identification signal, and when there is an error in the block identification signal of the reproduced sync block, the prediction obtained by the prediction means. The output means for outputting the signal as a regular virtual block identification signal and the virtual block identification signal output from the output means are
Second conversion means for returning the original block identification signal by performing conversion in the opposite direction to the conversion means is provided, and the prediction means is reproduced next based on the virtual block identification signal output from the output means. A block identification signal processing device for creating a prediction signal of a block identification signal of a sync block.
Priority Applications (1)
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---|---|---|---|
JP22209693A JP3291371B2 (en) | 1993-08-13 | 1993-08-13 | Block identification signal processor |
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JP22209693A JP3291371B2 (en) | 1993-08-13 | 1993-08-13 | Block identification signal processor |
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JPH0757402A true JPH0757402A (en) | 1995-03-03 |
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JP (1) | JP3291371B2 (en) |
-
1993
- 1993-08-13 JP JP22209693A patent/JP3291371B2/en not_active Expired - Fee Related
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