JPH075279A - タイマー回路 - Google Patents
タイマー回路Info
- Publication number
- JPH075279A JPH075279A JP5143746A JP14374693A JPH075279A JP H075279 A JPH075279 A JP H075279A JP 5143746 A JP5143746 A JP 5143746A JP 14374693 A JP14374693 A JP 14374693A JP H075279 A JPH075279 A JP H075279A
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- JP
- Japan
- Prior art keywords
- register
- clock
- basic
- timer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】消費電力を比較的小さくでき、設定精度の変更
が容易に行えるタイマー回路を実現することにある。 【構成】分周クロック発生回路と、基本クロック発生回
路,基本クロックを計数するカウンタ,このカウンタの
計数値を分周クロックに従って分周データとしてホール
ドして出力する分周レジスタとで構成された基本時間デ
ータ生成部と、所望の時間データが設定される設定レジ
スタ,基本時間データ生成部の分周レジスタにホールド
された分周データを分周クロックに従って累積加算する
累積加算手段,これら設定レジスタに設定された時間デ
ータと累積加算手段の出力データの大小関係を比較して
タイムアウト信号を出力する比較手段とで構成された少
なくとも一つのタイマー部、とからなることを特徴とす
るもの。
が容易に行えるタイマー回路を実現することにある。 【構成】分周クロック発生回路と、基本クロック発生回
路,基本クロックを計数するカウンタ,このカウンタの
計数値を分周クロックに従って分周データとしてホール
ドして出力する分周レジスタとで構成された基本時間デ
ータ生成部と、所望の時間データが設定される設定レジ
スタ,基本時間データ生成部の分周レジスタにホールド
された分周データを分周クロックに従って累積加算する
累積加算手段,これら設定レジスタに設定された時間デ
ータと累積加算手段の出力データの大小関係を比較して
タイムアウト信号を出力する比較手段とで構成された少
なくとも一つのタイマー部、とからなることを特徴とす
るもの。
Description
【0001】
【産業上の利用分野】本発明はタイマー回路に関し、詳
しくは、複数の時間信号を出力するのに適した低消費電
力のタイマー回路構成に関するものである。
しくは、複数の時間信号を出力するのに適した低消費電
力のタイマー回路構成に関するものである。
【0002】
【従来の技術】例えばシーケンス制御にあたっては、予
め設定された時間関係で所定の処理が実行される。その
ためには、予め設定された時間が経過した時点でタイム
アウト信号を出力する複数のタイマーが必要になる。そ
こで、従来、このように複数のタイマーを必要とする場
合には、例えば図3に示すように、基本クロック発生回
路1から出力される基本クロックを共有するように構成
された同一構成の複数のタイマーモジュール2が用いら
れていた。
め設定された時間関係で所定の処理が実行される。その
ためには、予め設定された時間が経過した時点でタイム
アウト信号を出力する複数のタイマーが必要になる。そ
こで、従来、このように複数のタイマーを必要とする場
合には、例えば図3に示すように、基本クロック発生回
路1から出力される基本クロックを共有するように構成
された同一構成の複数のタイマーモジュール2が用いら
れていた。
【0003】図4はこのような従来のタイマーモジュー
ル2の一例のブロック図である。3は基本クロックカウ
ンタであり、基本クロック発生回路1から出力される基
本クロックを計数する。4は時間設定部であり、所望の
時間データが設定される。5はタイムアウト検出部であ
り、基本クロックカウンタ3の計数値と時間設定部4の
設定値とを基本クロックに従って逐次比較し、基本クロ
ックカウンタ3の計数値が時間設定部4の設定値と等し
くなった時点でタイムアウト信号を出力する。
ル2の一例のブロック図である。3は基本クロックカウ
ンタであり、基本クロック発生回路1から出力される基
本クロックを計数する。4は時間設定部であり、所望の
時間データが設定される。5はタイムアウト検出部であ
り、基本クロックカウンタ3の計数値と時間設定部4の
設定値とを基本クロックに従って逐次比較し、基本クロ
ックカウンタ3の計数値が時間設定部4の設定値と等し
くなった時点でタイムアウト信号を出力する。
【0004】
【発明が解決しようとする課題】しかし、図4の構成に
よれば、タイムアウト検出部5は基本クロックカウンタ
3の計数値と時間設定部4の設定値とを基本クロックに
従って逐次比較しているために消費電力が大きくなり、
回路構成も大型になるという問題点がある。また、この
ようなタイマーの設定精度は基本クロックの周波数(周
期)によって一義的に決まることから任意に変えること
は困難であり、自由度が低い。
よれば、タイムアウト検出部5は基本クロックカウンタ
3の計数値と時間設定部4の設定値とを基本クロックに
従って逐次比較しているために消費電力が大きくなり、
回路構成も大型になるという問題点がある。また、この
ようなタイマーの設定精度は基本クロックの周波数(周
期)によって一義的に決まることから任意に変えること
は困難であり、自由度が低い。
【0005】本発明はこのような問題点を解決するもの
であって、その目的は、消費電力を比較的小さくでき、
設定精度の変更が容易に行えるタイマー回路を実現する
ことにある。
であって、その目的は、消費電力を比較的小さくでき、
設定精度の変更が容易に行えるタイマー回路を実現する
ことにある。
【0006】
【課題を解決するための手段】本発明は、このような問
題点を解決するために、分周クロック発生回路と、基本
クロック発生回路,基本クロックを計数するカウンタ,
このカウンタの計数値を分周クロックに従って分周デー
タとしてホールドして出力する分周レジスタとで構成さ
れた基本時間データ生成部と、所望の時間データが設定
される設定レジスタ,基本時間データ生成部の分周レジ
スタにホールドされた分周データを分周クロックに従っ
て累積加算する累積加算手段,これら設定レジスタに設
定された時間データと累積加算手段の出力データの大小
関係を比較してタイムアウト信号を出力する比較手段と
で構成された少なくとも一つのタイマー部、とからなる
ことを特徴とする。
題点を解決するために、分周クロック発生回路と、基本
クロック発生回路,基本クロックを計数するカウンタ,
このカウンタの計数値を分周クロックに従って分周デー
タとしてホールドして出力する分周レジスタとで構成さ
れた基本時間データ生成部と、所望の時間データが設定
される設定レジスタ,基本時間データ生成部の分周レジ
スタにホールドされた分周データを分周クロックに従っ
て累積加算する累積加算手段,これら設定レジスタに設
定された時間データと累積加算手段の出力データの大小
関係を比較してタイムアウト信号を出力する比較手段と
で構成された少なくとも一つのタイマー部、とからなる
ことを特徴とする。
【0007】
【作用】基本時間データ生成部は、基本クロックの計数
値を分周クロックに従ってホールドしたデータを基本時
間データとして出力する。タイマー部は、基本時間デー
タを分周クロックに従って累積加算したデータと予め設
定された時間データとの大小関係を比較してタイムアウ
ト信号を出力する。
値を分周クロックに従ってホールドしたデータを基本時
間データとして出力する。タイマー部は、基本時間デー
タを分周クロックに従って累積加算したデータと予め設
定された時間データとの大小関係を比較してタイムアウ
ト信号を出力する。
【0008】これにより、タイマー部の比較動作は分周
クロックに従って行われることになり、基本クロックに
従って比較動作を行う場合に比べて比較回数が減ること
から消費電力を少なくできる。また、時間の設定精度は
分周クロックの設定周波数(周期)を変更することによ
って容易に変更できる。
クロックに従って行われることになり、基本クロックに
従って比較動作を行う場合に比べて比較回数が減ること
から消費電力を少なくできる。また、時間の設定精度は
分周クロックの設定周波数(周期)を変更することによ
って容易に変更できる。
【0009】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図1は本発明の一実施例の回路図である。図1にお
いて、10は分周クロック発生回路、20は基本時間デ
ータ生成部、30はタイマー部である。なお、タイマー
部30は必要に応じて複数ブロックが基本時間データ生
成部20に対して並列に接続されるが、図1では1つだ
けを代表して示している。
る。図1は本発明の一実施例の回路図である。図1にお
いて、10は分周クロック発生回路、20は基本時間デ
ータ生成部、30はタイマー部である。なお、タイマー
部30は必要に応じて複数ブロックが基本時間データ生
成部20に対して並列に接続されるが、図1では1つだ
けを代表して示している。
【0010】基本時間データ生成部20は、基本クロッ
クを出力する基本クロック発生回路21、この基本クロ
ック発生回路21から出力される基本クロックを計数す
るカウンタ22、このカウンタ22の計数値を分周クロ
ック発生回路10から出力される分周クロックに従って
分周データとしてホールドして出力する分周レジスタ2
3などで構成されている。24はリセットパルスの入力
端子であり、オアゲート25の一方の入力端子に接続さ
れるとともに分周レジスタ23のリセット端子に接続さ
れている。オアゲート25の他方の入力端子には分周ク
ロック発生回路10の出力端子が接続され、オアゲート
25の出力端子はカウンタ22のリセット端子に接続さ
れている。
クを出力する基本クロック発生回路21、この基本クロ
ック発生回路21から出力される基本クロックを計数す
るカウンタ22、このカウンタ22の計数値を分周クロ
ック発生回路10から出力される分周クロックに従って
分周データとしてホールドして出力する分周レジスタ2
3などで構成されている。24はリセットパルスの入力
端子であり、オアゲート25の一方の入力端子に接続さ
れるとともに分周レジスタ23のリセット端子に接続さ
れている。オアゲート25の他方の入力端子には分周ク
ロック発生回路10の出力端子が接続され、オアゲート
25の出力端子はカウンタ22のリセット端子に接続さ
れている。
【0011】タイマー部30は、所望の時間データが設
定される設定レジスタ31、加算回路32、加算レジス
タ33、比較回路34などで構成されている。加算回路
32の一方の入力端子には基本時間データ生成部20の
分周レジスタ23の出力データが加えられて他方の入力
端子には加算レジスタ33の出力データが加えられ、加
算回路32の出力データは比較回路34の一方の入力端
子に加えられるとともに加算レジスタ33の入力端子に
加えられている。加算レジスタ33のクロック端子には
分周クロック発生回路10から出力される分周クロック
が加えられ、リセット端子にはオアゲート36の出力デ
ータが加えられている。これら加算回路32および加算
レジスタ33は基本時間データ生成部20の分周レジス
タ23にホールドされた分周データを分周クロックに従
って累積加算する累積加算手段を構成している。なお、
オアゲート36の一方の入力端子にはリセットパルスの
入力端子24が接続され、他方の入力端子にはリセット
パルスの入力端子35が接続されている。すなわち、タ
イマー部30のリセット動作は、入力端子24に加えら
れるリセットパルスに従って基本時間データ生成部20
と同時に行わせることもできるし、入力端子35に加え
られるリセットパルスに従って基本時間データ生成部2
0とは独立して各タイマー部30毎に個別に行わせるこ
ともできる。比較回路34の他方の入力端子には設定レ
ジスタ31の出力データが加えられている。比較回路3
4は設定レジスタ31に設定された時間データと累積加
算手段を構成する加算回路32の出力データの大小関係
を比較し、両者が等しくなったかまたは加算回路32の
出力データが設定レジスタ31に設定された時間データ
よりも大きくなった時点でタイムアウト信号を出力す
る。
定される設定レジスタ31、加算回路32、加算レジス
タ33、比較回路34などで構成されている。加算回路
32の一方の入力端子には基本時間データ生成部20の
分周レジスタ23の出力データが加えられて他方の入力
端子には加算レジスタ33の出力データが加えられ、加
算回路32の出力データは比較回路34の一方の入力端
子に加えられるとともに加算レジスタ33の入力端子に
加えられている。加算レジスタ33のクロック端子には
分周クロック発生回路10から出力される分周クロック
が加えられ、リセット端子にはオアゲート36の出力デ
ータが加えられている。これら加算回路32および加算
レジスタ33は基本時間データ生成部20の分周レジス
タ23にホールドされた分周データを分周クロックに従
って累積加算する累積加算手段を構成している。なお、
オアゲート36の一方の入力端子にはリセットパルスの
入力端子24が接続され、他方の入力端子にはリセット
パルスの入力端子35が接続されている。すなわち、タ
イマー部30のリセット動作は、入力端子24に加えら
れるリセットパルスに従って基本時間データ生成部20
と同時に行わせることもできるし、入力端子35に加え
られるリセットパルスに従って基本時間データ生成部2
0とは独立して各タイマー部30毎に個別に行わせるこ
ともできる。比較回路34の他方の入力端子には設定レ
ジスタ31の出力データが加えられている。比較回路3
4は設定レジスタ31に設定された時間データと累積加
算手段を構成する加算回路32の出力データの大小関係
を比較し、両者が等しくなったかまたは加算回路32の
出力データが設定レジスタ31に設定された時間データ
よりも大きくなった時点でタイムアウト信号を出力す
る。
【0012】このように構成された装置の動作を図2の
フローチャートで説明する。まず、タイマー部30の設
定レジスタ31に所望の時間データTRnに対応したタ
イマー値tsetを設定する(ステップ)。ここで、基
本クロック発生回路21の出力周波数をfxとすると、
時間データTRnは、TRn=tset・1/fxで表すこと
ができる。次に、分周クロック発生回路10の出力周波
数fyを所望の設定精度がえられるように(fy<fx)
を満たす範囲の値に設定する(ステップ)。続いて、
入力端子24にリセットパルスを入力することにより、
カウンタ22,分周レジスタ23および加算レジスタ3
3をリセットしクリアする(ステップ)。その後、カ
ウンタ22は基本クロックを逐次計数し、分周レジスタ
23は分周クロックの立ち上がり毎にその時点における
カウンタ22の計数値をホールドする(ステップ)。
なお、カウンタ22の計数値は分周レジスタ23にホー
ルドされた後に分周クロックの立ち上がりに同期してリ
セットクリアされる。
フローチャートで説明する。まず、タイマー部30の設
定レジスタ31に所望の時間データTRnに対応したタ
イマー値tsetを設定する(ステップ)。ここで、基
本クロック発生回路21の出力周波数をfxとすると、
時間データTRnは、TRn=tset・1/fxで表すこと
ができる。次に、分周クロック発生回路10の出力周波
数fyを所望の設定精度がえられるように(fy<fx)
を満たす範囲の値に設定する(ステップ)。続いて、
入力端子24にリセットパルスを入力することにより、
カウンタ22,分周レジスタ23および加算レジスタ3
3をリセットしクリアする(ステップ)。その後、カ
ウンタ22は基本クロックを逐次計数し、分周レジスタ
23は分周クロックの立ち上がり毎にその時点における
カウンタ22の計数値をホールドする(ステップ)。
なお、カウンタ22の計数値は分周レジスタ23にホー
ルドされた後に分周クロックの立ち上がりに同期してリ
セットクリアされる。
【0013】一方、各タイマー部30の加算回路32の
一方の入力端子には分周クロックの立ち上がり毎に更新
ホールドされる分周レジスタ23の出力データAが入力
され、他方の入力端子には加算レジスタ33の出力デー
タBが入力される。これにより、加算回路32の出力デ
ータはA+Bになる。この出力データは比較回路34の
一方の入力端子に入力されるとともに加算レジスタ33
の入力端子に帰還され、B=A+Bになる(ステップ
)。このステップの処理は各タイマー部で同時に並
行して実行される。各タイマー部30の比較回路34
は、設定レジスタ31に設定されているタイマー値t
setと加算回路32の出力データA+B(=B)の大小
関係を比較し(ステップ)、両者が等しくなったかま
たは加算回路32の出力データBが設定レジスタ31に
設定された時間データtsetよりも大きくなった時点で
タイムアウト信号を出力する(ステップ)。
一方の入力端子には分周クロックの立ち上がり毎に更新
ホールドされる分周レジスタ23の出力データAが入力
され、他方の入力端子には加算レジスタ33の出力デー
タBが入力される。これにより、加算回路32の出力デ
ータはA+Bになる。この出力データは比較回路34の
一方の入力端子に入力されるとともに加算レジスタ33
の入力端子に帰還され、B=A+Bになる(ステップ
)。このステップの処理は各タイマー部で同時に並
行して実行される。各タイマー部30の比較回路34
は、設定レジスタ31に設定されているタイマー値t
setと加算回路32の出力データA+B(=B)の大小
関係を比較し(ステップ)、両者が等しくなったかま
たは加算回路32の出力データBが設定レジスタ31に
設定された時間データtsetよりも大きくなった時点で
タイムアウト信号を出力する(ステップ)。
【0014】このように構成することにより、基本クロ
ック発生回路21から出力されるクロックを分周クロッ
ク発生回路10から出力されるクロックで分周して各タ
イマー部30に分周クロックに同期させて分配している
ので、各タイマー部30におけるタイムアウト判定まで
の加算回路32および比較回路34の動作回数を基本ク
ロック発生回路から出力されるクロックに従って動作さ
せていた従来の構成に比べて削減でき、全体の消費電力
を低減できる。
ック発生回路21から出力されるクロックを分周クロッ
ク発生回路10から出力されるクロックで分周して各タ
イマー部30に分周クロックに同期させて分配している
ので、各タイマー部30におけるタイムアウト判定まで
の加算回路32および比較回路34の動作回数を基本ク
ロック発生回路から出力されるクロックに従って動作さ
せていた従来の構成に比べて削減でき、全体の消費電力
を低減できる。
【0015】また、タイマー部の増設は容易であり、消
費電力の低減効果はタイマー部の数に比例して大きくな
る。また、分周クロックの周波数fyを高くすることに
よりタイマー部の設定精度を高くできるが消費電力の低
減効果は小さくなり、分周クロックの周波数fyを低く
することにより消費電力の低減効果は大きくできるがタ
イマー部の設定精度は低くなるので、用途に応じて適切
な値に設定すればよい。
費電力の低減効果はタイマー部の数に比例して大きくな
る。また、分周クロックの周波数fyを高くすることに
よりタイマー部の設定精度を高くできるが消費電力の低
減効果は小さくなり、分周クロックの周波数fyを低く
することにより消費電力の低減効果は大きくできるがタ
イマー部の設定精度は低くなるので、用途に応じて適切
な値に設定すればよい。
【0016】また、このように分周クロックの周波数f
yによってタイマー部30のタイマー精度を設定してい
るので、分周クロックの周波数fyを変化させる毎にタ
イマー設定値を設定しなおしたり、タイマー設定値の桁
の読替えを行う必要はなく、操作が容易になる。
yによってタイマー部30のタイマー精度を設定してい
るので、分周クロックの周波数fyを変化させる毎にタ
イマー設定値を設定しなおしたり、タイマー設定値の桁
の読替えを行う必要はなく、操作が容易になる。
【0017】
【発明の効果】以上詳細に説明したように、本発明によ
れば、消費電力を比較的小さくでき、設定精度の変更が
容易に行える操作性の優れたタイマー回路を実現するこ
とができる。
れば、消費電力を比較的小さくでき、設定精度の変更が
容易に行える操作性の優れたタイマー回路を実現するこ
とができる。
【図1】本発明の一実施例の回路図である。
【図2】図1の動作を説明するフローチャートである。
【図3】従来のタイマー回路の一例を示す回路図であ
る。
る。
【図4】図3のタイマーモジュールの一例を示すブロッ
ク図である。
ク図である。
10 分周クロック発生回路 20 基本時間データ生成部 21 基本クロック発生回路 22 カウンタ 23,36 分周レジスタ 24,35 リセットパルス入力端子 25 オアゲート 30 タイマー部 31 設定レジスタ 32 加算回路 33 分周レジスタ 34 比較回路
Claims (1)
- 【請求項1】分周クロック発生回路と、 基本クロック発生回路,基本クロックを計数するカウン
タ,このカウンタの計数値を分周クロックに従って分周
データとしてホールドして出力する分周レジスタとで構
成された基本時間データ生成部と、 所望の時間データが設定される設定レジスタ,基本時間
データ生成部の分周レジスタにホールドされた分周デー
タを分周クロックに従って累積加算する累積加算手段,
これら設定レジスタに設定された時間データと累積加算
手段の出力データの大小関係を比較してタイムアウト信
号を出力する比較手段とで構成された少なくとも一つの
タイマー部、とからなるタイマー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143746A JPH075279A (ja) | 1993-06-15 | 1993-06-15 | タイマー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143746A JPH075279A (ja) | 1993-06-15 | 1993-06-15 | タイマー回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH075279A true JPH075279A (ja) | 1995-01-10 |
Family
ID=15346056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5143746A Pending JPH075279A (ja) | 1993-06-15 | 1993-06-15 | タイマー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH075279A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2006106917A1 (ja) * | 2005-03-31 | 2008-09-11 | 日本電気株式会社 | タイマー回路、これを用いた携帯通信端末及び電子機器 |
-
1993
- 1993-06-15 JP JP5143746A patent/JPH075279A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2006106917A1 (ja) * | 2005-03-31 | 2008-09-11 | 日本電気株式会社 | タイマー回路、これを用いた携帯通信端末及び電子機器 |
US7949891B2 (en) | 2005-03-31 | 2011-05-24 | Nec Corporation | Timer circuit storing a plurality of time measurements with different sets of measurement time that can be realized by starting the time measurements asynchronously |
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