JPH075279A - タイマー回路 - Google Patents

Abstract

(57)【要約】 【目的】消費電力を比較的小さくでき、設定精度の変更
が容易に行えるタイマー回路を実現することにある。 【構成】分周クロック発生回路と、基本クロック発生回
路，基本クロックを計数するカウンタ，このカウンタの
計数値を分周クロックに従って分周データとしてホール
ドして出力する分周レジスタとで構成された基本時間デ
ータ生成部と、所望の時間データが設定される設定レジ
スタ，基本時間データ生成部の分周レジスタにホールド
された分周データを分周クロックに従って累積加算する
累積加算手段，これら設定レジスタに設定された時間デ
ータと累積加算手段の出力データの大小関係を比較して
タイムアウト信号を出力する比較手段とで構成された少
なくとも一つのタイマー部、とからなることを特徴とす
るもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はタイマー回路に関し、詳
しくは、複数の時間信号を出力するのに適した低消費電
力のタイマー回路構成に関するものである。

【０００２】

【従来の技術】例えばシーケンス制御にあたっては、予
め設定された時間関係で所定の処理が実行される。その
ためには、予め設定された時間が経過した時点でタイム
アウト信号を出力する複数のタイマーが必要になる。そ
こで、従来、このように複数のタイマーを必要とする場
合には、例えば図３に示すように、基本クロック発生回
路１から出力される基本クロックを共有するように構成
された同一構成の複数のタイマーモジュール２が用いら
れていた。

【０００３】図４はこのような従来のタイマーモジュー
ル２の一例のブロック図である。３は基本クロックカウ
ンタであり、基本クロック発生回路１から出力される基
本クロックを計数する。４は時間設定部であり、所望の
時間データが設定される。５はタイムアウト検出部であ
り、基本クロックカウンタ３の計数値と時間設定部４の
設定値とを基本クロックに従って逐次比較し、基本クロ
ックカウンタ３の計数値が時間設定部４の設定値と等し
くなった時点でタイムアウト信号を出力する。

【０００４】

【発明が解決しようとする課題】しかし、図４の構成に
よれば、タイムアウト検出部５は基本クロックカウンタ
３の計数値と時間設定部４の設定値とを基本クロックに
従って逐次比較しているために消費電力が大きくなり、
回路構成も大型になるという問題点がある。また、この
ようなタイマーの設定精度は基本クロックの周波数（周
期）によって一義的に決まることから任意に変えること
は困難であり、自由度が低い。

【０００５】本発明はこのような問題点を解決するもの
であって、その目的は、消費電力を比較的小さくでき、
設定精度の変更が容易に行えるタイマー回路を実現する
ことにある。

【０００６】

【課題を解決するための手段】本発明は、このような問
題点を解決するために、分周クロック発生回路と、基本
クロック発生回路，基本クロックを計数するカウンタ，
このカウンタの計数値を分周クロックに従って分周デー
タとしてホールドして出力する分周レジスタとで構成さ
れた基本時間データ生成部と、所望の時間データが設定
される設定レジスタ，基本時間データ生成部の分周レジ
スタにホールドされた分周データを分周クロックに従っ
て累積加算する累積加算手段，これら設定レジスタに設
定された時間データと累積加算手段の出力データの大小
関係を比較してタイムアウト信号を出力する比較手段と
で構成された少なくとも一つのタイマー部、とからなる
ことを特徴とする。

【０００７】

【作用】基本時間データ生成部は、基本クロックの計数
値を分周クロックに従ってホールドしたデータを基本時
間データとして出力する。タイマー部は、基本時間デー
タを分周クロックに従って累積加算したデータと予め設
定された時間データとの大小関係を比較してタイムアウ
ト信号を出力する。

【０００８】これにより、タイマー部の比較動作は分周
クロックに従って行われることになり、基本クロックに
従って比較動作を行う場合に比べて比較回数が減ること
から消費電力を少なくできる。また、時間の設定精度は
分周クロックの設定周波数（周期）を変更することによ
って容易に変更できる。

【０００９】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の回路図である。図１にお
いて、１０は分周クロック発生回路、２０は基本時間デ
ータ生成部、３０はタイマー部である。なお、タイマー
部３０は必要に応じて複数ブロックが基本時間データ生
成部２０に対して並列に接続されるが、図１では１つだ
けを代表して示している。

【００１０】基本時間データ生成部２０は、基本クロッ
クを出力する基本クロック発生回路２１、この基本クロ
ック発生回路２１から出力される基本クロックを計数す
るカウンタ２２、このカウンタ２２の計数値を分周クロ
ック発生回路１０から出力される分周クロックに従って
分周データとしてホールドして出力する分周レジスタ２
３などで構成されている。２４はリセットパルスの入力
端子であり、オアゲート２５の一方の入力端子に接続さ
れるとともに分周レジスタ２３のリセット端子に接続さ
れている。オアゲート２５の他方の入力端子には分周ク
ロック発生回路１０の出力端子が接続され、オアゲート
２５の出力端子はカウンタ２２のリセット端子に接続さ
れている。

【００１１】タイマー部３０は、所望の時間データが設
定される設定レジスタ３１、加算回路３２、加算レジス
タ３３、比較回路３４などで構成されている。加算回路
３２の一方の入力端子には基本時間データ生成部２０の
分周レジスタ２３の出力データが加えられて他方の入力
端子には加算レジスタ３３の出力データが加えられ、加
算回路３２の出力データは比較回路３４の一方の入力端
子に加えられるとともに加算レジスタ３３の入力端子に
加えられている。加算レジスタ３３のクロック端子には
分周クロック発生回路１０から出力される分周クロック
が加えられ、リセット端子にはオアゲート３６の出力デ
ータが加えられている。これら加算回路３２および加算
レジスタ３３は基本時間データ生成部２０の分周レジス
タ２３にホールドされた分周データを分周クロックに従
って累積加算する累積加算手段を構成している。なお、
オアゲート３６の一方の入力端子にはリセットパルスの
入力端子２４が接続され、他方の入力端子にはリセット
パルスの入力端子３５が接続されている。すなわち、タ
イマー部３０のリセット動作は、入力端子２４に加えら
れるリセットパルスに従って基本時間データ生成部２０
と同時に行わせることもできるし、入力端子３５に加え
られるリセットパルスに従って基本時間データ生成部２
０とは独立して各タイマー部３０毎に個別に行わせるこ
ともできる。比較回路３４の他方の入力端子には設定レ
ジスタ３１の出力データが加えられている。比較回路３
４は設定レジスタ３１に設定された時間データと累積加
算手段を構成する加算回路３２の出力データの大小関係
を比較し、両者が等しくなったかまたは加算回路３２の
出力データが設定レジスタ３１に設定された時間データ
よりも大きくなった時点でタイムアウト信号を出力す
る。

【００１２】このように構成された装置の動作を図２の
フローチャートで説明する。まず、タイマー部３０の設
定レジスタ３１に所望の時間データＴＲ_nに対応したタ
イマー値ｔ_setを設定する（ステップ）。ここで、基
本クロック発生回路２１の出力周波数をｆ_xとすると、
時間データＴＲ_nは、ＴＲ_n＝ｔ_set・１／ｆ_xで表すこと
ができる。次に、分周クロック発生回路１０の出力周波
数ｆ_yを所望の設定精度がえられるように（ｆ_y＜ｆ_x）
を満たす範囲の値に設定する（ステップ）。続いて、
入力端子２４にリセットパルスを入力することにより、
カウンタ２２，分周レジスタ２３および加算レジスタ３
３をリセットしクリアする（ステップ）。その後、カ
ウンタ２２は基本クロックを逐次計数し、分周レジスタ
２３は分周クロックの立ち上がり毎にその時点における
カウンタ２２の計数値をホールドする（ステップ）。
なお、カウンタ２２の計数値は分周レジスタ２３にホー
ルドされた後に分周クロックの立ち上がりに同期してリ
セットクリアされる。

【００１３】一方、各タイマー部３０の加算回路３２の
一方の入力端子には分周クロックの立ち上がり毎に更新
ホールドされる分周レジスタ２３の出力データＡが入力
され、他方の入力端子には加算レジスタ３３の出力デー
タＢが入力される。これにより、加算回路３２の出力デ
ータはＡ＋Ｂになる。この出力データは比較回路３４の
一方の入力端子に入力されるとともに加算レジスタ３３
の入力端子に帰還され、Ｂ＝Ａ＋Ｂになる（ステップ
）。このステップの処理は各タイマー部で同時に並
行して実行される。各タイマー部３０の比較回路３４
は、設定レジスタ３１に設定されているタイマー値ｔ
_setと加算回路３２の出力データＡ＋Ｂ（＝Ｂ）の大小
関係を比較し（ステップ）、両者が等しくなったかま
たは加算回路３２の出力データＢが設定レジスタ３１に
設定された時間データｔ_setよりも大きくなった時点で
タイムアウト信号を出力する（ステップ）。

【００１４】このように構成することにより、基本クロ
ック発生回路２１から出力されるクロックを分周クロッ
ク発生回路１０から出力されるクロックで分周して各タ
イマー部３０に分周クロックに同期させて分配している
ので、各タイマー部３０におけるタイムアウト判定まで
の加算回路３２および比較回路３４の動作回数を基本ク
ロック発生回路から出力されるクロックに従って動作さ
せていた従来の構成に比べて削減でき、全体の消費電力
を低減できる。

【００１５】また、タイマー部の増設は容易であり、消
費電力の低減効果はタイマー部の数に比例して大きくな
る。また、分周クロックの周波数ｆ_yを高くすることに
よりタイマー部の設定精度を高くできるが消費電力の低
減効果は小さくなり、分周クロックの周波数ｆ_yを低く
することにより消費電力の低減効果は大きくできるがタ
イマー部の設定精度は低くなるので、用途に応じて適切
な値に設定すればよい。

【００１６】また、このように分周クロックの周波数ｆ
_yによってタイマー部３０のタイマー精度を設定してい
るので、分周クロックの周波数ｆ_yを変化させる毎にタ
イマー設定値を設定しなおしたり、タイマー設定値の桁
の読替えを行う必要はなく、操作が容易になる。

【００１７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、消費電力を比較的小さくでき、設定精度の変更が
容易に行える操作性の優れたタイマー回路を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１の動作を説明するフローチャートである。

【図３】従来のタイマー回路の一例を示す回路図であ
る。

【図４】図３のタイマーモジュールの一例を示すブロッ
ク図である。

【符号の説明】

１０ 分周クロック発生回路 ２０ 基本時間データ生成部 ２１ 基本クロック発生回路 ２２ カウンタ ２３，３６ 分周レジスタ ２４，３５ リセットパルス入力端子 ２５ オアゲート ３０ タイマー部 ３１ 設定レジスタ ３２ 加算回路 ３３ 分周レジスタ ３４ 比較回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】分周クロック発生回路と、 基本クロック発生回路，基本クロックを計数するカウン
   タ，このカウンタの計数値を分周クロックに従って分周
   データとしてホールドして出力する分周レジスタとで構
   成された基本時間データ生成部と、 所望の時間データが設定される設定レジスタ，基本時間
   データ生成部の分周レジスタにホールドされた分周デー
   タを分周クロックに従って累積加算する累積加算手段，
   これら設定レジスタに設定された時間データと累積加算
   手段の出力データの大小関係を比較してタイムアウト信
   号を出力する比較手段とで構成された少なくとも一つの
   タイマー部、とからなるタイマー回路。