JPH0752381B2 - Input circuit - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は相補性金属酸化膜トランジスタ（以下CMOSトラ
ンジスタ）における入力回路に関して特にキー・マトリ
クスにおけるキー・リース信号源を の表示駆動線と共用する場合の入力回路に関するもので
ある。TECHNICAL FIELD The present invention relates to an input circuit in a complementary metal oxide film transistor (hereinafter referred to as a CMOS transistor), and more particularly to a key lease signal source in a key matrix. The present invention relates to an input circuit when shared with the display drive line of FIG.

（従来技術） 一般に多数のキー・スイッチを入力する方法として、キ
ー・スイッチをキー・信号源とキー・リターン信号線の
交点にマトリクス状に配置し、キー信号源線を一本づつ
活性化（キー・スキャン）し、キー・リターン信号線に
入力された信号の有無で導通したキー・スイッチの位置
を検出するキー・マトリクス法が利用される。またこの
マトリクス法はキー入力だけでなく、時分割駆動される
表示にも利用される。(Prior Art) Generally, as a method of inputting a large number of key switches, key switches are arranged in a matrix at intersections of key signal sources and key return signal lines, and the key signal source lines are activated one by one ( The key matrix method is used to detect the position of the key switch which is conducted by the key scan) and the presence or absence of a signal input to the key return signal line. The matrix method is used not only for key input but also for time-division driven display.

さて、表示とキー入力の２つの回路を同一装置内で使う
時には、表示駆動線の一部をキー・マトリクスのキー信
号源として利用することが多い。第１図はLEDを時分割
で駆動する表示回路のデジット線をキー・マトリクスの
信号源として利用した場合の回路図の一例である。ここ
でデジット線2a〜2cはLED7aa〜7ccのアノード側に接続
され、セグメント4a〜4cはLED7aa〜7ccのカリード側に
接続されいる。キー・スイッチ8aa〜8ccは、一方の端子
をデジット線2a〜2cに、もう一方の端子をキー・リター
ン入力信号線3a〜3cに接続されている。When using two circuits for display and key input in the same device, a part of the display drive line is often used as a key signal source of the key matrix. FIG. 1 is an example of a circuit diagram when a digit line of a display circuit that drives LEDs in a time division manner is used as a key matrix signal source. Here, the digit lines 2a to 2c are connected to the anode side of the LEDs 7aa to 7cc, and the segments 4a to 4c are connected to the lead side of the LEDs 7aa to 7cc. The key switches 8aa to 8cc have one terminal connected to the digit lines 2a to 2c and the other terminal connected to the key return input signal lines 3a to 3c.

次に第１図の回路において、LED7ac,7bb,7caを点燈させ
るためには、まずデジット線2a及びセグメント線4a,4b
に高レベルの電圧を、またデジット線2b,2c及びセグメ
ント線4cに低レベルの電圧を加えることによりLED7acを
点燈させる。次にデジット線2b及びセグメント線4a,4c
に高レベルの電圧，デジット線2a,2c及びセグメント線4
bに低レベルの電圧を加えることによりLED7bbを点燈さ
せる。最後にデジット線2c及びセグメント線4a,4cに高
レベルの電圧，デジット線2a,2b及びセグメント線4aに
低レベルの電圧を加えて、LED7caを点燈させる。この事
を高速に行なうことにより、人間の目にはLED7ac,7bb,7
caが同時に点燈しているように見える。次にキー・マト
リクス上の導通している場所を検出する場合には、次の
通りである。第１図の回路においてキー・マトリクス上
のすべてのキーすなわち8aa〜8ccが押されいない（以下
OFFしていると記）時には、キー・リターン信号線3a〜3
cに接続されているプルダウン抵抗5a〜5cによって低レ
ベルの電圧になっている。ここでキー8bbが押されてい
る（以下ONしていると記）時に、キー・スイッチ8bbを
検出するためには、デジット線2bが高レベルの電圧の時
に、キー・リターン入力信号線3bの信号を入力する。す
なわちデジット線2a〜2bは前段ゲート回路，第１図回路
においてはインバータ1a〜ｂの出力であるからデジット
線2bが高レベルの電位となるためには、前段ゲート回路
のＰチャン側MOSトランジスタがONしている。したがっ
てデジット線2bに高レベルの電圧に、キー・スイッチ8b
bがONしたならデジット線2b及びキー・リターン信号線3
bには、インバータ1bのＰチャンMOSトランジスタのオン
抵抗値と抵抗5bによって分割された電圧があらわれる。
この電圧は、抵抗5bを十分大きく選んであるために、イ
ンバータ6bのしきい値よりも高レベルの電圧となり、イ
ンバータ6a〜6cのうちキー・スイッチのオンしている8b
bに接続しているインバーラ6bの出力だけが低レベルの
電圧となり6a及び6cの出力は高レベルの電圧となる。し
たがってデジット線2bに高レベルが加わっている時にイ
ンバータ6bの出力が低レベルである場合にはオンしてい
るキー・スイッチは8bbであると判断される。Next, in the circuit shown in FIG. 1, in order to turn on the LEDs 7ac, 7bb, 7ca, first, the digit line 2a and the segment lines 4a, 4b.
LED7ac is turned on by applying a high level voltage to the digit line 2b, 2c and the segment line 4c. Next, digit line 2b and segment lines 4a and 4c
High level voltage, digit lines 2a, 2c and segment line 4
LED7bb is turned on by applying a low level voltage to b. Finally, a high level voltage is applied to the digit line 2c and the segment lines 4a and 4c, and a low level voltage is applied to the digit lines 2a and 2b and the segment line 4a to turn on the LED 7ca. By doing this at high speed, the human eye will see LED7ac, 7bb, 7
It looks like the ca are lit at the same time. Next, when detecting a conducting place on the key matrix, the procedure is as follows. In the circuit of FIG. 1, all the keys on the key matrix, that is, 8aa to 8cc are not pressed.
When it is OFF), the key return signal lines 3a-3
It has a low level voltage due to pull-down resistors 5a to 5c connected to c. Here, in order to detect the key switch 8bb when the key 8bb is pressed (hereinafter referred to as ON), when the digit line 2b is at a high level voltage, the key return input signal line 3b Input the signal. That is, since the digit lines 2a to 2b are the outputs of the pre-stage gate circuit and the inverters 1a to 1b in the circuit of FIG. 1, the digit line 2b has a high-level potential. It is ON. Therefore, a high level voltage is applied to the digit line 2b and the key switch 8b
If b turns on, digit line 2b and key return signal line 3
In b, the on-resistance value of the P-channel MOS transistor of the inverter 1b and the voltage divided by the resistor 5b appear.
This voltage becomes a voltage at a level higher than the threshold value of the inverter 6b because the resistor 5b is selected to be sufficiently large, and among the inverters 6a to 6c, the key switch 8b whose
Only the output of the invar 6b connected to b becomes a low level voltage, and the outputs of 6a and 6c become a high level voltage. Therefore, when the high level is applied to the digit line 2b and the output of the inverter 6b is at the low level, it is determined that the key switch that is turned on is 8bb.

第２図は以上の説明をもとに、第１図回路においてLED7
ac,7bb,7caを点燈させかつキー・スイッチ8aa〜8ccのう
ち8bbのオンを検出する際の駆動波形の一例を示す。波
形9a,9b,9cはそれぞれデジット線2a,2b,2cに入力され、
波形10a,10b,10cは、それぞれセグメント線4a,4b,4cに
入力される。該波形を入力するなら、先に説明したよお
に区間Ａ（12aと13aが含まれる区間）において12aのタ
イミングで2a,4a,4bが高レベルの電圧,2b,2c及び4cが低
レベルの電圧となり7acが点燈、以下同様にして区間Ｂ
（12bと13bが含まれる区間）において12bのタイミング
で7bbが点灯し、区間Ｃ（12cと13cが含まれる区間）に
おいて12cのタイミングで7caが点燈する。また13a〜13c
のタイミングはキー・入力検出のためで、該タイミング
にあわせた波形11によって、インバータ6a〜6bの出力を
キー・データとして取り込むのである。すなわち、8bb
だけがオンしている場合を考える。まず13aのタイミン
グにおいてデジット線2aを高レベルの電圧にする。8aa,
8ab,8acのキーはオフしているので、インバータ6a〜6c
の出力はすべて高レベルの電圧となり、インバータ6a〜
6cの出力は波形11aにおいて低レベルの電圧になる時に
取りこまれるので8aa,8ab,8acがオフしていることが検
出される。つぎにタイミング13bによって2bが高レベル
の電圧となり、8bbのキーがオンしているから、インバ
ータ6a,6b,6cのうち6bの出力だけが低レベルの電圧とな
り、よって波形11によって取りこまれるデータは、8ba,
8bcがオフし,8bbがオンしていることを検出する。最後
に13cによって8ca,8cb,8ccがオフしていることが検出さ
れる。Based on the above explanation, Fig. 2 shows LED7 in the circuit of Fig. 1.
An example of drive waveforms when the ac, 7bb, 7ca are lit and the ON state of 8bb of the key switches 8aa to 8cc is detected is shown. Waveforms 9a, 9b, 9c are input to digit lines 2a, 2b, 2c,
The waveforms 10a, 10b, 10c are input to the segment lines 4a, 4b, 4c, respectively. If the waveform is input, 2a, 4a, 4b are high level voltage and 2b, 2c and 4c are low level at the timing of 12a in the section A (the section including 12a and 13a) as described above. It becomes a voltage and 7ac lights up.
7bb is lit at the timing of 12b in (section including 12b and 13b), and 7ca is lit at the timing of 12c in section C (section including 12c and 13c). Also 13a ~ 13c
The timing is for the key / input detection, and the outputs of the inverters 6a-6b are fetched as key data by the waveform 11 matched to the timing. That is, 8bb
Consider only if it is on. First, at the timing of 13a, the digit line 2a is set to a high level voltage. 8aa,
Since the keys of 8ab and 8ac are off, inverters 6a to 6c
The outputs of all become high level voltage, and inverter 6a ~
Since the output of 6c is captured when the voltage of the waveform 11a becomes a low level, it is detected that 8aa, 8ab, and 8ac are off. Next, at timing 13b, 2b becomes a high level voltage, and the key of 8bb is turned on, so only the output of 6b among the inverters 6a, 6b, 6c becomes a low level voltage, so the data captured by waveform 11 Is 8ba,
Detects that 8bc is off and 8bb is on. Finally, 13c detects that 8ca, 8cb, and 8cc are off.

以上は、LEDは時分割駆動回路とキー・マトリクスを組
合せたキー・入力装置の一例であるが、時分割駆動され
るLEDの周期はたいへん短かく、１つのキー・スイッチ
のオン，オフを検出する時間は該周期の時間と同じであ
る。よってキー・スイッチを人間が操作する場合には、
キー・スイッチの検出時間はほとんど無視できる。逆に
言えば、キー・スイッチのオンした状態で表示回路が駆
動していることになる。さて第１図回路において、LED7
bbが点燈している時にキー・スイッチ8bbがオンしてい
る場合を考える。この場合デジット線2bには前段インバ
ーター1bのＰチャンMOSトランジスタのオン抵抗と抵抗5
bによって分割された電圧があらわれ、LED7bbに加わる
電圧はキー・スイッチ8bbがオフしている場合にくら
べ、この分割される分、低い電圧しか加わらないことに
なる。このことはLEDの点燈能力をそこなうことにな
り、LEDにかぎらず電圧によって駆動される表示素子に
対してはすべて同じことがいえる。さてこの欠点をおき
なうものとして、従来プルダウン抵抗5a〜5cをオン抵抗
の高いＮチャンMOSトランジスタで代用させたものがあ
った。該MOSトランジスタのゲート信号としては、キー
入力検出する場合のキー・リターン信号入力タイミング
にあわせて、該MOSトランジスタをオンしてやれば、キ
ー入力検出時以外においては、該MOSトランジスタがオ
フしているので、電圧降下が起きない。またキー入力検
出時には、該MOSトランジスタがオンしているので、プ
ルダウン抵抗としてはたらく。ただし、この場合におい
ても、CMOS回路においては、該MOSトランジスタがオフ
しているとき、キー・リターン信号線上の電位は定まっ
ておらず、ノイズ等により電圧が変化することがあり、
その結果、インバータ6a〜6cに貫通電流を流れたりイン
バータ6a〜6cの出力が定まらなく誤動作をおこさせたり
する原因となっていた。The above is an example of a key input device in which an LED is a combination of a time-division drive circuit and a key matrix, but the period of the time-division-driven LED is very short, and the on / off state of one key switch is detected. The time to do is the same as the time of the cycle. Therefore, when a human operates the key switch,
The key switch detection time is almost negligible. Conversely speaking, the display circuit is driven with the key switch turned on. Now, in the circuit of Fig. 1, LED7
Consider the case where key switch 8bb is on when bb is lit. In this case, the digit line 2b has an ON resistance and a resistance 5 of the P-channel MOS transistor of the preceding inverter 1b.
A voltage divided by b appears, and the voltage applied to the LED 7bb is lower than that when the key switch 8bb is off, and thus only a low voltage is applied. This impairs the lighting ability of LEDs, and the same can be said for not only LEDs but also display elements driven by voltage. As a solution to this drawback, there is a conventional one in which the pull-down resistors 5a to 5c are replaced by N-channel MOS transistors having high on-resistance. As the gate signal of the MOS transistor, if the MOS transistor is turned on in synchronization with the key / return signal input timing when the key input is detected, the MOS transistor is turned off except when the key input is detected. , No voltage drop. Further, when the key input is detected, the MOS transistor is turned on, so that it works as a pull-down resistor. However, even in this case, in the CMOS circuit, when the MOS transistor is off, the potential on the key / return signal line is not fixed, and the voltage may change due to noise or the like.
As a result, a through current may flow through the inverters 6a to 6c or the outputs of the inverters 6a to 6c may be undefined, causing a malfunction.

（発明の目的） 本発明の目的は、CMOS回路における入力回路において、
データ線を複数の部分で共有するときに、入力回路側が
データの入力をしない時には入力回路の影響をなくし、
この際入力回路の状態をどちらか一方に固定できるよう
にする回路を提供するものである。(Object of the Invention) An object of the present invention is to provide an input circuit in a CMOS circuit,
When sharing the data line with multiple parts, eliminate the effect of the input circuit when the input circuit side does not input data,
In this case, a circuit is provided which enables the state of the input circuit to be fixed to either one.

（実施例） 本発明の一実施例の入力回路を第３図に示す。データ線
14のプルダウン用抵抗として、オン抵抗の高いＮチャン
ネルMOSトランジスタを用い、該トランジスタのゲート
入力として、入力読みこみタイミング11bを与え、さら
にこのゲート入力とデータ線とのNANDを取る。第３図回
路によれば、入力読みこみタイミング以外においては入
力制御信号線15は、低レベルの電圧となっているので、
NAND17の出力は低レベルの電圧に定まり、CMOS回路にお
いてはNANDゲートの状態が不定となってゲートを貫通電
流が流れることがなくなる。また入力読みこみタイミン
グにおいては入力制御信号線15は高レベルの電圧となる
のでＮチャンネルMOSトランジスタはオン状態となり、
抵抗として働き、しかもデータ線14に対してはNAND17は
インバータとして動作し、これは通常の入力回路に一致
する。(Embodiment) An input circuit of an embodiment of the present invention is shown in FIG. Data line
An N-channel MOS transistor having a high on-resistance is used as the pull-down resistor 14 and the input read timing 11b is given as the gate input of the transistor, and the NAND of the gate input and the data line is taken. According to the circuit of FIG. 3, since the input control signal line 15 has a low level voltage except at the input read timing,
The output of NAND17 is fixed at a low level voltage, and the state of the NAND gate becomes undefined in the CMOS circuit, so that no through current flows through the gate. At the input read timing, the input control signal line 15 has a high level voltage, so that the N-channel MOS transistor is turned on.
Acting as a resistor, and for the data line 14, the NAND 17 acts as an inverter, which corresponds to a normal input circuit.

該入力回路を用いて、第１図回路と同じ動作の回路を第
４図に示す。第４図においては、入力タイミング以外に
おいては、たとえキー・スイッチがはいっていてもLED
におけるセグメント線の電圧降下は生じない。またキー
・入力読み込みタイミングにおいては従来の入力回路と
同様に働く。またキー・スイッチがオフしている時には
キー・入力読みこみタイミング以外においてキー・リタ
ーン信号線3a〜3cの状態は不定となるが、NANDの出力と
しては、高レベルの電圧が出力される。FIG. 4 shows a circuit having the same operation as the circuit shown in FIG. 1 using the input circuit. In Fig. 4, except for the input timing, the LED is displayed even if the key switch is turned on.
There is no voltage drop on the segment line at. The key / input read timing works similarly to the conventional input circuit. When the key switch is off, the states of the key return signal lines 3a to 3c are undefined except at the key / input read timing, but a high level voltage is output as the output of the NAND.

（発明の効果） 以上説明したように本発明の入力回路によればデータ入
力線14を複数の回路において共有しても、入力回路の影
響は排除することができ、かつ該入力回路のデータ入力
線14の状態にかかわらず、入力読み込みタイミング以外
においてはNAND17の出力として高レベルに定まるという
大きな利点を有する。また本回路を変形したものとして
第５図回路も考えられる。第５図回路は、プルダウント
ランジスタのかわりにＰチャンネルMOSトランジスタを
プルアップ抵抗としてつかいNANDゲートのかわりにNOR
をつかっている。この場にはＰチャンネルMOSトランジ
スタのゲート信号として、入力タイミングにおいて低レ
ベルの電圧となるような、すなわち、第３図回路におい
てＮチャンネルMOSトランジスタ16のゲート信号波形の
インバータをとった出力を入力させればよい事はいうま
でもない。As described above, according to the input circuit of the present invention, even if the data input line 14 is shared by a plurality of circuits, the influence of the input circuit can be eliminated, and the data input of the input circuit can be eliminated. Regardless of the state of the line 14, there is a great advantage that the output of the NAND 17 is set to a high level except at the input read timing. A circuit shown in FIG. 5 can be considered as a modification of this circuit. The circuit in Fig. 5 uses a P-channel MOS transistor as a pull-up resistor instead of a pull-down transistor, and NOR instead of a NAND gate.
Is using. In this case, as the gate signal of the P-channel MOS transistor, the output of the inverter of the gate signal waveform of the N-channel MOS transistor 16 in the circuit of FIG. Needless to say

【図面の簡単な説明】[Brief description of drawings]

第１図は、時分割駆動されるLEDのデジット線をキー・
マトリクスのキー信号源として使用したときの入力回
路、第２図は、第１図のデジット線、セグメント線及び
データ入力タイミング信号のタイミングチャート。第３
図は本発明の回路図。第４図、本発明の一実施例。第５
図、本発明の変形。 なお図において、1a〜1b……インバータ,2a〜2c,20a〜2
0c……デジット線,3a〜3b,21a〜21c……キー・リターン
信号線,4a〜4c,22a〜22c……セグメント線,6a〜6c……
インバータ,7ac〜7cc,23aa〜23cc……LED 8aa〜8cc,24aa〜24cc……キー・スイッチ,25a〜25c……
ＮチャンネルMOSトランジスタ,26a〜26c……NANDゲー
ト,14,32……データ入力線,15,28,29……入力制御信号
線,16……ＮチャンネルMOSトランジスタ,17……NANDゲ
ート,31……2NORゲートFigure 1 shows the time-division driven LED digit line
FIG. 2 is a timing chart of the digit line, segment line and data input timing signal of FIG. 1 when used as a key signal source of a matrix. Third
The figure is a circuit diagram of the present invention. FIG. 4 shows an embodiment of the present invention. Fifth
Figure, a modification of the invention. In the figure, 1a to 1b ... Inverter, 2a to 2c, 20a to 2
0c ...... Digit line, 3a to 3b, 21a to 21c ...... Key return signal line, 4a to 4c, 22a to 22c ...... Segment line, 6a to 6c ......
Inverter, 7ac to 7cc, 23aa to 23cc …… LED 8aa to 8cc, 24aa to 24cc …… Key switch, 25a to 25c ……
N-channel MOS transistors, 26a to 26c …… NAND gates, 14,32 …… Data input lines, 15,28,29 …… Input control signal lines, 16 …… N-channel MOS transistors, 17 …… NAND gates, 31… … 2 NOR gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】キー・マトリクスへのキー・スキャン信号
の印可のための信号駆動線を共用して当該信号駆動線に
表示装置への表示駆動信号を前記キー・スキャン信号と
時分割に印可する回路装置に用いられる入力回路であっ
て、前記キー・マトリクスからの複数キー・リターン信
号線を夫々一方の入力とする複数のゲート回路と、電位
点を前記複数のゲート回路の対応するゲート回路の前記
一方の入力との間に夫々接続された複数のMOSトランジ
スタと、前記複数のゲート回路の夫々の他方の入力およ
び前記複数のMOSトランジスタの夫々のゲートに共通接
続された入力制御信号線とを備え、前記入力制御信号線
は、前記信号駆動線への前記キー・スキャン信号の印可
にもとづくキー入力検出タイミング期間は前記複数のMO
Sトランジスタを導通させる第１の信号レベルを受け、
それ以外の期間は前記複数のMOSトランジスタを非導通
とさせる第２の信号レベルを受け、前記複数のゲート回
路の夫々は前記第２の信号レベルにより所定の出力レベ
ルに固定されることを特徴とする入力回路。1. A signal drive line for applying a key scan signal to a key matrix is shared, and a display drive signal to a display device is applied to the signal drive line in time division with the key scan signal. An input circuit used in a circuit device, comprising: a plurality of gate circuits each having a plurality of key return signal lines from the key matrix as one input, and a potential point of a corresponding gate circuit of the plurality of gate circuits. A plurality of MOS transistors respectively connected between the one input and an input control signal line commonly connected to the other input of each of the plurality of gate circuits and each gate of the plurality of MOS transistors; The input control signal line has a plurality of MOs during a key input detection timing period based on the application of the key scan signal to the signal drive line.
Receives a first signal level that causes the S-transistor to conduct,
During the other period, the second signal level that makes the plurality of MOS transistors non-conductive is received, and each of the plurality of gate circuits is fixed to a predetermined output level by the second signal level. Input circuit to do.