JPH0751366B2 - 出力制御方法 - Google Patents
出力制御方法Info
- Publication number
- JPH0751366B2 JPH0751366B2 JP60138979A JP13897985A JPH0751366B2 JP H0751366 B2 JPH0751366 B2 JP H0751366B2 JP 60138979 A JP60138979 A JP 60138979A JP 13897985 A JP13897985 A JP 13897985A JP H0751366 B2 JPH0751366 B2 JP H0751366B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- address
- dot pattern
- pattern data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
- G06K2215/0002—Handling the output data
- G06K2215/0062—Handling the output data combining generic and host data, e.g. filling a raster
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
- G06K2215/0002—Handling the output data
- G06K2215/0062—Handling the output data combining generic and host data, e.g. filling a raster
- G06K2215/0065—Page or partial page composition
- G06K2215/0068—Line composition, e.g. kerning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
- Character Spaces And Line Spaces In Printers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は出力すべき複数の文字パターン間の出力ドット
位置を可変に調整して出力することができる出力制御方
法に関するものである。
位置を可変に調整して出力することができる出力制御方
法に関するものである。
［従来の技術］ 従来、例えば文章情報等をビツトイメージで出力する方
式のプリンタにおいては、上記文章情報の文字コードに
応じた文字パターンデータを、一旦内部の画像メモリ上
にビツトイメージで展開してから出力している。そのよ
うなプリンタの画像メモリは、CPUのデータバス等に対
応して一般に４ないし８ビツト単位で読み出し、又は書
き込みが行われているが、前記文字パターンデータは８
×10ビツトや14×18ビツト、24×24ビツト等さまざまで
あり、これを前記画像メモリ上に所定の文字間隔等で展
開するためには、前記画像メモリのアドレスに応じて前
記文字パターンデータをビツト単位でシフトする、つま
り出力ドット位置を調整する必要がある。
式のプリンタにおいては、上記文章情報の文字コードに
応じた文字パターンデータを、一旦内部の画像メモリ上
にビツトイメージで展開してから出力している。そのよ
うなプリンタの画像メモリは、CPUのデータバス等に対
応して一般に４ないし８ビツト単位で読み出し、又は書
き込みが行われているが、前記文字パターンデータは８
×10ビツトや14×18ビツト、24×24ビツト等さまざまで
あり、これを前記画像メモリ上に所定の文字間隔等で展
開するためには、前記画像メモリのアドレスに応じて前
記文字パターンデータをビツト単位でシフトする、つま
り出力ドット位置を調整する必要がある。
これを実現するため、CPUと画像メモリとの間にシフト
回路を用意し、それによって文字パターンデータのシフ
トを行った後、画像メモリに書込むという方法が考えら
れるが、各文字パターン毎にシフトが異なる場合に、い
ちいちCPUからシフト回路にシフト値を設定し直さなけ
ればならないという欠点があった。
回路を用意し、それによって文字パターンデータのシフ
トを行った後、画像メモリに書込むという方法が考えら
れるが、各文字パターン毎にシフトが異なる場合に、い
ちいちCPUからシフト回路にシフト値を設定し直さなけ
ればならないという欠点があった。
［発明が解決しようとする課題］ 本発明は上記従来例に鑑みてなされたもので、文字パタ
ーンの長さ或いは文字パターン間の間隔に基づいて、各
文字パターンの出力ドット位置を調整する出力制御方法
を提供することを目的とする。
ーンの長さ或いは文字パターン間の間隔に基づいて、各
文字パターンの出力ドット位置を調整する出力制御方法
を提供することを目的とする。
［問題点を解決するための手段］ 上記目的を達成するために本発明の出力制御方法は以下
のような工程を備える。即ち、 文字パターンを表すドットパターンデータを１アドレス
が所定長ビットのメモリに記憶して出力する出力制御方
法であって、 文字パターンの一部を構成するドットパターンデータを
受信する受信工程と、 文字パターンの出力間隔に応じて前記ドットパターンデ
ータのシフト量を表すシフト量データを発生する発生工
程と、 前記シフト量データに応じてシフトしたドットパターン
データを前記所定長ビット単位のビット列で出力する出
力工程と、 前記出力工程で出力される前記所定長のビット列のそれ
ぞれを書込むべき前記メモリのアドレスを指定する指定
工程と、 前記指定工程で指定された前記メモリのアドレスに前記
所定長のビット列を書込むとともに、当該アドレスに既
に書込まれているビット列があるときは前記出力工程に
より出力されるシフトされたドットパターンデータの所
定長ビット列と合成し、合成されたドットパターンデー
タを前記所定長ビット列に対応する前記メモリのアドレ
スに書込む工程とを有することを特徴とする。
のような工程を備える。即ち、 文字パターンを表すドットパターンデータを１アドレス
が所定長ビットのメモリに記憶して出力する出力制御方
法であって、 文字パターンの一部を構成するドットパターンデータを
受信する受信工程と、 文字パターンの出力間隔に応じて前記ドットパターンデ
ータのシフト量を表すシフト量データを発生する発生工
程と、 前記シフト量データに応じてシフトしたドットパターン
データを前記所定長ビット単位のビット列で出力する出
力工程と、 前記出力工程で出力される前記所定長のビット列のそれ
ぞれを書込むべき前記メモリのアドレスを指定する指定
工程と、 前記指定工程で指定された前記メモリのアドレスに前記
所定長のビット列を書込むとともに、当該アドレスに既
に書込まれているビット列があるときは前記出力工程に
より出力されるシフトされたドットパターンデータの所
定長ビット列と合成し、合成されたドットパターンデー
タを前記所定長ビット列に対応する前記メモリのアドレ
スに書込む工程とを有することを特徴とする。
［作用］ 以上の構成において、文字パターンの一部を構成するド
ットパターンデータを受信し、文字パターンの出力間隔
に応じてドットパターンデータのシフト量を表すシフト
量データを発生する。そして受信したドットパターンデ
ータをシフト量データに応じてシフトし、そのドットパ
ターンデータを所定長ビット単位のビット列で出力し、
その出力される所定長のビット列のそれぞれを書込むべ
きメモリのアドレスを指定して、そのメモリのアドレス
に所定長のビット列を書込む。その際、そのアドレスに
既にシフトされたドットパターンデータが記憶されてい
れば、その記憶されているドットパターンデータと、出
力されるシフトされたドットパターンデータの所定長の
ビット列と合成し、その合成されたドットパターンデー
タをその所定長ビット列に対応するメモリのアドレスに
書込む。
ットパターンデータを受信し、文字パターンの出力間隔
に応じてドットパターンデータのシフト量を表すシフト
量データを発生する。そして受信したドットパターンデ
ータをシフト量データに応じてシフトし、そのドットパ
ターンデータを所定長ビット単位のビット列で出力し、
その出力される所定長のビット列のそれぞれを書込むべ
きメモリのアドレスを指定して、そのメモリのアドレス
に所定長のビット列を書込む。その際、そのアドレスに
既にシフトされたドットパターンデータが記憶されてい
れば、その記憶されているドットパターンデータと、出
力されるシフトされたドットパターンデータの所定長の
ビット列と合成し、その合成されたドットパターンデー
タをその所定長ビット列に対応するメモリのアドレスに
書込む。
［実施例］ この問題を解決するための一手段として、例えば第１図
に示す実施例ではは、記憶手段としてのRAM118と、指示
手段としての文字間ピッチレジスタ103とを備える。
に示す実施例ではは、記憶手段としてのRAM118と、指示
手段としての文字間ピッチレジスタ103とを備える。
かかる第１図の構成において、データラッチ102にラッ
チされた文字パターンデータと、文字間ピッチレジスタ
103の指示値をROM110のアドレスとし、ROM110より読み
出された前記文字パターンデータのシフト値を、アドレ
スラッチ113にラッチされたRAM118のアドレスに書き込
む。
チされた文字パターンデータと、文字間ピッチレジスタ
103の指示値をROM110のアドレスとし、ROM110より読み
出された前記文字パターンデータのシフト値を、アドレ
スラッチ113にラッチされたRAM118のアドレスに書き込
む。
以下、添付図面に従つて本発明の実施例を詳細に説明す
る。
る。
［データ変換回路構成（第１図）（第２図）］ 第１図は本発明の一実施例である文字パターンのデータ
変換回路を示したもので、矢印は信号又は情報を示し、
矢印の途中に斜線と共に記された数字はその信号又は情
報が何ビツトで構成されているかを示している。
変換回路を示したもので、矢印は信号又は情報を示し、
矢印の途中に斜線と共に記された数字はその信号又は情
報が何ビツトで構成されているかを示している。
101は図示しないデータ発生回路より送られてくる例え
ば文字パターンデータで８ビツトで構成されている。10
2は文字パターンデータ101をラツチ信号126によりラツ
チするラツチ回路、103は文字間のピツチデータを記憶
する文字間ピツチレジスタで、このレジスタ103の値が
文字パターンデータ101のシフト量を決定し、出力ドッ
ト位置を調整できるようにしている。
ば文字パターンデータで８ビツトで構成されている。10
2は文字パターンデータ101をラツチ信号126によりラツ
チするラツチ回路、103は文字間のピツチデータを記憶
する文字間ピツチレジスタで、このレジスタ103の値が
文字パターンデータ101のシフト量を決定し、出力ドッ
ト位置を調整できるようにしている。
104は文字間ピツチレジスタ103とレジスタ105の出力を
加算して出力する３ビツトの加算器、105は加算器104の
出力をラツチ信号107の立上りでラツチし、クリア信号1
09によりクリアされるレジスタ、106は主制御部でマイ
クロコンピユータなどのCPU及びROM,RAM部（106−１〜
３）を含む。
加算して出力する３ビツトの加算器、105は加算器104の
出力をラツチ信号107の立上りでラツチし、クリア信号1
09によりクリアされるレジスタ、106は主制御部でマイ
クロコンピユータなどのCPU及びROM,RAM部（106−１〜
３）を含む。
110はROMでレジスタ105よりの信号111と、データラツチ
102よりの信号112と、主制御部106よりの信号121とをア
ドレス信号としてデータ120を出力する。113はホストコ
ンピュータ等よりのアドレス情報114をラツチ信号126に
よりラツチするアドレスラツチ、116はアドレスラツチ1
13の出力と主制御部106よりの信号117とを加算する加算
器、118はRAMで主制御部106よりの書き込み信号119によ
り、OR回路122の出力を加算器116の出力で示されるアド
レスに書き込む。
102よりの信号112と、主制御部106よりの信号121とをア
ドレス信号としてデータ120を出力する。113はホストコ
ンピュータ等よりのアドレス情報114をラツチ信号126に
よりラツチするアドレスラツチ、116はアドレスラツチ1
13の出力と主制御部106よりの信号117とを加算する加算
器、118はRAMで主制御部106よりの書き込み信号119によ
り、OR回路122の出力を加算器116の出力で示されるアド
レスに書き込む。
123はRAM118の出力データを主制御部106よりのラツチ信
号124によりラツチするデータラツチ回路、125はラツチ
信号126よりラツチされ、データ101がデータラツチ102
にラツチされたことを、主制御部106に伝えるＤタイプ
のフリツプフロツプである。
号124によりラツチするデータラツチ回路、125はラツチ
信号126よりラツチされ、データ101がデータラツチ102
にラツチされたことを、主制御部106に伝えるＤタイプ
のフリツプフロツプである。
第２図はROM110の内容を示した図で、レジスタ105より
の３ビツトA8〜A10信号111と主制御部106よりの信号121
と、データクラツチ102よりの８ビツトデータA0〜A7112
をアドレスとした時に、ROM110より出力されるデータ12
0の内容を表わしている。
の３ビツトA8〜A10信号111と主制御部106よりの信号121
と、データクラツチ102よりの８ビツトデータA0〜A7112
をアドレスとした時に、ROM110より出力されるデータ12
0の内容を表わしている。
［文字パターンのシフト例（第３図（ａ）〜（ｃ））］ 第３図（ａ）は８×10ビツトの文字パターンを示し、第
３図（ｂ）は本図（ａ）で表わされる文字パターンを文
字間ピツチ２で印字用紙上に印字した場合の図で、第３
図（ｃ）は第３図（ｂ）に示すライン30の印字データ
（ビツトイメージ）とアドレスとの関係を示す図で、3
1,32は文字“A"のデータ、33は文字“F"のデータ、34は
文字“D"のライン30上のデータである。
３図（ｂ）は本図（ａ）で表わされる文字パターンを文
字間ピツチ２で印字用紙上に印字した場合の図で、第３
図（ｃ）は第３図（ｂ）に示すライン30の印字データ
（ビツトイメージ）とアドレスとの関係を示す図で、3
1,32は文字“A"のデータ、33は文字“F"のデータ、34は
文字“D"のライン30上のデータである。
［回路動作説明（第１図）〜（第４図）］ 以下第１図〜第４図をもとに、第３図（ｂ），（ｃ）の
如く変換する場合について説明する。
如く変換する場合について説明する。
この場合文字間ピツチレジスタ103にはあらかじめ２（0
10）がセツトされていて、レジスタ105は主制御部106よ
りのクリア信号109によりあらかじめクリアされてい
て、またRAM118もすべてクリアされているものとする。
10）がセツトされていて、レジスタ105は主制御部106よ
りのクリア信号109によりあらかじめクリアされてい
て、またRAM118もすべてクリアされているものとする。
まずRAM118に書き込むためのデータ101とアドレスデー
タ114が外部より与えられ、次に書き込みパルスである
ラツチ信号126が与えられると（このときアドレスデー
タ114はｎでデータ101は第３図（ｃ）の“00011000"で
ある。）ＤフリツプフロツプのＱ出力127がHIGHレベル
となり主制御部106にデータが送られてきたことを知ら
せる（第４図T1タイミング）。
タ114が外部より与えられ、次に書き込みパルスである
ラツチ信号126が与えられると（このときアドレスデー
タ114はｎでデータ101は第３図（ｃ）の“00011000"で
ある。）ＤフリツプフロツプのＱ出力127がHIGHレベル
となり主制御部106にデータが送られてきたことを知ら
せる（第４図T1タイミング）。
このとき主制御部106は信号117,121をともにLOWレベル
にして、レジスタ105をクリアしているため、レジスタ1
05の出力データ111は０であり、ROM110の出力データ120
はデータ112と同じ“00011000“となつている。このデ
ータは第４図T2のタイミングで書き込み信号119よりRAM
118のｎ番地に書き込まれる。
にして、レジスタ105をクリアしているため、レジスタ1
05の出力データ111は０であり、ROM110の出力データ120
はデータ112と同じ“00011000“となつている。このデ
ータは第４図T2のタイミングで書き込み信号119よりRAM
118のｎ番地に書き込まれる。
つづいて主制御部106は加算器104の出力を、レジスタ10
5にラツチすべくラツチ信号107を出力する。これにより
レジスタ105の出力データ111が“010"となり同時にＤフ
リツプフロツプ125がクリアされ、信号127がLOWレベル
になる（T3タイミング）。
5にラツチすべくラツチ信号107を出力する。これにより
レジスタ105の出力データ111が“010"となり同時にＤフ
リツプフロツプ125がクリアされ、信号127がLOWレベル
になる（T3タイミング）。
次にアドレスデータ114がｎ＋１番地、データ101が“00
011000"が前と同様に入力されると（T4タイミング）、R
OM110のアドレスは“001000011000"となり、その出力デ
ータ120は“00000110"となる（第２図参照）。RAM118の
ｎ＋１番地のデータは０であるから、このデータをラツ
チ信号124によりデータラツチ123にラツチすると、OR回
路122の出力データ108は出力データ120に等しくなり（T
5タイミング）、つぎの書き込み信号119によつてｎ＋１
番地に“00000110"が書き込まれる（T6タイミング）。
011000"が前と同様に入力されると（T4タイミング）、R
OM110のアドレスは“001000011000"となり、その出力デ
ータ120は“00000110"となる（第２図参照）。RAM118の
ｎ＋１番地のデータは０であるから、このデータをラツ
チ信号124によりデータラツチ123にラツチすると、OR回
路122の出力データ108は出力データ120に等しくなり（T
5タイミング）、つぎの書き込み信号119によつてｎ＋１
番地に“00000110"が書き込まれる（T6タイミング）。
つぎに信号117、信号121をHIGHレベルにするとRAM118の
アドレス115はｎ＋２番地となる（T7タイミング）。こ
の状態でラツチ信号124を出力すると、データラツチ123
にはRAM118のｎ＋２番地の内容、即ち０がラツチされ、
一方ROM110のアドレスは“101000011000"となりROM110
の出力データ120は“00000000"となる（T8タイミン
グ）。この後書き込み信号119によりRAM118のｎ＋２番
地に０が書き込まれる（T9タイミング）。
アドレス115はｎ＋２番地となる（T7タイミング）。こ
の状態でラツチ信号124を出力すると、データラツチ123
にはRAM118のｎ＋２番地の内容、即ち０がラツチされ、
一方ROM110のアドレスは“101000011000"となりROM110
の出力データ120は“00000000"となる（T8タイミン
グ）。この後書き込み信号119によりRAM118のｎ＋２番
地に０が書き込まれる（T9タイミング）。
主制御部106は信号127を出力してレジスタ105のラツチ
と、Ｄフリツプフロツプ125のクリアを行うと、レジス
タ105の出力111は“100"（010＋010＝100）となる（T10
タイミング）。またこのときほぼ同時に信号117,121を
共にLOWレベルにする。
と、Ｄフリツプフロツプ125のクリアを行うと、レジス
タ105の出力111は“100"（010＋010＝100）となる（T10
タイミング）。またこのときほぼ同時に信号117,121を
共にLOWレベルにする。
つづいてアドレス114がｎ＋２番地、データ101が“1111
1111"として送られてくると（T11タイミング）、ROM110
のアドレスは“010011111111"となるため、出力データ1
20は“00001111"となり、RAM118のｎ＋２番地には“000
01111"が書き込まれる。この後、信号117と121をHIGHレ
ベルにしてRAM118のｎ＋３番地をデータラツチ123に読
み出すとともに、ROM120のアドレスを“110011111111"
にすることにより出力データ120は“11110000"になるた
め、書き込み信号119によりRAM118のアドレスｎ＋３番
地には“11110000"が書き込まれる（T12タイミング）。
1111"として送られてくると（T11タイミング）、ROM110
のアドレスは“010011111111"となるため、出力データ1
20は“00001111"となり、RAM118のｎ＋２番地には“000
01111"が書き込まれる。この後、信号117と121をHIGHレ
ベルにしてRAM118のｎ＋３番地をデータラツチ123に読
み出すとともに、ROM120のアドレスを“110011111111"
にすることにより出力データ120は“11110000"になるた
め、書き込み信号119によりRAM118のアドレスｎ＋３番
地には“11110000"が書き込まれる（T12タイミング）。
以下前述の動作を繰り返して、例えば次に第３図
（ｂ），（ｃ）の文字“D"の文字パターン34がｎ＋３番
地のアドレスで送られてくると、RAM118のアドレスｎ＋
３番地にはデータラツチ123の出力“11110000"とデータ
120の“00000011"とがOR回路122により論理和がとられ
て格納される。
（ｂ），（ｃ）の文字“D"の文字パターン34がｎ＋３番
地のアドレスで送られてくると、RAM118のアドレスｎ＋
３番地にはデータラツチ123の出力“11110000"とデータ
120の“00000011"とがOR回路122により論理和がとられ
て格納される。
［主制御部の動作手順（第１図）（第５図）］ 第５図は主制御部106のROM部106−２に格納された制御
手順を説明するフローチヤートである。
手順を説明するフローチヤートである。
まずステツプS1においてレジスタ105をクリアするとと
もに、信号117,121をLOWレベルにしておく。ステツプS2
では外部よりアドレスデータ114とデータ101が送られて
きたかどうかを、Ｄフリツプフロツプ125のＱ出力127に
よつて検出する。データが送られてくるとステツプS3に
進み、データラツチ123にラツチ信号124を出力して、現
在のアドレス115の示す番地の内容をOR回路122に出力す
る。
もに、信号117,121をLOWレベルにしておく。ステツプS2
では外部よりアドレスデータ114とデータ101が送られて
きたかどうかを、Ｄフリツプフロツプ125のＱ出力127に
よつて検出する。データが送られてくるとステツプS3に
進み、データラツチ123にラツチ信号124を出力して、現
在のアドレス115の示す番地の内容をOR回路122に出力す
る。
ステツプS4ではRAM118にデータ128を書き込むべく、書
き込み信号119を出力する。その後ステツプS5で信号11
7,121をHIGHレベルにして、RAM118のアドレスを＋１
し、かつROM120の出力データ120を切り換える。
き込み信号119を出力する。その後ステツプS5で信号11
7,121をHIGHレベルにして、RAM118のアドレスを＋１
し、かつROM120の出力データ120を切り換える。
ステツプS6,S7はステツプS3,S4と同様にデータラツチ12
3にRAM118の内容をラツチし、OR回路122によつてデータ
120と論理和をとつたデータ128を書き込む。ステツプS8
では信号121,117を再びLOWにして、ステツプS9でＤフリ
ツプフロツプをクリアし、レジスタ105に文字間ピツチ
レジスタ103の値を加えてラツチする。
3にRAM118の内容をラツチし、OR回路122によつてデータ
120と論理和をとつたデータ128を書き込む。ステツプS8
では信号121,117を再びLOWにして、ステツプS9でＤフリ
ツプフロツプをクリアし、レジスタ105に文字間ピツチ
レジスタ103の値を加えてラツチする。
尚本実施例では文字間ピツチを３ビツト、データ101を
８ビツト、アドレス情報116を16ビツトとして説明した
が、他のビツト数についても実施可能であることはいう
までもない。
８ビツト、アドレス情報116を16ビツトとして説明した
が、他のビツト数についても実施可能であることはいう
までもない。
また主制御部106はCPUにて構成するように説明したが、
ハードウエア回路にて実現しても良い。またシフト数を
決定する文字間ピツチはメモリでなくデジタルスイツチ
等によつて指定するようにもできる。
ハードウエア回路にて実現しても良い。またシフト数を
決定する文字間ピツチはメモリでなくデジタルスイツチ
等によつて指定するようにもできる。
以上説明したように本実施例によれば、シフト数を予め
設定しておくことにより、通常のデータ入力でデータの
シフトが実現できるため、データの処理速度を向上する
ことができる。
設定しておくことにより、通常のデータ入力でデータの
シフトが実現できるため、データの処理速度を向上する
ことができる。
［発明の効果］ 以上説明したように本発明によれば、文字パターンの出
力間隔に応じたシフト量を設定するだけで、入力した文
字パターンを示すドットパターンを順次メモリに展開し
て記憶することができるため、文字パターンのメモリへ
の展開を高速に行うことができるという効果がある。
力間隔に応じたシフト量を設定するだけで、入力した文
字パターンを示すドットパターンを順次メモリに展開し
て記憶することができるため、文字パターンのメモリへ
の展開を高速に行うことができるという効果がある。
第１図は本発明の一実施例を示す回路ブロツク図、 第２図はデータ変換ROMの内容を示す図、 第３図（ａ）は８×10の文字パターンの一例を示す図、 第３図（ｂ）は２ビツト間隔で印字した印字例を示す
図、 第３図（ｃ）は第３図（ｂ）の印字を実行したときのメ
モリ構成図、 第４図は本実施例のタイミングチヤート、 第５図は主制御部の動作フローチヤートである。 図中、101……データ信号、102,123……データラツチ、
103……文字間ピツチレジスタ、104,116……加算器、10
6……主制御部、110……ROM、113……アドレスラツチ、
114……アドレスデータ、118……RAM、122……OR回路、
125……Ｄフリツプフロツプである。
図、 第３図（ｃ）は第３図（ｂ）の印字を実行したときのメ
モリ構成図、 第４図は本実施例のタイミングチヤート、 第５図は主制御部の動作フローチヤートである。 図中、101……データ信号、102,123……データラツチ、
103……文字間ピツチレジスタ、104,116……加算器、10
6……主制御部、110……ROM、113……アドレスラツチ、
114……アドレスデータ、118……RAM、122……OR回路、
125……Ｄフリツプフロツプである。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 1/16 9471−5Ｇ
Claims (1)
- 【請求項１】文字パターンを表すドットパターンデータ
を１アドレスが所定長ビットのメモリに記憶して出力す
る出力制御方法であって、 文字パターンの一部を構成するドットパターンデータを
受信する受信工程と、 文字パターンの出力間隔に応じて前記ドットパターンデ
ータのシフト量を表すシフト量データを発生する発生工
程と、 前記シフト量データに応じてシフトしたドットパターン
データを前記所定長ビット単位のビット列で出力する出
力工程と、 前記出力工程で出力される前記所定長のビット列のそれ
ぞれを書込むべき前記メモリのアドレスを指定する指定
工程と、 前記指定工程で指定された前記メモリのアドレスに前記
所定長のビット列を書込むとともに、当該アドレスに既
に書込まれているビット列があるときは前記出力工程に
より出力されるシフトされたドットパターンデータの所
定長のビット列と合成し、合成されたドットパターンデ
ータを前記所定長ビット列に対応する前記メモリのアド
レスに書込む工程と、 を有することを特徴とする出力制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138979A JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
| DE19863621426 DE3621426A1 (de) | 1985-06-27 | 1986-06-26 | Binaerdaten-prozessor |
| US08/141,706 US5579465A (en) | 1985-06-27 | 1993-10-27 | Shifted character pattern data processor |
| US08/471,880 US5588101A (en) | 1985-06-27 | 1995-06-07 | Bit data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138979A JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61297152A JPS61297152A (ja) | 1986-12-27 |
| JPH0751366B2 true JPH0751366B2 (ja) | 1995-06-05 |
Family
ID=15234640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138979A Expired - Lifetime JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5579465A (ja) |
| JP (1) | JPH0751366B2 (ja) |
| DE (1) | DE3621426A1 (ja) |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
| US3997771A (en) * | 1975-05-05 | 1976-12-14 | Honeywell Inc. | Apparatus and method for performing an arithmetic operation and multibit shift |
| US4122534A (en) * | 1977-06-17 | 1978-10-24 | Northern Telecom Limited | Parallel bidirectional shifter |
| US4149263A (en) * | 1977-06-20 | 1979-04-10 | Motorola, Inc. | Programmable multi-bit shifter |
| US4300206A (en) * | 1977-06-30 | 1981-11-10 | International Business Machines Corporation | Flexible text and image generator for a raster printer |
| EP0059487A3 (en) * | 1978-05-31 | 1986-03-26 | PURDY, Haydn Victor | Reproduction of character images, particularly for typesetting apparatus |
| JPS5523501A (en) * | 1978-06-29 | 1980-02-20 | Fujitsu Ltd | Shift operation unit |
| GB2048624B (en) * | 1979-05-02 | 1982-12-15 | Ibm | Graphics display apparatus |
| JPS5652441A (en) * | 1979-10-05 | 1981-05-11 | Pioneer Electronic Corp | Programmable bit shift circuit |
| JPS5654489A (en) * | 1979-10-09 | 1981-05-14 | Epson Corp | Character formation system |
| GB2075309B (en) * | 1980-04-29 | 1984-03-07 | Sony Corp | Processing binary data framing |
| US4527252A (en) * | 1981-06-05 | 1985-07-02 | Xerox Corporation | Character generator |
| US4451883A (en) * | 1981-12-01 | 1984-05-29 | Honeywell Information Systems Inc. | Bus sourcing and shifter control of a central processing unit |
| JPS58110255A (ja) * | 1981-12-25 | 1983-06-30 | Hitachi Ltd | プリンタ制御装置 |
| US4625295A (en) * | 1982-01-25 | 1986-11-25 | Skinner James T | Textual comparison system for locating desired character strings and delimiter characters |
| JPS58154079A (ja) * | 1982-03-05 | 1983-09-13 | Hitachi Koki Co Ltd | 活字配列デ−タ編集装置 |
| US4462701A (en) * | 1982-05-11 | 1984-07-31 | International Business Machines Corporation | Printing system wherein justification determination is shared between a host processor and a printer |
| US4590585A (en) * | 1982-08-13 | 1986-05-20 | International Business Machines | Character generator for raster printer |
| JPS59105685A (ja) * | 1982-12-09 | 1984-06-19 | アルプス電気株式会社 | 文字パタ−ンの発生方法 |
| JPS59202867A (ja) * | 1983-05-04 | 1984-11-16 | Sanyo Electric Co Ltd | 印字制御装置 |
| US4615010A (en) * | 1983-06-27 | 1986-09-30 | International Business Machines Corporation | Field effect transistor (FET) cascode current switch (FCCS) |
| DE3486126T2 (de) * | 1983-09-29 | 1993-11-04 | Matsushita Electric Ind Co Ltd | Expansions- und/oder ziehungsverfahren und -geraet fuer bilddaten. |
| US4604723A (en) * | 1983-10-17 | 1986-08-05 | Sanders Associates, Inc. | Bit-slice adder circuit |
| US4627749A (en) * | 1984-02-21 | 1986-12-09 | Pitney Bowes Inc. | Character generator system for dot matrix printers |
| JPS6246664A (ja) * | 1985-08-23 | 1987-02-28 | Sharp Corp | 拡大装飾文字出力装置 |
-
1985
- 1985-06-27 JP JP60138979A patent/JPH0751366B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-26 DE DE19863621426 patent/DE3621426A1/de active Granted
-
1993
- 1993-10-27 US US08/141,706 patent/US5579465A/en not_active Expired - Fee Related
-
1995
- 1995-06-07 US US08/471,880 patent/US5588101A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3621426A1 (de) | 1987-01-08 |
| JPS61297152A (ja) | 1986-12-27 |
| US5579465A (en) | 1996-11-26 |
| DE3621426C2 (ja) | 1990-08-30 |
| US5588101A (en) | 1996-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0751366B2 (ja) | 出力制御方法 | |
| JPS594706B2 (ja) | 印字パタ−ン発生装置 | |
| JPH0228474B2 (ja) | ||
| US5471562A (en) | Printer having a bit shift function | |
| JP2538388B2 (ja) | パタ―ン変換装置 | |
| JPH02171914A (ja) | 印刷データ生成装置 | |
| JPS6037632Y2 (ja) | 小型電子式計算機における印字回路 | |
| JP2541221B2 (ja) | 装飾パタ―ン出力方法 | |
| JP2846357B2 (ja) | フォントメモリ装置 | |
| JP3039554B2 (ja) | メモリアクセス回路及び出力装置 | |
| JPH0777810B2 (ja) | 文字信号発生装置のライン発生方法 | |
| JPS6364086A (ja) | 出力装置 | |
| JPH0357660A (ja) | 強調文字発生回路 | |
| JPS58107591A (ja) | 重ね文字パタ−ン発生方式 | |
| JPS59125163A (ja) | ファクシミリ符号変換装置 | |
| JPS63157194A (ja) | 図形文字処理装置 | |
| JPH0647301B2 (ja) | キヤラクタパタ−ン発生装置 | |
| JPH0426137B2 (ja) | ||
| JPH05294016A (ja) | 画像データ出力方法 | |
| JPS6218275A (ja) | 印字制御装置 | |
| JPH09198500A (ja) | イメージデータ画質改善回路 | |
| JPS61175049A (ja) | 印字制御装置 | |
| JPS61173951A (ja) | 印字制御装置 | |
| JPH0569232B2 (ja) | ||
| JPS6010293A (ja) | 文字パタ−ン発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |