JPH07506902A - コード化物品とその他同種類のものの遠隔識別用電子システムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コード化物品とその地間種類のものの遠隔識別用電子システムおよび方法この発 明は、同時に多数の電子コード化物品を、高速（１秒のほんの一部分内に）、か つ極めて正確で安全に（６０ピリオンコード化ナンバーのどれでも正確な識別） 遠隔間合せおよび識別する高い経済性の効率的な装置および方法に関するもので ある。

発明の背景 銀行うレジットカード、従業員識別（ＩＤ）バッジ、コード化タグおよびその地 間種類のものは、しばしばその表面に磁気ストリップがある。会計状態、従業員 識別ナンバー、エントリ許可その他のようなコード化情報が、後続の検索と使用 のためにストリップに記録される。カードの情報を読取るために、適当なカード 読取り装置内に、カードは物理的に配置されねばならない。所定カード読取り装 置により一度に唯１枚のカードが読取られ、しかもカード読取り装置に各カード を直接持って行く必要がある。カードのこの方法の識別は極めて低コストのカー ド符号化の利点があるが、カード読取り装置内へ物理的挿入を必要とし、順々に 一度に１枚読取るカードの待ち行列を必要とする重大欠点がある。

鉄道車両カードのような移動物体の遠隔識別用の種々のシステムが過去に開発さ れた。最も簡単なシステムの一つは、各車両の側面に付けられた光学バーコード を用いる。車両が所定位置を通過する際に、電子モニタが少し離れたところから レーザービームを投射して、上記バーコードを走査する。上記モニタはバーコー ドが走査されるにつれてレーザビームから反射された光をピックアップして、特 定車両のコードに相当する電子信号を生じる。このようなシステムは、少し離れ たところから急速にコード化物体を（バーコードを介して）読取ることができる が、霧、はこり、その地間種類のものが反射されたレーザ光を妨げる時には、上 記システムは不正確または動作できなくなる。目的どおり動作する時でも、この システムは、ある狭い角度内の光学バーコードに衝突しそして適正に反射される レーザ光ビームにたよっている。

遠隔間合せ／識別（１／Ｉ）システムにおけるデータ通信リンクとして高周波の 使用はまた公知である。「マイクロ波タグ識別システム」と題する論文、ダニエ ルディーモーイニによるｐｐ５８９−６１０．　アール・シー・エイ　レビュー 、４４巻　１９８３年１２月（”Ｍｉｃｒｏｗａｖｅ　Ｔｏｇ　Ｉｄｅｎｔｉｆ ｉｃａｔｉｏｎ　ＳＹｓｔｅｍｓ″ｂｙ　Ｄａｎｉｅｌ　ＤＭａｗｈｉｎｎｅｙ 、ｐＩ）、５８９ｔｏ６１０．ＲＣＡ　Ｒｅｖｉｅｗ、Ｖｏｌ、４４．Ｄｅｃｅ ｍｂｅｒ　１９８３．）は、マイクロ波周波数を用いる上記システムの種々の種 類を詳細に論じている。この論文が指摘しているように、識別すべきコード化物 体（バッジ、タグその他のような）は、「受動型」、「駆動型」、および「能動 型」として類別される。「受動型１タグの一例は、光学バーコードを有するもの である。「駆動型」であるタグの簡単な一例は、間合せ高周波（ＲＦ）信号で付 勢される時に不コード化応答信号を出すダイオードおよび同調回路を有するもの である。「能動型」タグの一例は、それ自体の電源（通常電池）を有するもので ある。間合された時に、能動型タグは、独自にタグを識別するのに役立つコード 化信号を送信することにより応答する。受動型タグの欠点は、ＲＦ倍信号それら のおのおのを遠隔間合せかつ独自に識別することが相当に困難なことにある。同 様に駆動型タグは、多少または幾分かこれらと同じ欠点があり、さらにその応答 に駆動型タグを適当に付勢するために間合せＲＦ倍信号、相当な量の電力を供給 する必要がある。上記ＲＦ倍信号受動型タグ手段を付勢するのに十分なだけ強力 であるというこの要求は、その適用においてそのようなシステムは、高周波無線 フィールドエネルギーが存在するところの人体安全に関するゆえに、また米国連 邦通信委員会（ＦＣＣ）無線送信規制のゆえにきびしく制限される。他方「能動 型」タグは、過去においてかさ高く、そしてタグ回路により比較的大量の電力が 消費され、かつ小型電池の制限されたパワー容量のために限定された動作寿命で あった。前記論文に記載された能動型タグを用いるマイクロ波システムにおいて は、タグ自体が比較的コスト高で、用いられるコード組合せの数は限定されてい た個人のＩＤバッジその地間種類のものを間合せるために、マイクロ波ビーム（ 健康および安全限度よりも十分に低いビームパワーを有する）を用いることが種 々の理由から望ましい。マイクロ波信号は比較的短かい波長を有するので、方向 性のビームに集束することが容易である。このようなビームは普通の衣服を容易 に通過できるので、個人のポケット内に携帯している時でもバッジを検出かつ識 別できる。さらに、方向性ビームは望ましくない反射、または他の種類の干渉で 混乱させられることもほとんどない。その上に、単数または複数のバッジを間合 せかつ独自に識別するための極めて大量のコード化情報が、非常に短時間でマイ クロ波信号を介して送られる。しかし電子コード化バッジを低パワーマイクロ波 ビームと共に使用にするには、バッジは、マイクロ波周波数に優れた入力感度を 有していなければならないし、また実際問題として極めて大量のコード組合せ（ 例えば数百刃）を収容できなければならない。そして微小電池で長時間（多数年 ）動作するために、回路は極めて低い平均電流（例えば、実質上１マイクロアン ペア未ｍ）を流さねばならない。これらの組合わされた物体は以前に経験したこ とがない。

「個人追跡システム」と題する論文、マツクイーハン、プロストハンペルとモー イニによるｐｐ、５７−６３．アール・シー・エイ　エンジニャ２Ｂ−６゜１９ ８３年１１−１２月（“Ｐｅｒｓｏｎｎｅｌ−Ｔｒａｃｋｉｎｇ　Ｓｙｓｔｅｍ 、”　ｂｙ　Ｍｃ　Ｅａｃｈｅｒｎ、Ｐｒｏｓｔ、Ｈａｍｐｅｌ　ａｎｄ　Ｍａ ｗｈｉｎｎｅｙ、ｐｐ、５７ｔｏ６３．ＲＣＡ　Ｅｎｇｉｎｅｅｒ、２８−６、 Ｎｏｖ−Ｄｅｃ、１．９８３）には、著者たちは独自にコード化した電池電源バ ッジ（信用証明書）が、各使用者に発行される、マイクロ波ベース追跡システム を記載している。これらのバッジは１６周波数変調トーンを有する１０．５ＧＨ ｚマイクロ波搬送波で聞合わされる。各バッジはこれらのトーンの１つをモニタ するようにセントされ、検出と同時に２００−３００ＭＨｚの範囲内の予め割当 てられた８個の周波数の１つで、６４タイムスロツトの１つでリターンパルスを 送る。所定位置の多数のバッジがこのように全部まとめて間合わされ、１つずつ 分離して識別される。しかしこのシステムは、約８０００コードの組合せしかで きず、そしてバッジ内電池は、バッジの電子回路による大きい電流ドレーンのた めに約３ケ月しか持たない。

米国特許第４．９１２．４７１号に記載されたマイクロ波識別システムは、補助 低周波付勢フィールド（例えば２５ｋＨｚ）により分離して（瞬間的ではあるが ）パワーを与えられるコード化「目標」　（電子コード化デバイス）を有する。

この目標は補助付勢フィールドから受けた内部蓄積電力を使用して、間合せ装置 が不変調マイクロ波ビーム（９１５ＭＨｚ）で上記目標を走査する時に、間合せ 装置にそのコード化情報を送る。上記目標は、目標内の記憶装置に記憶されたコ ード化情報に従って、その受信アンテナのインピーダンスを変える。このように して上記目標アンテナから反射された、コード変調マイクロ波信号は上記間合せ 装置に送られて、信号が受信されかつ復号される。上記間合せ装置から上記目標 までデータの送信は（不変調マイクロ波ビーム自体以外には）ない。このシステ ムに用いられるマイクロ波ビームは低パワーレベルを有しくＦＣＣ規制内）、そ して所定目標は大量のコード組合せを収容することができる。しがしこのシステ ムの使用に関する重要な規制は、一度に１目標だけを間合せ、かつ識別できるこ とである。上記システムは同時にすべての多数目標を操作できない。さらに上記 システムは比較的複雑、がっコスト高である。

上記システムの限界、規制および欠点の、もしすべてでないにしても大部分を克 服する電子間合せ／識別（１／ｌ）システムを提供することが望ましい。この目 的のため、バッジ、タグその地間種類のもののようなコード化物品は、電池ので きるだけ長い貯蔵寿命の時間（例えば、４年またはそれ以上）微小電池で動作す る超低電力消費、極低コスト、前記ＦＣＣ規制および健康と安全基準により許さ れる限度より十分低いＲＦフィールドパワーレベルで信頼性のある動作を提供す るために適当な周波数（例えばマイクロ波）における優れた感度、コードの遠隔 再書込みと共に大量のコード組合せ、超安全保護コード記憶を操作する能力、多 数の異なる物品が同時に（１秒のほんの一部分内に）遠隔間合され、かつ他のも のが残って、しかも小サイズの間、各物品が独自に識別される能力をもたなけれ ばならない。

上記物品と共に用いる間合せ／読取り（１／Ｒ）ユニットは、無線（マイクロ波 ）送信およびデータコード化および復号化のため低コストの既製の構成要素を使 用し、無線周波数（サイトライセンス要求なし、健康ハザードない極めて低パワ ー符号化信号を送信および受信する能力をもち、同時に（１秒のほんの一部分向 に）多数の物品を間合せ／識別するための独自算法で動作する能力、Ｒ８−２３ ２、ウェイガント（Ｗｅｉｇａｎｄ）、Ｔｒａｃｋ　２ＡＢＡ等の各種コード書 式の入力／出力（１１０）インタフェース、および新しい識別データで物品を遠 隔プログラムを作成する能力をもつことがまた望ましい。

発明の摘要 本発明の一態様によれば、個々のＩＤコードナンバーが電子記憶されている、単 数または複数の物品と共に、Ｉ／Ｒユニットがマイクロ波ビームを用いて遠隔動 作する、電子Ｉ／Ｉシステムが提供される。各物品は微小寸法電池による自己出 力型であり、その電子回路は平均して極めて僅かな電流しか流さないので、物品 の動作寿命は事実上その電池の貯蔵寿命である。物品の存在を検出すると同時に 、上記１／Ｒユニツトは、独自の検索順序に従って全部−緒にこれらを間合せ始 める。各物品の特定ＩＤナンバーは、複数の２進「ワード」　（例えば、６個の ６ビツトワード）として物品内それぞれの記憶位置内フラグメントに記憶される 。ｌ／Ｒユニットが物品に間合す時には、上記１／Ｒユニツトから送られたコー ドワード（データ値）が、物品の記憶位置の１つまたはそれ以上に記憶されたコ ードワードと整合する時はいつでも、物品の１つまたはそれ以上のものが上記Ｉ ／Ｒユニットに応答する。可能性のあるコードワードおよび位置をすべて検索し た後、少なくともｌバッジ（物品が正しいＩＤナンバーをもっていると仮定して ）のワード位置のおのおの内に記憶された少なくともｌコードワードを上記■／ Ｒユニットは識別した。Ｉ／Ｒユニットは次に、識別したばかりのコードワード の起こりうる組合せが、各種物品のそれぞれのワード位置に整合される探索順序 を続行する。各物品のＩＤナンバーはこのように独自に識別される。識別された 後、物品はＩ／Ｒユニットからの指令により「パワダウン」された後、一つずつ 全残留物品もまた迅速に識別されるように非活動のままである。このＩ／Ｉシス テムは、高い効率と高速で動作し、かつ高い正確度と安全保護性がある。

本発明の他の一態様によると、物品の電子回路は相補形金属酸化膜半導体（ＣＭ ＯＳ）技術を用いて実現される。上記回路はＩ／Ｒユニットからバッジ内小アン テナを経て受信したデジタルワード命令およびデータ値に従って動作し、かつ１ ／Ｒユニツトがそのマイクロ波ビームを送信しつつ、このアンテナのインピダン スを変調することにより適切な時に上記１／Ｒユニツトに応答するように設計さ れる。本発明の重要な特徴は、電子回路の入力素子が、Ｉ／Ｒユニットから物品 へ送信されるマイクロ波信号を、極めて低電圧レベルで検出および復調するため 独自に配置される。容易に操作されたビットワード書式のコード化情報（命令お よびデータワード）は従って物品の残余の回路に適用される。この設計は上記物 品の製造および品質保証を大幅に単純化し、かつそれらの小型化、長寿命、およ び費用有効性に寄与している。上記電子回路は広い周波数範囲にわたって動作が でき、かつマイクロ波信号として通常分類される信号のみに限定されるものでは ない。上記回路は事実上その入力に印加される「ＤＣ」　（直流）レベル人力２ 進信号に応答する。

本発明の他の一態様によると、Ｉ／Ｒユニットは１またはそれ以上の物品と共に 動作すると同時に、事実上誤差なし動作を与えるような方法で本発明の独自の探 索順序を用いるように設計されている。Ｉ／Ｒユニットは、物品と繰返し相互作 用するため、コード化命令とデータ指令の独特のセットを用い、物品は本質的に 完全な正確度とコード安全保護に関し個々に識別される。

本発明はまたコード化物品を間合せ／識別する電子装置を目的としている。上記 装置はＩ／Ｒユニットおよび複数のコード化物品を含んでいる。上記１／Ｒユニ ツトは物品に対して適当な周波数で、命令の２進ビツトおよびデータワードの流 れを送信し、そして各物品からの応答を受信する。上記物品のおのおのには識別 コードナンバーをデジタルビットとして記憶する回路がある。各物品の上記回路 には、上記！／Ｒユニットからの入力のビット流れを検出および復調する手段（ 装置）、および入力のデジタルワードをフレーム指示するビット流れに従属した クロックおよびタイミング信号を発生する手段（装置）がある。上記回路は上記 ビット流れの命令およびデータワードに内部で応答し、物品のコードナンバーが 独自に識別され、しかもそのように識別される時には、多数の中で孤立して物品 が単独で上記！／Ｒユニットと通信するように、選択された時に上記１／Ｒユニ ツトに外部で応答する論理手段をもっている。

本発明はまたコード化物品用電子回路を目的としている。この回路は入力検出／ 復調器（Ｄ／Ｄ）　、複数のデジタルワードとコード化情報を記憶するメモリ手 段（装置）、論理と制御回路、および信号手段（装置）を含む。上記人力Ｄ／Ｄ は、入力デジタルワードマイクロ波信号を検出し、そしてゲート共通ソース駆動 型増幅器として接続される第１対の金属酸化膜半導体（ＭＯＳ）トランジスタを 有し、トランジスタの１つのソースはマイクロ波信号用入力に接続される。上記 Ｄ／Ｄはまた上記第１対のＭＯＳトランジスタに不均等な事実上一定電流を供給 する第２対のＭＯＳ）ランジスタを有する。上記Ｄ／Ｄはデジタルワードマイク ロ波信号に対応する２進「Ｏｊまたは「ｌ」パルスを発生する。上記メモリ装置 はコード化情報を複数デジタルワードとして記憶する。上記論理と制御回路は、 上記Ｄ／Ｄおよびメモリ装置に接続され、マイクロ波信号からのデジタルワード を上記メモリ装置に記憶されたワードと比較する。上記信号装置は、論理と制御 装置に接続され、マイクロ波信号のデジタルワードと記憶されたワードとが整合 する時に応答信号を発生する。

本発明はまたマイクロ波信号用ＭＯＳ検出器を目的としている。この検出器は、 第１および第２Ｍ０Ｓトランジスタ、第１および第２制御電流源、第１コンデン サおよび第２コンデンサを含む。上記第１および第２Ｍ０Ｓトランジスタは、ゲ ート共通ソース駆動型増幅器として、上記第１トランジスタのドレーンに接続さ れる２つのトランジスタのゲートに接続され、第１トランジスタのソースは第１ 電圧レールに接続され、第２トランジスタのソースはマイクロ波信号の入力に接 続される。第１および第２制御電流ソースは等しくない電流を第１および第２Ｍ ０Ｓトランジスタに供給する。上記第１コンデンサは、第１トランジスタのドレ ーンと上記第ル−ルとの間に接続され：そして第２コンデンサは第２トランジス タのドレーンと上記第ル−ルとの間に接続される。第２コンデンサの電圧は、マ イクロ波信号のない時に休止値を示し、マイクロ波信号の各サイクルによって僅 かな量増分的に変化し、これによりマイクロ波信号の十分な数のサイクルの後上 記電圧を事実上変化させる。

本発明はまた、複数のコード化デジタルワードが電子的に記憶されている物品を 、遠隔間合せ／識別する方法を目的とする。上記方法は、少なくともｌ物品の存 在を決定するため、存在する各物品および全物品に、命令のビット流れおよびデ ータワードを送信することのステップを含む。次のステップは、各物品および全 物品に記憶された複数のコード化ワードの値のあらゆる可能性のある組合せを通 して順序に整列させることである。次のステップは、各物品および全物品の、送 信ワードと記憶ワードとの間に見られる整合を作表すること、および整合が見ら れる時に物品により応答することである。次のステップは少なくとも一物品がそ の全記憶ワードに整合することを決定すること：および次のステップは、応答し た全物品の整合したワードの全可能性のある組合せを処理するため、物品に命令 およびデータワードを送信することである。最終ステップはそれぞれが独特に識 別される時に一つずつ物品によりて応答されることである。

図面の簡単な説明 図１は少なくともｌ無線周波数（マイクロ波）Ｉ／Ｒユニットおよび多重コード 化バッジを使用するＩ／Ｉシステムの略示図であり；図２は上記バッジをほぼ普 通サイズで示す、バッジのＸ線類似の図であり；図３はＩ／Ｒユニットおよび図 １のシステムの単一バッジの極めて簡易略示図であり。

図４Ａ、４Ｂおよび４Ｃは、間合せ／受信ユニットからバッジへ送信された異な るコード化ＲＦ信号を示し； 図５は、バッジの電子回路の詳細略示線図であり；図６は、Ｄ／Ｄユニットのト ランジスタおよび他の素子の電子回路図であり：図７は、図６のＤ／Ｄユニット の一部分の動作を略示する電流および電圧線図であり； 図８は、図６のＤ／Ｄユニット一部分の動作をさらに示す電圧および時間線図で あり； 図９パートＡ、Ｂ、Ｃ，Ｄ、　Ｅ、Ｆはバッジの回路内のある電圧および時間関 係の略示線図を示し； 図１Ｏは、バッジの回路の一部分の略示線図であり；図１１は、バッジの回路の 他の一部分の略示回路図であり：そして図１２は、上記１／Ｒユニツトの略示回 路図である。

詳細な説明 図１において、Ｉ／ＩシステムｌＯは、■または２以上の間合せ／読取り（■／ Ｒ）ユニット１２、ｌ又は２以上のバッジ１４、それぞれ送信および受信アンテ ナ１８および１９、および中央コンピュータ２２を含む。上記１／Ｒユニツト１ ２は適当な無線周波数またはマイクロ波周波数（例えば、９１５ＭＨ２または５ ．８ＧＨｚ）で動作し、そしてマイクロ波（無線周波数）ビーム１６を送信する 。上記バッジ１４（独自に個々の従業員を識別）は内部電源あり、かつ選択され た位置に置かれたＴ／Ｒユニット１２の方向性アンテナ１８から送信されたそれ ぞれのビーム１６により間合はされる。さらに、各１／Ｒユニツト１２は、送信 アンテナ１８によく似ている受信アンテナ１９をもっている。上記１／Ｒユニツ ト１２はそれぞれケーブル２０を経て卓上コンピュータ２２に接続される。■／ Ｒユニット１２からマイクロ波ビーム１６を介して間合されるコースにおいて、 同一ビーム１６の一部分を上記Ｔ／Ｒユニット１２の受信アンテナ１９に反射し 返すことにより、バッジ（単数または複数）１４は電子的に回答する。上記バッ ジ１４はこのようにそれぞれにコード化され電子的に記憶されたＩＤナンバーに 従って、それ自体独自に識別する。簡単に説明されるように、各バッジは６゜ピ リオン以上の異なるナンバーの任意の１つでコード化することができる。例とし て、５個前後の異なるバッジ１４は一度に２０ミリ秒よりも少ない間にそれぞれ のＩ／Ｒユニット１２によって間合わされそして識別される（検出の範囲内にあ る時）。バッジ１４が識別されるや否や、その電子回路は非活動すなわち「パワ ダウン」状態となるので、上記バッジが（−たび識別されると）それぞれのビー ム１６の範囲内に残る限り、上記バッジ１４は上記Ｉ／Ｒユニット１２に応答を 継続しない。保持する力に加え、下記に詳述するように、これは同時に存在する 多数のバッジ１４の識別を容易にする。−たびバッジ１４が上記ビーム１６の範 囲外に移動すると、上記バッジの電子回路はそれ自体自動的に休止状態に戻り、 その内部電源からは無視できるほどの電流しか流さない。しかし休止状態にあっ ても、バッジ１４はビーム１６に対し大きい入力感度をもっているので、上記バ ッジはビーム１６の非常に低いパワー密度レベルを検出および応答できるように 残っている。例として上記１／Ｒユニツト１２の送信アンテナ１８直前のビーム １６のパワー密度はたったの約０．３ｍＷ／ｃｍ”で、健康および安全基準によ るレベルセットのたった１０分の１である。バッジ１４内体の位置におけるビー ム１６のパワー密度は事実上低い。

図２について説明すると、本発明の代表的バッジ１４の構成部品（普通サイズよ りもやや大きい）が示される。これらの部品はバッジ集積回路（ＢＩＣ）３０、 アンテナ３２．極薄電池３４．絶縁基板３６（プリント回路ＰＣ盤等）、および 外部プラスチック体３８からなる。上記バッジ本体３８は、その中に囲まれる部 品の説明のため、透明として示されているが、上記本体３８は事実不透明プラス チックにすることもできる。上記ＢＩＣ３０は、簡潔に詳細を説明すべき本発明 の重要特徴に基づいて、単−ＩＣチップとして相補金属酸化膜半導体（０ＭＯ８ ）技術で完全に実行できる。そういうものとして、上記ＢＩＣ３０はＩ／Ｉシス テムｌＯのバッジ１４の動作に要求される、完備した電子回路を含む。従って上 記バッジ１４は高い費用有効性がある。上記ＢＩＣ３０は上記絶縁基板３６上に 取付けられて、アンテナ３２のそれぞれの端部に端子４ｏおよび４２で接続され る。例としてアンテナ３２は９１５ＭＨｚビーム１６の周波数に同調される、半 波長折返しグイポールの変型である。アンテナ３２は基板３２上にプリント回路 トレースとして形成されて、図のように「Ｕ」形に構成される。他のアンテナ形 式ループまたはバッチなど同様に適している。バッジ本体３８の厚さは寸法４４ によりその右縁に沿って示され、そして電池３４の厚さよりも僅かに大きいだけ である。例として上記電池３４は僅か約３０ｍ１ｌｓの厚さで定格３■、そして ５０ｍＡ−ｈｒの容量をもつリチウム電池にできる。上記電池の＋、−１端子は それぞれ基板３６上のバッド４６および４７に接続され、次にＢＩＣ３０のパワ ー入力端子（図１に示されず図２に示す）に接続される。ＢＩＣ３０の平均電流 ドレーンは非常に低いので（例えば事実上１マイクロアンペアよりも低い）電池 ３４の有効寿命は、実際上その貯蔵寿命である（例えば４年または４年以上）。

上記ＢＩＣ３０、アンテナ３２、および電池３４は基板３６上に極めて容易に取 付けられそして図示のように共に接続されることに注意すべきである。これらの ４部品はあらゆるバッジ１４に同じで、部品（特にＢＩＣ３０）はバッジ本体３ ８が組立ておよびシールされる前に各種ステージにおける適正機能を検査できる 。従ってバッジ１４の製造および組立は非常に簡単で、高品質と均一性が保証さ れる。それぞれのＩＤコードナンバーが上記バッジ１４内に続いて電子的に書込 まれる。バッジＩ４の記憶されたコードナンバは所要時はいつでも再書込みされ る。

図３について説明すると、Ｉ／Ｉシステム１０の省略かつ単純化した略示回路が 示される。このシステムは、そのビーム１６と共にＩ／Ｒユニット１２、送信ア ンテナ１８、受信アンテナ１９、そしてＢＩＣ３０，遠隔アンテナ３２、および バッジ１４の電池３４（バッジ本体はここに示さず）。上記ビーム１６は遠隔ア ンテナ３２で受信され、そしてＲＦ電圧はＢＩＣ３０（図３の閉鎖線長方形内に 示され）の端子４２に入力信号として印加される（図２も参照）。上記電池３４ の正端子は端子＋ＶＤＤに結合される導線４８に接続され、そして電池３４の負 端子は地電位に結合されている基準端子（ＲＥＦ）に結合される導線４９に接続 される。上記ＢＩＣ３０（便利に単−ＣＭＯＳチップ）の回路は、ここに略示さ れる検出／復調ブロック５ｏ、リセット／ウェイクアップブロック５２、制御／ 論理データメモリ・アンド・データレジスタブロック５４、および変調ブロック ５６のブロックで配列される。上記ビーム１６に関し入力コード化信号（簡単に 詳細を記載）は、常にターンオフのブロック５ｏで検出および復調される。上記 ＢＩＣ３０の他の部分は、ビーム１６の範囲にない時には、ターンオフされる。

上記１／Ｒユニツト１２がらの「リセット」命令がブロック５ｏで正しく検出か つ復調される時には、ブロック５ｏが［リセットデータワードを経路６ｏを経て リセット／ウェイクアップブロック５２に印加し、順次パワーオン信号を経路６ ２を経て制御／論理データメモリ・アンド・データレジスタ５４に印加する。上 記ブロック５０からのビットデータとクロック信号は経路６４および６６を経て ブロック５４に印加され、ここでターンオフされた後Ｉ／Ｒユニット１２がらＢ ＩＣ３０によって受信される命令およびコード化「ワード」に応答する。例とし て、特定バッジ１４が割当てられる従業員用識別バッジは、上記ＢＩＣ３０のブ ロック５４に６個の記憶レジスタ内（ＡからＦまでとして識別されるが、図３に は示されず）の６個の６ビソト「ワード」の形式である。この３６ビツトナンパ を識別するため６０ピリオン１０進数以上の中の任意の１つであるものを、Ｔ／ Ｒユニット１２は各バッジ１４を−「ワード」ずっ間合せる。ＢＩＣ３０は次に 、ブロック５４から経路６８を経て変調ブロック５６の動作により、上記バッジ Ｉ４が完全にそれ自体識別されるまで、適当な間隔で上記Ｉ／Ｒユニット１２に 回答する。Ｉ／Ｉのこの反復的手順は間もなく詳記する。−たび特定バッジ１４ が識別されると上記１／Ｒユニツト１２がらの命令で上記ＢＩＣ３０はそれ自体 「パワーダウン」状態に保持され、ＢＩＣ３０はＩ／Ｒユニット１２にもはや応 答しなくなる（バッジが上記ビーム１６の範囲内に残る限り）。バッジ１４がビ ーム１６の範囲から出るとＢＩＣ３０はそれ自体自動的に「リセット」し休止状 態になる（検出／復調ブロック５０はオンのまま）。上記ＢＩＣ３０はその後、 Ｉ／Ｒユニット１２から次に「リセット」命令を受信する時には、再びウェイク アップ（すなちわ、完全に起動）される。

例として、図１に１または２以上のバッジ１４を識別するコースにおいて、■／ Ｒユニット１２によってＢＩＣ３０に発せられる各種命令およびリセット指令が 示される。上記命令は６ビツト２進「ワード」の形式である。データおよび他の ワード（示さず）も６ビツト２進ワード形式である。

Ｉ　Ｐｏｗｅｒ−ｄｏｗｎ　ｏｎ　ｍａｔｃｈ　一致でパワダウン　ＰＯＷＥＲ ＤＯＷＮ　０００１１１　７２　ＵｎｃｏｎｄｉＬｉｏｎａｌ　無条件パワダウ ン　ＰＤＯＷＮＮＯＷ　００１１１１　１５ｐｏｗｅｒ−ｄｏｗｎ ３　Ｌｏｃｋ　ｗｒｉｔｅ　書込みロック　ＬＯＣＫ　００１１１０　１４４　 Ｓｅｔ　Ａ−ｆｉａｇ　ｏｎ　ｍａｔｃｈ　セットＣフラグ　５ＥＴＡ　０１０ ０００　１６５　Ｓｅｔ　Ｂ（ｉａｇ　ｏｎ　ｍａｔｃｈ　セットＣフラグ　５ ＥＴＢ　０１００１０　１８６　Ｓｅｔ　Ｃ−ｆｉａｇ　ｏｎ　ｍａｔｃｈ　セ ットＣフラグ　５ＥＴＣ０１０１００２０７Ｓｅｔ　Ｄ−ｆｉａｇ　ｏｎ　ｍａ ｔｃｈ　セットＣフラグ　５ＥＴＤ　０１１０００　２４８　Ｓｅｔ　Ｅ−ｆｉ ａｇ　ｏｎ　ｍａｔｃｈ　セットＣフラグ　Ｓｌｌ！ＴＥ　０１１０１０　２６ ９　Ｓｅｔ　Ｆ−ｆｉａｇ　ｏｎ　ｍａｔｃｈ　セットＣフラグ　５ＢＴＦ　０ １１１００　２８１０　Ｗｒｉｔｅ　Ａ−ｗｏｒｄ　書込みＡ・ワード　ＷＲＩ ＴｔｌＡ　０１０００１　１７１１　Ｗｒｉｔｅ　Ｂ−ｗｏｒｄ　書込みＢ・ワ ード　ＷＲＩＴＥＢ　０１００１１　１９１２　Ｗｒｉｔｅ　Ｃ−ｗｏｒｄ　書 込みＣ・ワード　ＷＲＩＴＥＣ０１０１０１２１１３　Ｗｒｉｔｅ　Ｄ−ｗｏｒ ｄ　書込みＤ・ワード　ＷＩＩＩＩＴＨＤ　０１１００１　２５１４　Ｗｒｉｔ ｅ　Ｅ−ｗｏｒｄ　書込みＥ−ワード　ＷＲＩＴＩＩ！Ｅ　０１１０１１　２７ １５　Ｗｒｉｔｅ　Ｆ−ｗｏｒｄ　書込みＦ−ワード　ＷＲＩＴＥＦ　０１１１ ０１　２９１６　Ｌｌｎｌｏｃｋ　ｗｒｉｔｅ　書込みアンロック　υＮＬＯＣ Ｋ　０１０１１０　２２１７　Ｄａｔａ　ｗｏｒｄ　ｆｏｌｌｏｗｓ　データワ ード後続　ＤＡＴＡＷＯＲＤ　０１１１１０　３０１８　Ｍｏｄｎｌａｔｅ　ｏ ｎ　Ａ　Ｉｎａｔｃｈ　Ａ一致で変調　ＭＯＤＡ　１０００００　３２１９　Ｍ ｏｄｎｌａｔｅ　ｏｎ　Ｂ　ｍａｔｃｈ　Ｂ一致で変調　ＭＯＤＢ　１０００１ ０　３４２０　Ｍｏｄｎｌａｔｅ　ｏｎ　ＣＷｎａｔｃｈ　Ｃ一致で変調　ＭＯ ＤＣ１００１００３６２１Ｍｏｄｎｌ、ａ＋ｅ　ｏｎ　Ｄ　ｍａｔｃｈ　Ｄ一致 で変＠　ＭＯＤＤ　１０１０００　４０２２　Ｍｏｄｎｌａｔｅ　ｏｎ　Ｅ　ｇ ｌａｔｃｈ　Ｅ一致で変調　ＭＯＤＥ　１０１０１０　４２２３　Ｍｏｄｎｌａ ｔｅ　ｏｎ　Ｆ　ｇｌａｔｃｈ　Ｆ一致で変調　ＭＯＤＦ　１００１１０　４４ ２４　Ｕｎｃｏｎｄｉｔｉｏｎａｌ　無条件変調　ＭＯＤＡＬＬ　１００１１０ 　３８＋ｎｏｄｕｌａｔｅ ２５　Ｍｏｄｎｌａｔｅ　ｏｎ　ＡＢ一致で変調　ＭＯＤＡ［ｌ　１００００１ 　３３ＡＨｍａｔｃｈ ２６　Ｍｏｄｎｌａｔｅ　ｏｎ　ＡＢＣ一致で変調　ＭＯＤＡＢＣ１０００１１ ３５＾ＢＣｍａｔｃｈ ２７　Ｍｏｄｎｌａｔｅ　ｏｎ　ＡＢＣＤ一致で変調　ＭＯＤＡＢＣＤ　１００ １０１　３７ＡＢＣＤ　ｍａｔｃｈ ２８１Ｊｏｄｎｌａｔｅ　ｏｎ　ＡＢＣＤＥ一致で変調　ＭＯＤＡＢＣＤ［！　 １０１００１　４１＾ＢＣＤＥ　ｍａｔｃｈ ２９　Ｍｏｄｎｌａｊｅ　ｏｎ　ＡＢＣＤＥＦ一致で変調　ＭＯＤＡＢＣＤＩ！ Ｆ　１０１０１１　４３ＡＢＣＤＥＦ　ｍａｔｃｈ ３０　Ｍｏｄｕｌａｔｅ　ｏｎ　ａｎｙ　ｍａｔｃｈ任意一致で変調　ＭＯＤＡ ＮＹ　１０１１１０　４６３１　Ｒｅ５ｅｔ　リセット　ＲＥＳＥＴ　１１１１ １１　６３表１は線番号によりその第１欄に、ＢＩＣ３０と共に用いられる命令 集合を構成する３１機能を列挙する。第２ｔｌｌｌは命令の機能的説明である。

第３ｔｌｌｌは命令を参照するのに用いられる簡略記憶を与える。第４欄は命令 の６ビツト２進ワードを与える。これは上記１／Ｒユニツト１２からバッジへ逐 次送信されるビットワードである。特に、この作表において、第４欄において最 上位ビット（ＭＳＢ）が最初に与えられ、最下位ビット（Ｌ　Ｓ　Ｂ）が最後に 与えられることに注意されたい。最終（第５）欄は２進コードに等価の１０進数 を与える。

上記命令は２大グループに区分される応答を必要としないＢＩＣ３０への指令で あるもの、およびＢＩＣ３０に対し質問の形式で応答を生じるものである。後者 は変調指令と呼ばれる。全変調指令は１０進値と３２を有し、換言すれば、２進 ワードの最上位ビットＭＳＢは常にｆｉｊである。

下記に述べるものは、表１に列挙した各種命令の機能の説明である。

線番号３１、リセット（ＲＥＳＥＴ）：リセット指令はＢＩＣ３０をその正規休 止状態から初期パワアップするのに用いられる。ＢＩＣ３０内のリセット動作は 、リセット指令がビーム１６の範囲内に来る時に生じ、次いでそれらが１ワード （１１１１１，１）の全部分であるか、２つの隣接ワード（例えば、０１００１ １．１１１１００）間の分割かにせよ少なくとも一列に並んだ６個のｒｌＪを受 信する。このように６個の連続した「ｌ」はリセット命令の部分として以外送信 されることはない。リセット機能はまた６ビツト命令分離文字を、入力の直列ビ ット流れと同期（ワード同期）させるために、上記ＢＩＣ３０のビットおよびワ ードクロックを初期設定する責任がある。このことはリセット命令に続く次のワ ードの最下位ビットとして常に「０ノを送信することにより達成される。残る３ ０命令（リセット以外）のビットパターンは、上記リセット条件（６以上の隣接 「ｌ」）が命令の任意の逐次組合せにより生じ得ないように保証するために割当 てられている。

線番号２３、無条件変調（ＭＯＤＡＬＬ）：この指令はＢＩＣ３０に変調ブロッ ク５６を即時ターンオンさせ、これにより上記Ｉ／Ｒユニット１２に応答させる 。この指令はバッジ１４の存在または不在の単純テストのためＩ／Ｒユニット１ ２により用いられる。

線番号１７、データワード後続（ＤＡＴＡＷＯＲＤ）：この指令は、ＢＩＣ３０ に、それによって受信される次のワードを命令としてでなくデータ値として処理 するように命令する。従ってこの指令受信後上記ＢＩＣ３０により受信される次 の６ビツトは、ＢＩＣ３０のＩＤコードレジスタとの後続比較動作のため用いら れるデータレジスタ内に記憶される。後に続くデータワードは０から６２までの 任意値にできる。６３という値（１１１１１１）はリセット動作を引き起こすの でデータとして決して用いられない。

線番号３０、任意一致で変調（ＭＯＤＡＮＹ）：この指令はＢＩＣ３０に、その データレジスタの内容と、レジスタＡ−Ｆとして呼ばれる６個のＩＤコードワー ドレジスタのおのおのとを比較させる。上記変調ブロック５６は、もしも少なく とも１個の一致があればターンオンする。ＭＯＤＡＮＹはバッジ１４の６個の６ ビツトワイドコードワードのどの中に、どんなデータ値（０から６２まで）が存 在するか迅速に発見するため、探索算法の最初のバスに用いられる。

線番号　１８−２１３：　Ａ一致で変調　（ＭＯＤＡ）：Ｂ一致で変調　（ＭＯ ＤＢ）： Ｃ一致で変調　（ＭＯＤＣ）： Ｄ一致で変調　（ＭＯＤＤ）： Ｅ−敢て変調　（ＭＯＤＥ）： Ｆ一致て変調　（ＭＯＤＦ）： このグループの指令は、ＢＩＣ３０に、データレジスタの値が指令により特定さ れた特定フードレジスタ（Ａ　−Ｆ）と一致するときにだけ上記変調ブロック５ ６を起動させる。例えば、もしもＢＩＣ３０のＩＤコードメモリレジスタ（Ａ〜 Ｆ）が値＋２−１５−３０−１５−４５−２７を含みそしてデータレジスタが値 １５をロードすると、上記ＭＯＤＡ、ＭＯＤＣ，ＭＯＤＥ、及びＭＯＤＦ指令は 無応答であるが、上記ＭＯＤＢおよびＭＯＤＤは両方ともｒＹｅｓＪ応答を生じ る。これらの指令は上記ＭＯＤＡＮＹ指令と共に探索算法の最初のバスに用いら れる。ＭＯＮＤＡＭＹへの応答はＩ／Ｒユニット１２だけに電流データ値が若干 のＢＩＣ３０のＩＤコード内に存在することを表わし、そこでＴ／Ｒユニット１ ２はどのレジスタがデータ値に一致するか正確に決定するためにＭＯＤＡＦ指令 のおのおのを送る。

線番号　４〜９：　セット　Ａフラグ　（ＳＥＴＡ）：セット　Ｂフラグ　（Ｓ ＥＴＢ）： セット　Ｃフラグ　（ＳＥＴＣ）： セット　Ｄフラグ　（ＳＥＴＤ）： セット　Ｅフラグ　（ＳＥＴＥ）： セット　Ｆフラグ　（ＳＥＴＦ）： このグループの各指令は、もしもデータレジスタ内の値が対応ＩＤコードワード に一致すれば、上記ＢＩＣ３０内に対応電子「フラグ」　（ラッチ）をセットす る。例えば、もしもＨ）コードのＡワードが４５ならば指令シーケンスＤＡＴＡ ＷＯＲＤ、４５，５ＥＴＡでＡワード一致フラグをセットする。このフラグは後 続５ＥＴＡ指令がこれを変えない限り、指令のつづきに関係なくセットのまま残 る。これらの指令は特定ＩＤコードレジスタが先に一致したことを、ＢＩＣ３０ に〔記憶」させる。ｌ／Ｒユニット１２はデータレジスタの内容を次に変化でき て、一致の組合せを検査する（下記参照）。上記５ＥＴＡ−Ｆ指令はまたＩＤコ ードブロクラミング順序の一部として用いられる（下記参照）。

線番号　２５−２９：　ＡＢ一致で変調　（ＭＯＤＡＢ）：ＡＢＣ一致で変調　 （ＭＯＤＡＢＣ）：ＡＢＣＤ一致て変調　（ＭＯＤＡＢＣＤ）：ＡＢＣＤＥ一致 で変調　（ＭＯＤＡＢＣＤＥ）：ＡＢＣＤＥＦ一致で変調（ＭＯＤＡＢＣＤＥＦ ）：これらの指令は上記ＢＩＣ３０を多重ＩＤコードレジスタの一致に応答させ る。ＭＯＤＡＢは、ＡフラグとＢフラグの両方ともセットされると変調ブロック ５６（図３）を起動する。もしこれが生じるとＩ／Ｒユニット１２はバッジの３ ６ビツトＩＤコード中の最初の１２ビツト（ワードＡとＢ）をｒｋｎｏｗｓ」し ている。もしもＡ−、Ｂ−、およびＣ−フラグがセットされると、事実Ｉ／Ｒユ ニット１２がＩＤコードの最初の１８ビツトを有することを示す応答を呼び出す 。

ＭＯＤＡＢＣＤ、ＭＯＤＡＢＣＤＥ、およびＭＯＤＡＢＣＤＥＦ、すべて同様に 作業する。上記ＢＩＣ３０がＭＯＤＡＢＣＤＥＦ指令にｒｙｅｓ」の応答を与え る時には、Ｉ／Ｒユニット１２はＢＩＣ３０の３６ビツトＩＤコードを完全に決 定したことに注意すべきである。

線番号１、一致でパワダウン（ＰＯＷＥＲＤＯＷＮ）：この指令は、識別された 、すなわちすべての一致フラグがセットされたバッジ１４を選択的にターンオフ するのに用いられる。そこでバッジ１４は全後続指令に応答することを禁止され る。このことは多重のバッジ１４から同時応答を解決するために探索算法（後続 ）の第２バス中に必要である。この指令はＢＩＣ３０内へＲＥＳＥＴ指令さえも 禁止し、多重問合せを防止するために（１／Ｒユニツト１２のＲＦフィールドの 範囲内にある間）識別されたバッジ１４を非活動状態に保つ。このリセット禁止 機能がなければ、バッジ１４は毎秒多数回間合せ／識別されシステム性能を妨害 する。これはまた長期間にわたつて１／Ｒユニツトの範囲内にもしも上記バッジ １４が残されると仮定すれば電池寿命は減るであろう。ＢＩＣ３０のリセット回 路は、−たびＢＩＣ３０が時間切れ、すなわち約１５０マイクロ秒間のビーム１ ６の検出ＲＦパルスの停止、により、ＲＥＳＥＴ指令検出を再可能にされる。

線番号２、無条件パワダウン（ＰＤＯＷＮＮＯＷ）：この指令はＢＩＣ３０を即 時パワダウンして、さらに指令復号を禁止する。他の点においては、ＰＯＷＥＲ ＤＯＷＮＯ令に類似している。

線番号３、書込みロック（ＬＯＣＫ）：線番号１６、書込みアンロック（ＵＮＬ ＯＣＫ）：これらの指令はＢＩＣ３０に対するＩＤコードプログラミング順序期 間中に用いられ；ＵＮＬＯＣＫは上記順序の開始時に出されて、ＬＯＣＫは順序 の終る直前に送られる。

線番号１０−１５：　書込み　Ａ・ワード　（ＷＲＩＴＥＡ）：書込み　Ｂ・ワ ード　（ＷＲＩＴＥＢ）：書込み　Ｃ・ワード　（ＷＲＩＴＥＣ）：書込み　Ｄ ・ワード　（ＷＲＩＴＥＤ）：書込み　Ｅ・ワード　（ＷＲＩＴＥＥ）：書込み 　Ｆ・ワード　（ＷＲＩＴＥＦ）：これらの指令はＩＤコードプログラミング順 序期間中に用いられる。各指令はＢＩＣ３０のどのコードワードレジスタが実際 の書込み動作により影響を受けるかを特定する。

ノーオペレーション指令、ｒＮｏ−ＯｐＳＪ　（ＮＯＰ２．Ｎ０Ｐ４．Ｎ０Ｐ８ ）は用いられるが、表１には示されない：これらの指令（００００１０，０００ １００，および００１０００）はＢＩＣ３０に無動作をつくる。実際に上記任意 の他の指令で示されない任意のビット順序はまたＮｏ−０ｐであるが、これらの ３指令は明らかにそのように限定されている。Ｎｏ−０ｐｓは下記のある違法指 令順序を避けるために用いられ、そしてこのために上位ビット位置および下位ビ ット位置にＮｏ−０ｐ指令をゼロと共に用いることは有利である。

違法指令制約：上記ＢＩＣ３０の論理設計の性質により、ある指令組合せは所期 の成果を生ぜず、避けられるべきである。これらの周囲の事情が持ち上がる条件 は、下記のとおりである。

（１）リセットは６個の連続的なｒｌＪがＢＩＣ３０により検出されるといつで も起こる。リセット動作（そしてフレームまたはワード同期）は、６個のｒｌ」 のＲＥＳＥＴストリングの後に最初の「０」ビットが検出されるまで実際に起こ らない。従ってもしもＲＥＳＥＴにすぐ続く指令が、最下位ビットに１個または ２個以上の１を含むと、それらは正規に復号されず、そして誤ったワードフレー ム指示を生じる。これはＲＥＳＥＴに続く指令が常に最下位ビット（任意の偶数 指令）に常に「０」を有する。任意のＮｏ−０ｐ指令が目的に適している。

（２）上記指令コード（上記ＲＥＳＥＴ以外）は６個の引続＜ｒｌＪ（偶然にリ セットを生じることあり）の送信を避けるように設計されているけれどもデータ 値の送信に続く指令にも注意すべきである。Ｄ　Ａ　Ｔ　ＡＷＯＲＤ指令（表１ の線番号１７）は、続いて生じるデータワードが上位または下位ビット位置に多 数の隣接ｌをもつこともある故（何故ならばデータワードは０から６２までの任 意の１０進数をもち得るから）、「ｌ」の流れを絶つためにビットｌと６に「０ 」をもつことに注意。しかし、指令は、データ値自体の後に、もしデータ値の上 位ビットが「１」で次の指令の下位ビットも目」であるとした場合、不注意のリ セットを生しるおそれがある。例えば、もしＩＯ進直値６２データ（１１１１１ ０）として送られ、そして続く指令が最下位ビットに「ｌ」をもっておれば、Ｂ ＩＣ３０はリセットとみるであろう（６個の連続した「ｌ」）。この状態は、デ ータ値の後に、常にその最下位ビットにＯをもつ指令（任意の偶数値指令）をも つことにより避けられる。任意のＮｏ−０ｐ指令がこの目的に適している。

（３）実際上の考察（コスト、複雑性、その他）のために、ＢＩＣ３０の変調ブ ロック５６は連続的に２つの変調指令に対し起動されない。従って任意の変調指 令後の指令は決して６ビツト（最上位ビット）に１をもたない。従って変調指令 （表１の線番号１８−３０中の任意のもの）は常にＮｏ−０ｐ指令を従えている 。

図４Ａ、４Ｂおよび４Ｃにおいて、上ＩＣ！Ｉ／Ｒユニット１２のビーム１６が 、異なるコード化指令およびデータワードを送信するため如何にキーオンおよび キーオフされるかを略示している。増加時間が水平軸線右方に沿い示される。図 ４Ａは６個の２進ｒｌＪを作るため約５０％オン、５０％オフのデユーティサイ クルでキーオンおよびキーオフされるビーム１６を示す。これは表１の線番号３ １の「リセット」指令を表わす。任意の６ビツトワードの最下位ビット（Ｌ　Ｓ 　Ｂ）は常に最初に送信され、そして最上位ビット（ＭＳＢ）は最後に送信され る。６個の「ｌ」２進ワードＲＥＳＥＴの等価ｌＯ進数は「６３」である。図４ Ｂは２進ワード００１１１０、これは表１線番号３「ロック」指令である。図４ Ｃは表１線番号２５のＭＯＤＡＢＯ令を示す。ここで６ビツトワードは１０００ ０１、そしてこの指令のＭＳＢは拡張されたｒｌＪビットである。しかじ蘭単に 云えば、任意のＭＯＤＯ令の拡張されたｒｌｊＭＳＢは、拡張ｒｌＪＭｓＢの時 限部分の期間中バッジ１４のアンテナ３２を変調することにより、ＢＩＣ３０を Ｉ／Ｒユニット１２に応答可能にする（応答が適当な時に）。表１に列挙された 指令のすべては、そして他の２進ワード（示されず）は、図４Ａ、４Ｂおよび４ Ｃに示される様式でビーム１６を経て送信される。例として「ｌｊおよび「０」 の時間持続期間は次のとおりである。各２進「０」はほぼ２５０ナノ秒続くビー ム１６のバーストによって表われ、各２進「１」は（拡張されたｒｌＪではない ）約２マイクロ秒続くバーストによって表わされる。拡張ｒｌＪは約２５−３０ マイクロ秒続くビーム１６のバーストである。ｌワード６個の２進ビツトのｌビ ットの開始（タイムオン）から、その次のビットの開始まで約４マイクロ秒だけ 時間空間がある。従って９１５ＭＨｚのビーム１６の周波数に対し、２進「０」 内搬送波の約２３０の正弦波振動があり、後述するように、これは「０」ビット のＢＩＣ３０による検出に十分である。２進ｒＨの搬送波振動数は非常に低いパ ワレベルにおいて、さらに一層正に、比例して大きい検出を行なう。■または２ 以上のバッジ１４と共に１／Ｒユニツト１２により用いられるＩＤコード探索手 順の動作は次のとおりである。探索方法は２つの反復的ループまたはバスからな る。

上記最初のバスは、完全な３６ビツトＩＤコード（ワードＡ、　Ｂ、　Ｃ，Ｄ、 　ＥおよびＦ）の中のどの６ビツト広域ワードが、単数または複数バッジ１４内 に存在するかを決定する。もしも少なくとも１つの値が６コードワードのおのお のに対し発見されると、次に第２バスは同時に応答する多重バッジから生じる可 能性がある、あらゆる起こりうる組合せを分類しようと試みる。完全な手順は次 のように起こる。

最初のバス： ステップ１．上記Ｉ／Ｒユニット１２は未識別バッジ１４をウェイアップするた めＲＥＳＥＴ指令を出し、領域内に少なくとも１個の未識別バッジ１４があるか 否かを決定するために無条件変調指令を用いる。

ＲＥＳＥＴ ＲＥＳＥＴ ＮＯＰ　ノーオペレーション ０ＤＡＬＬ もしもバッジ１４からの応答が検出されると、ステップ２に続くか、再度試みよ 。先に識別したバッジ１４が、まだ上記ビーム１６の範囲内に、先のＰＯＷＥＲ ＤＯＷＮまたはＰＤＯＷＮＮＯＷ指令を介してパワダウンされているかも知れな いことに注意すべきである。これらの識別されたバッジ１４は領域内にあるかも 知れないが、前述のようにこれらの指令のリセット禁止の特性により応答しない 。

ステップ２．少なくともｌバッジ１４が検出されたので、Ｉ／Ｒユニット１２は との６ビツトコードワードフラグメントが存在するのかを決定する。これはデー タｒｖａｌｕｅＪを送って、それが任意バッジ１４の任意コードワードに一致す るかを検査することにより達成される：０から６２まで１つずつデータ値をルー プせよりＡＴＡＷＯＲＤ データ値を送れ ＭＯＤＡＮＹ もしもＢＩＣ３０による増分値応答なければ、再度試みよ。

もしも一致がわかると、１／Ｒユニツト１２は単数または複数のＢＩＣ３０のど のコードレジスタが一致を含むのかを決定する。レジスタ一致が検出されるたび に、Ｉ／Ｒユニット１２およびＢＩＣ３０は、どのデータ値が一致を生じ、また どのレジスタと一致を生じたかを保存しなければならない。これを行うため、Ａ ワードレジスタと一致する値を記憶するようＡワードを配列させ、Ｃワードレジ スタと一致する値を記憶するようＢワードを配列させ、その他Ｆワードまで同じ 。またＮａをＡワード一致発見の数として、ＮｂをＢワード一致発見の数とし、 その他Ｆワードまで同じ。すべてＮｘは初期ゼロである。次に、ステ・ツブ２の 上記ループにおいてＭＯＤＡＮＹの応答が検出されるたびに、Ｉ／Ｒユニ・ノド １２は下記のとおり実行する； ＯＰ ＭＯＤＡ 応答検出されればＡワード（Ｎａ）＝値、増分Ｎａ。

ＯＰ ＯＤＢ 応答検出されればＢワード（Ｎｂ）＝値、増分Ｎｂ。

ＯＰ ＯＤＣ 応答検出されればＣワード（Ｎｃ）＝値、増分Ｎｃ。

ＯＰ ＯＤＤ 応答検出されればＤワード（Ｎｄ）＝値、増分Ｎｄ。

ＯＰ ＯＤＥ 応答検出されればＣワード（Ｎｅ）＝値、増分Ｎｅ。

Ｎ０１） ＯＤＦ 応答検出されればＣワード（Ｎｆ）＝値、増分Ｎｆ。

０から６２まで全データ値が−たび試行されると、ループは閉じられて、探索算 方の最初のバスが完結する。この点で、Ｉ／Ｒユニット１２は、どのデータ値が どのコードワードレジスタに存在するかわかる。例として、単数または複数のＢ ＩＣ３０のＭＯＤＡ−ＭＯＤＦ指令に対する応答をＸで表示する次の表２によっ て表わすことができる。

表　２ 値　Ａワード　Ｂワード　Ｃワード　Ｄワード　Ｃワード　Ｆツー１表２に示さ れるように、Ｉ／Ｒユニット１２は少なくとも２つのノクツジ１４の、それぞれ のＡ−Ｆレジスタ内に存在する７つの数字３．　１２．　２０．　２１．　３４ ．４７および５２を検出した。しかはこの特定例においてはノくツブ１４が２個 以上のこともありうる。上記表２から下記ＩＤコードの任意のものは、次の表３ に挙げられた可能性のある組合せにより示されるように、ノ＜・ソジ１４が８個 も存Ａワード　Ｂワード　Ｃワード　Ｄワード　Ｃワード　Ｃワード２０　３　 ２１　２１　．３４　１２ 」二記コードワードレジスタＡ−Ｆのおのおのに対して、少なくとも１個の応答 が要求されることに注意。もしもこれが実情でなければ探索は中止される。これ は、もしもバッジ１４が不当のコードワード値（すなわち６３）をもったり、ま たはもしもバッジが検出の周辺領域に置かれて断続的に応答しておれば起こるで 探索算法の第２バスは、既知レジスタ値の可能性のある組合せを整列しようと試 みる。これは、セットフラグ指令（表１の線番号４−９）および上記多重レジス タ一致変調指令（表１の線番号２５−２９）を用いるコードワードの組合せを含 む一致をめることにより達成される。

最初に、Ｉ／Ｒユニット１２が既知Ａワードを送信しそしてセットフラグ指令を 送出する。これは少なくともｌバッジ１４に作用する。Ｉ／Ｒ１２は既知Ｃワー ドおよび上記セットＢフラグ（これも少なくともＩバッジに作用する）。次にＬ 記１／Ｒ１２はＭＯＤＡＢ指令を送出する。もしも応答が検出されなければ、Ｉ ／Ｒ１２は次に新Ａワードを試みそして始動を繰返す。応答が検出されれば、Ｉ ／ＲＩ２はここでＩＤコードの最初の１２ビツト（ＡおよびＢワード）を認める 。

探索は既知のＣワードのあとに５ＥＴＣおよびＭＯＤＡＢＣを送信する。応答が なければ、次の既知Ｃワー　ドがテストされる。もしも応答が検出されれば、次 に１８ピツドがここて認められ、その他同じ。

既知のコードワードの送信により上記ＩＤコードを蓄積し、また多重レジスタの 一致を検査する処置は、ＭＯＤＡＢＣＤＥＦ指令が（表１の線番号２９）応答を して特定バッジ１４が識別されるまで継続される。これは次のように行われるル ープ繰返しａ＝ｌ−Ｎａ ＤＡＴＡＷＯＲＤ Ａワード（ａ） ループ繰返しｂ＝ｌ−Ｎｂ ＤＡＴＡＷＯＲＤ ０ＤＡＢ もしも無応答ならば、次のＢワードを試みよ。Ｂワードなければ、次にＡワード を試みよ。別法で； ループ繰返しｃ＝ｌ〜Ｎｃ ＤＡＴＡＷＯＲＤ ０ＤＡＢＣ もしも無応答ならば、次のＣワードを試みよ。Ｃワードなければ、次にＢワード を試みよ。別法で； ループ繰返しｄ＝ｌ〜Ｎｄ ＤＡＴＡＷＯＲＤ ＭＯＤＡＢＣＤ もしも無応答ならば、次のＤワードを試みよ。Ｄワードなければ、次にＣワード を試みよ。別法で； ループ繰返しｅ＝１−Ｎｅ Ｄ　Ａ　Ｔ　ＡＷＯＲＤ ＭＯＤＡＢＣＤＥ もしも無応答ならば、次のＣワードを試みよ。Ｃワードなければ、次にＤワ−ド を試みよ。別法で： ループ繰返しｆ＝１〜Ｎｆ ＤＡＴＡＷＯＲＤ ＭＯＤＡＢＣＤＥＦ もしも無応答ならば、バッジは識別される。ＰＯＷＥＲＤＯＷＮ送信。無応答な らば次のＦワードを試みよ。Ｆワードなければ次にＥワードを試みよ。

−たびバッジ１４がＭＯＤＡＢＣＤＥＦ指令に応答すれば、それは一致でパワダ ウン指令（ＰＯＷＥＲＤＯＷＮ）を経て選択的にターンオフされて、もはやどん な後続指令にも応答しなくなる。全ループが完了した時に、可能性のあるバッジ コード組合せのすべてが試みられて、きっと全バッジが識別されてしまう。

実際問題として、たとえ一つの探査機順序が雑音または距離制限のために、誤伝 送指令または誤応答を生じたとしても、他の一探索が極めて迅速（ミリ秒以内） に行なわれるので、バッジ１４を持つ人々は遅延には気付かない。

上記探索の方法は、各バッジが独自のＩＤコードをもってさえおれば、たとえ多 重バッジ１４が同時に検出領域内に存在するとしても作動する。これは下記によ り達成される： （ａ）ＩＤコードワードのあらゆる可能性のある組合せを迅速かつ有効に調べる ための探索算法の性質。

（ｂ）識別された特定バッジｌを選択的にターンオフするための能力。

（Ｃ）バッジがｔ記１／Ｒユニット１２のＲＦフィールドの有効距離内にある限 り、識別されたバッジ１４内のウェイアップ指令（ＲＥＳＥＴ）を禁止する能力 。

同時に、Ｉ／Ｉシステム１０のこれらの三つの特性は、間合せ領域内全バッチ１ ４が、極めて迅速（ミリ秒以内）に独自に識別されることを保証する。

二つ異なるバッジ１４を識別する完全な探索順序の一例を次に示す。バッジはそ れらのＩＤコード内にＡ、Ｂ、Ｃワードだけをもつものと仮定する。その上のり 、Ｅ、Ｆワードは簡潔のために省略した。しかし探索は、バッジのＩＤコードの 上記り、Ｅ、Ｆワードを操作するため容易に拡張されることを理解すべきである 。第１バツジ１４は上記Ａ、Ｂ、ＣワードＮＪ、ｒ２Ｊ、ｒ３Ｊおよび第２バツ ジ１４は上記Ａ、Ｂ、　Ｃワードｆｌｏｐ、ｒ２０Ｊ、ｒ３０Ｊが存在するもの と仮定される。上記１／ＲユニツＨ２による探索順序、および上記二つのバッジ １４の応答は、本明細書の終りに設けられた付録に示される。

上記付録に示される探索順序のための所要時間は極めて短い。例えば、図４Ａ、 ４Ｂおよび４Ｃに示されるような時間および持続期間をもつ信号に関して、この 探索順序の両方のバスは僅か数ミｌｊ秒で完了する。おのおのが、例えば６個の ６ビツトＩＤコードワード（Ａ−Ｆ）をもつ、多重バッジ１４を含む探索順序に 対して、全時間は増加するが、それでもなお約２０ミリ秒よりも少ない。本発明 のこの態様により与えられる探索方法は、ＩＯ進値ｒＯ」から、３６の２進ビツ ト（６０ピリオンをかなり越える）の等価ｌＯ進数を通して、ある数からその次 の数へ順次に進行する、バッジ１４の起こりうるＩＤナンバのすべての探索に比 較して、高い効率で極めて迅速であることは理解できよう。さらに、バッジ１４ もＩ／Ｒユニッ１−１２も、上記間合せ／識別順序中に完全なＩＤナンバ自体を 決して送信しない。上記１／ＩシステムｌＯはこのように高い程度のコード安全 保護を内在的に与える。

上記記載の探索順序の第１バス期間中、存在するバッジ１４のすべては、変調指 令（例えば、ＭＯＤＡＬＬ）期間中分離してまたは一緒に応答可能にされる。

しかし、−たび特定バッジ１４が、それぞれのメモリレジスタ内のそのコードワ ードフラグメント（例えば、ワードＡ、Ｂ、　Ｃその他）のすべての一致するも のとして識別されると、たとえ他の複数バッジ１４がまだ存在していても、上記 特定バッジ１４だけが上記１／Ｒユニツト１２からのある指令（例えば、最の全 ワードＭＡＴＣＨおよびＰＯＷＥＲＤＯＷＮ）に応答する。他のバッジ１４（未 識別のものまたはさきに識別されて「パワーダウン」状態にあるもの）は、この 時１／Ｒユニツト１２に応答しない。先に説明したように、各バッジ１４はその ＩＤコードに関して独自に識別され、そしてそれだけが探索順序の適当な瞬間に 上記１／Ｒユニツト１２に独自に通信する。これが本発明の重要な特徴である。

図５においては、先に示された略示線図（図３）よりもＢＩＣ３０の一層詳細な 略示回路図（２枚の図）が示される。上記ＢＩＣ３０は、１対のアンテナ入力端 子４０および４２（下方右にあり）、検出／復調（Ｄ／Ｄ）ユニット７０、直列 −並列（Ｓ／Ｐ）データユニット７２、リセットユニット７４、クロ・ツク表示 （Ｃ／Ｐ）ユニット７６、制御（ＣＴＬ）ユニット７８、命令う・ソチ（ＩＬ） ユニット８０、データラッチ（Ｄ　Ｌ）ユニット８２、命令復号（１／Ｄ）ユニ ・ット８４、メモリ比較（ＭＣ）ユニット８６、変調復号（Ｍ／Ｄ）ユニット８ ８、変調（ＭＯＤ）ユニット９０、変調タイマ（ＭＯＤＴ）ユニット９２、およ び前記アンテナ入力端子４０および４２に接続される可変インピーダンスユニッ ト９４（長方形破線内に示される）を含む。

上記ＢＩＣ３０（およびそのおのおののバッジ１４）が、Ｉ／Ｒユニット１２（ 図１および３）からのビーム１６のＲＦフィールドの有効距離内に最初にもたら される時には、ＢＩＣ３０は休止状態にある。休止状態にある時にはＢＩＣ３０ の回路の大部分は事実上電流は流れない（例えば、０．　１マイクロアンベヤよ りも少ない漏れ電流）。しかし、上記アンテナ入力端子４２に極めて短い導線１ ００て接線される上記Ｄ／Ｄユニット７０はオンのまま残り、上記ビーム１６の 低レベルパルスを検出できる。そうとしても、例として上記ＢＩＣ３０の全体止 回路の電流は約０．　５マイクロアンベヤだけである。上記Ｄ／Ｄユニツト７０ の個々の回路素子および動作の独自モードは以下詳細に述べる。手短かに言えば しかし、上記Ｄ／Ｄユニット７０はビーム１６のＲＦパルスを（図４Ａ、４Ｂお よび４Ｃに示されるように）検出し、そしてそれらを２進の「ｌ」と「０」の連 続ビットワード順序に変換（復調）する。上記Ｄ／Ｄユニツト７０はまた、上記 Ｂｉｃ３０にその動作を６ビツト命令に同期可能とし、かつ上記Ｉ／Ｒユニツト １２から上記ＢＩＣ３０ヘデータワード（表１）を送信可能とするクロ・ソクノ くパルスを生しる。これらは本発明の重要特徴である。

上記Ｄ／Ｄ７０は、データ導線１０２を経て、ＮＪと「０」の復調された直列ビ ット順序を上記Ｓ／Ｐユニット７２に印加する。上記Ｄ／Ｄユニツト７０ｉよ、 共通導線１０４を経て、クロックパルスを上記Ｓ／Ｐユニツト７２、そしてまた 上記ＣＰユニット７６およびＣＴＬユニット７８に印加する。−ワードの６ビツ トが、導線１０２を経て上記Ｓ／Ｐユニット７２内に逐次クロ・ツク人力された 後、上記Ｓ／Ｐユニット７２のｒＡＯ」から「Ａ５」までの出力端子の６ビツト を並行して、ラベル付「ＢＯ」から「Ｂ５」までの６個の共通データ線のそれぞ れの端子に印加する。これらのデータ線は、各ワードのそれぞれの並列データビ ットを、リセットユニット７４の入力端子「ＲＯ」から「Ｒ５」まで、ＩＬユニ ット８０の入力端子「ｌＯ」から［１５」まで、およびＤＬユニット８２の入力 端子「ＤＯＪから「Ｂ５」までの入力端子に印加する。上記リセットユニット７ ４は、６個の逐次的ＮＪがその入力端子「ＲＯ」からｒＲ５，＋までに印加され る命令（すなわち表１の線番号３１のＲＥＳＥＴ指令）にだけ応答する。上記リ セットユニット７４は、先に説明したように一または二以上の「０」ビットをも つ他の６ビツトワードのすべてに応答しない。上記リセットユニット７４がＲＥ ＳＥＴ指令（１１１１１１）に会う時には、ユニット７４は共通導線１０５を経 てｒｓｙｒＢのラベル付きその出力端子に、上記ＣＴＬユニット７８のｒｓｙｎ Ｊ入力端子に、モしてＭＯＤＴユニット９２のｒｓｙｎ」入力端子に、単一同期 パルスを印加する。リセットユニット７４からの、導線１０５を経る同期パルス は、ＢＩＣ３０内の直列並列ビット流れが適正にｒフレーム化」、すなわち■／ Ｒユニット１２から送られるそれぞれの６ビツトワード（例えば上記表１に挙げ られたような命令）に分割されそして６ビツトワードとして認識される。上記リ セットユニット７４は同時に、導線１０５に同期パルスｒｓｙｎ」を印加し、ま たそのｒｐＷｒｏｎＪのラベル付その出力端子に、上記ＣＴＬユニット７８の［ ｐ　ｗ　ｒ　ｏ　ｎ　Ｊ入力端子に導線１０６を経て印加される制御電圧を印加 する。また同時に上記リセットユニット７４そのｒｐＯＷｅｒＯｎＪ出力端子に おける制御電圧を導線１０６に印加し、上記リセットユニット７４は、ｒａｃｔ ｉＶｅＪのラベル付きその出力端子からの制御電圧を、導線１０８を経て、上記 Ｄ／Ｄユニット７０のそれぞれの入力端子に印加する。後記するように上記導線 １０８の電圧は、上記Ｄ／Ｄユニット７０の応答を強め、そして「パワダウン」 指令が受信されるまで、またはビーム１６の領域からＢＩＣ３０が退去した直後 まで「真」のままである。上記リセットユニット７４は、ＣＰユニット７６から の制御信号を導線１１０を経て、ｒｃｌｋ−ｐｒｅｓｅｎｔ」のラベル付き入力 端子に受信する。クロックパルスが導線１０４を経てＣＰユニット７６に印加さ れる限り、上記Ｄ／Ｄユニット７０はビーム１６からの信号を今でも受信かつ復 調しつづけており、導線ｉｉｏのｒｃｌｋ−ｐｒｅｓｅｎｔＪ信号が「真」であ ることを示す。上記ＣＰユニット７６へのクロック信号が無しになって約１５０ マイクロ秒後、ユニットは「時間切れ」で導線１１０の制御信号は「偽」となる 。これはリセットユニット７４（そしてＢＩＣ３０）をその休止状態に戻す。こ れが起こった後にだけ上記リセットユニット７４　（およびＢＩＣ３０）は、ｌ ／Ｒユニット１２からの後続ＰＥ５ＥＴ指令により再び「リセット」　（ウエイ クトアップ）される。導線１１０のクロックプレゼント信号が「真」である間は 、受信されたＲＥＳＥＴ指令は、上記リセットユニット７４（およびＢＩＣ３０ ）に影響を与えない。さきに説明したように、この装置は、−たび識別されれば 、上記１／Ｒユニツト１２からの「パワーダウン」指令後、および上記ＢＩＣ３ ０が上記ビーム１６の領域内に残っている限り、ＢＩＣ３θに対して応答を継続 させない。

ＣＴＬユニット７８は、導線１０６を経て−たびｒｐＷｒｏｎＪ信号で起動され ると、６ビツト命令がＬＬユニット８０に入ること、および６ビツトデータ値が ＤＬユニット８２に入ることを制御する。上記ＣＴＬユニット７８は、導線ｌ１ ４を経てＩＬユニット８０に制御信号（ｒＩＮＳＴ　５ＴＢＪとして識別）を印 加し、かつ導線１１６を経てＤＬユニット８２に制御信号（ｒＤＡＴＡＳＴＢ」 として識別）を印加する。導線１１４の制御信号が真の時には、導線１１６の信 号は偽であり、モしてＩＬユニット８０だけがそのそれぞれの入力端子ｒｌＯ」 から「１５」までに印加された６ビツトワードを入力することを可能化される。

導線１１６の制御信号が真の時には、導線１１４の信号は偽であり、モしてＤＬ ユニット８２だけがそのそれぞれの入力端子「ＤＯ」から「Ｄ５ノまでに印加さ れた６ビツトワードを入力することを可能化される。上記ＣＴＬユニット７８か らの導線１１６上の制御信号は、「読取り」信号（ＤＡＴＡＷＯＲＤ指令から出 る）が導線１１８を経て上記ＣＴＬユニット７８に印加された後にだけ真である 。その後、導線１１４の制御信号は真となり、そしてＩＬユニット８０は再び可 能化される。上記ＣＴＬユニット７８は、その出力端子ｒｃＬＫ６」において、 共通導線１２０を経て刻時パルスまたはフレーム指示パルス（おのおのの６ビツ トワード）をＩＬユニット８０の入力端子ＣＬＫ６．ＤＬユニット８２の入力端 子ＣＬＫ６．ｌ／Ｄ−Ｌニット８４の入力端子ＣＬＫ６．Ｍ／（、Ｌ二ｙト８６ の入力端子ＣＬＫ６、およびＭ／Ｄユニット８Ｂの入力端子ＣＬＫ６に印加され る。上記ＣＴＬユニット７８は以下さらに詳細に記載される。

並列６ビツト命令ワードは、それぞれの導線「ＩＬＯ」から「ＩＬ５」までを経 て、ＩＬユニット８０からＩ／Ｄユニット８４に印加される。同様に６ビツトデ ータワードが、それぞれの導線「ＤＬＯ」から「ＤＬ５」まで経て、ＤＬユニッ ト８２からＭＣユニット８６に印加される。６ビツト命令ワードがＩ／Ｄユニッ ト８４に入る時には、上記ワードは復号され、そして上記ユニット８４の対応出 力が可能化される。ＢＩＣ３０の動作およびそのユニットの動的機能の理解を容 易にするため、Ｉ／Ｄユニット８４、ＭＣユニット８６およびＭ／Ｄユニット８ ８の各種出力および相互接続が、前記表１に列挙したそれぞれの命令の等価の１ ０進数により識別される。従ってＩ／Ｄユニット８４の出力「Ｘ７」は表１の線 番号ｌに挙げた命令ＰＯＷＥＲＤＯＷＮに対応し、出力ｒＸ１５」は命令ｐ。

ＷＥＲＤＯＷＮＮＯＷに対応する。Ｉ／Ｄユニット８４をＭ／Ｄユニット８８に 接続するそれぞれを１２２（Ｘ３８）として識別している１９本の導線１２２等 がある。Ｉ／Ｄユニット８４をＭＣユニット８６に接続する、それぞれ１２４（ Ｘ２９）その他として識別される６本の導線１２４があり、ＭＣユニット８６を Ｍ／Ｄユニット８８に接続するそれぞれ１２６（Ａ一致）として識別される６本 の導線１２６がある。上記ＬＯＣＫおよびＵＮＬＯＣＫ命令は、Ｌ／Ｄユニット ８４により復号される時、導線１２８を経てＭＣユニット８６に接続される、［ ＷＯＲＫＪラベル付出力端子に現われる。Ｉ／Ｄユニット８４の出力端子ｒＸ７ 」の指令信号（パワダウン）は、導線１３０を経てリセットユニット７４の第１ ｒｐｗｒｏｆ　ｆ−Ｘ７Ｊ入力端子に印加され、モしてＩ／Ｄユニット８４の出 力端子「Ｘ１５」の指令信号（パワダウンナラ）は導線１３２を経てリセットユ ニット７４の第２　ｒｐｗｒｏｆｆＸ１５Ｊ入力端子に印加される。リセットユ ニット７４がＭ／Ｄユニット８８から導線１３４を経て真の信号（ＩＤナンバー のＡ、　Ｂ、Ｃ，Ｄ、ＥおよびＦ一致を示す）および導線１３０の指令を受信す る時には、リセットユニット７４は上記ＢＩＣ３０を「パワダウン」させる。「 パワダウン」状態においては、ＢＩＣ３０はその休止状態にある時よりも、ただ 極めて僅かな電流を流すだけである。さらに、「パワーダウン」状態では、ＢＩ Ｃ３０は、それがビーム五６の領域内に残留し、そしてＣＰユニット７６がｒｔ ｉｍｅｄ　ｏｕｔ」でない限り、Ｉ／Ｒユニット１２からのどんな指令（ＲＥＳ ＥＴを含む）にも応答することを禁止される。

データ「ワード」がＤＬユニット８２内に在る時、前記探索順序の第１パスに従 い、上記ワードは１つ１つ、ＭＣユニット８６内それぞれのメモリ位置に記憶さ れたＩＤワードＡからＦまでと比較される。ワードＡ−Ｆの１つとの一致があれ ば、対応「一致」信号がＭ　／　Ｄ　、：Ｌ　−１−ット８８のｒＡｃｏｍｐ」 からｒＦｃｏｍｐ」までのそれぞれ入力端子の一つに、導線１２６の一つを経て 印加される。探索順序の第２バスに関し、Ｍ／Ｄユニット８８のそれぞれフラグ Ａ−Ｆが、■／Ｄユニット８４から導線１２２の一つを経て指令させる。

１／Ｄユニツト８４が変調命令（例えばＭＯＤＡＬＬ、Ｘ３８）をそれぞれ導線 １２２の一つを経てＭ／Ｄユニット８８に印加する時に、このユニットはそのｒ ｄｅｃｏｄｅ」ラベル付出力端子において、導線１４０を経て制御信号をＭＯＤ Ｔユニット９２に印加する。このユニットは、導線１４２を経てＭＯＤユニット ９０から印加される適当な周波数（例えば５ＭＨｚ）の信号により駆動される。

ＭＯＤＴユニット９２が導線１４０のｒｄｅｃｏｄｅ」信号で可能化される時に は、短かい精密な間隔で継続する変調信号を、導線１４４を経て、出力端子「Ｆ ＭＯＤＪにおいて、破線ボックス内に示される可変インピーダンスユニット９４ に印加する。上記ＭＯＤＴユニット９２が共通導線１４５を経てまたｒＭＯＤＯ ＮＪ信号を、ＣＴＬユニット７８およびＭＯＤユニット９０に印加する時には、 これらのユニットは変調が進行中であることを示す。上記可変インピーダンスユ ニット９４はｎチャネル電界効果トランジスタ（ＦＥＴ）１４６を含み、そのゲ ート１４７は導線１４４に接続され、そのドレーン１４８はアンテナリード線１ ００およびそこから端子４２に接続され、そしてそのソース１４９は接地および 端子４０に接続される。一方ＦＥＴ１４６のゲート１４７はＭＯＤＴユニット９ ２からの変調信号により変調され、ＦＥＴ１４６のインピーダンスは適当な周波 数（例えば５ＭＨｚ）で事実上変化する。これは前記説明のように、バッジアン テナ３２（図２および図３参照）のインピーダンスを変調し、かつこれは「拡張 された最上位ビット」　（図４ｃ）としてＩ／Ｒユニット１２から送られるマイ クロ波エネルギーの一部分を用いて信号を逆反射する。容易に検出された、バッ ジアンテナ３２からの側波帯（例えば９１５ＭＨｚ±５ＭＨｚ）の搬送周波数の 反射信号はＲＦビーム７０で表現される（図３）。他の変調指令（表１）は、Ｅ ／Ｄユニット８４でＭ／Ｄユニット８８に印加される時に同様な結果を生じる。

　前記のように、ＩＤワードＡ−ＦはＢＩＣ３０内に遠隔書込みされる。それら はＭＣユニット８６に電子的に記憶される。ＢＩＣ３０内に記憶されたＩＤコー ドの安全性が最も重要である。コードの安全保護を維持するために、許可された プログラミング順序を経る以外に、記憶されたＩＤコードを変更することは事実 上不可能である。またＩＤコードは、フィールドプログラマブルであるため、無 意識のうちにプログラミングするのを防止する警戒が必要である。ＢＩＣ３０は いつでも、ＩＤコード欠損に対する電位差の存在を、間合せ機により送られたビ ットの流れの正規受信を経るほかに、入力ビットを検出する。これが起こる一時 機は、バッジ１４がビーム１６の領域内にある時である。Ｄ／Ｄユニット７０で 見落としたどんなビットも同期をはずれる後続命令を生じる。歪曲したビットパ ターンはやがて記憶したＩＤコード内の変化または損失に終わるものと考えられ る。この状態は無作為雑音の結果を考えることによりもっと一般にアプローチで きる。もしも無作為雑音が、ＢＩＣ３０でｒｌＪおよび「０」の無作為入力流と して解釈されると、指令順序がコードプログラミングを見出し実施するのに十分 な時間を与える。この事件に対し守護するため、かつＩＤコード損失の機会を消 滅する程小確率にするため、ＩＤコードをプログラミングするのに要する算法は 、極めて特殊な順序で適当な数の指令ワードの送信を必要とする。この順序の中 に少しでもエラーが起これば、ＢＩＣ３０は内部リセットを自動的に生じる。

１つのありうる順序は次の通りである：（１）Ｗｒ　ｉ　ｔ　ｅ−Ｕｎ　１ｏｃ ｋ指令送信（表１線番号１６．）（２）６個のＳｅ　ｔ　−Ｍａ　ｔ　ｃｈ−Ｆ 　Ｉ　ａｇ指令のおのおの送信（表１の線番号４−９）ある順序で１回または２ 回以上、もしくは固定順序の他の指令で送信。

（３）所定Ｗｒｉｔｅ−Ｗｏｒｄ指令（例えば表１の線番号１０−１５の中の１ つ）適当な回数送信。

（４）Ｗｒ　ｉ　ｔｅ−Ｌｏｃｋ指令送信（表１線番号３）（５）　Ｗｒ　ｉ　 ｔ　ｅ　−Ｗｏ　ｒｄ指令再送信ステップ５実施後、ＤＬユニット８２のデータ レジスタの値は特定Ｗｒｉｔｅ−ｗｏｒｄ指令で特定されるＭＣユニット８６の メモリレジスタにコピーされる例として、ＩＤコードのＢ−ワード位置にデータ 値ｒ２３Ｊ　（０１０１１１）をプロゲラする指令順序は： ＤＡＴＡＷＯＲＤ ＮＬＯＣＫ ＲＩＴＥＢ ＲＩＴＥＢ ＯＣＫ ＲＩＴＥＢ 最後のＷＲＩＴＥＢ指令の受取りと同時に、ＭＣユニ・ット８６のＢワードＩＤ コードレジスタは「２３Ｊに変わる。他のレジスタは影響を受けない。上記順序 はこのようにＩＤコードのワードすべてをＢＩＣ３０にプログラムするために継 続する。

図６について説明すると（シートｌおよびシート２に示される）、本発明の特徴 によるＤ／Ｄユニット７０の詳細回路図が示される。各素子（例えばトランジス タ）の寸法および各導線の長さならびに節の接続が、説明のために大きく誇張さ れている。しかし回路７０は０ＭＯ８技術を用いて有利に実施されることを理解 すべきである。当業者には、０ＭＯ８技術がマイクロ波信号の検出／復調に用い るには余りにも応答が遅いので通常不適当と考えられている。しかし本発明の重 要態様によると、Ｄ／Ｄユニット７０の回路のＣＭＯＳ素子は、ビーム１６によ り表現されるような、マイクロ波信号に対し高い効率の非常に高感度の検出／復 調器として配列されている。

図６（シート１）の左下部に見られるように、接地アンテナ端子４０は接地回路 に接続され、他のアンテナ端子４２は導線１００（また図５も参照）に接続され る。アンテナ３２（図２参照）は、図６には示されない。上記導線１００はＲＦ 倍信号図４Ａ、４Ｂおよび４Ｃにあるような）を人力ステージ２００（破線ボッ クス内に見られる）に印加する。ステージ２００は第１ｎチヤネルＦＥＴ２０２ と第２０チヤネルＦＥＴ２０４は共通ゲートソース駆動型増幅器として接続され る。上記ＦＥＴ２０２のソース２０６は回路接地導線２０８（負レール）に接続 され、そしてＦＥＴ２０４のソース２１０はＲＦ入力導線１００に接続される。

ＦＥＴ２０２および２０４のそれぞれのゲート２１２および２１４は、またＦＥ Ｔ２０２のドルレーン２１８に接続される共通導線２１６に共に接続される。第 １ｐチヤネルＦＥＴ２２０から導線２１６（およびドレーン２１８）に電流が供 給され、そのドレーン２２２は導線２１６に接続され、そしてこれはＦＥＴ２０ ２に対する一定電流源として役立つ。上記ＦＥＴ２２０はそのゲート２２４が共 通導線２２６に接続され、調整トランジスタ２３０および高抵抗負荷とフィルタ ２３２（ＭＯ３技術で実行された）によって、適当に調整されかつ濾過された直 接電圧を維持する。上記ＦＥＴ２２０はそのソース２３４が第１供給電圧導線２ ３６（正レール）に接続され、順に正端子＋ＶＤＤに接続され導線４８を経て電 池３４（ここに示されず図２に示される）。トランジスタ２３０はまた正供給導 線２３６に接続されたそのソース２３８をもち、トランジスタ２３０のドレーン ２３９は共通導線２２６および負荷２３２に接続される。トランジスタ２３０の ゲート２４０は共通導線２２６に接続される。調整トランジスタ２３０と負荷２ ３２は、トランジスタ２２０を通る電流を決定する電流ミラーとして役立つ。

同様にして、ＦＥＴ２０４は、そのドレーン２４２が共通導線２４４に接続され 、これは定電流源として接続される第２ｐチヤネルＦＥＴ２５０のドレーン２４ ６に接続される。このＦＥＴ２５０は正導線２３Ｇに接続されたそのソース２５ ２を有し、そのゲート２５４は共通導線２２６に接続される。ＦＥＴ２２０にお けるように、ＦＥＴ２５Ｑは、トランジスタ２３０および負荷２３２で形成され る電流ミラー配列により、その電流が決定される。例として、調整トランジスタ ２３０の幅は、役０．１マイクロアンペアのトランジスタを通る電流を与えるよ うに選定される。第１ＦＥＴ２２０のゲートの幅は、トランジスタ２３０のゲー ト幅の２倍大きく作られるので、トランジスタ２２０を通る調整された電流は、 トランジスタ２３０を通る電流の２倍大きくなって（約０．２マイクロアンペア ）いる。ＦＥＴ２５０のゲートの幅は、後述する理由からＦＥＴ２２０の幅より 約２０％大きく作られる。ＦＥＴ２５０に加え、第３のｐチャネルＦＥＴ２６０ があり、そのドレーン２６２が共通導線２４４に接続される。ＦＥＴ２６０のゲ ート２６４は、共通線２６６に接続され、そのソース２６６はｐチャネル制御Ｆ ＥＴ２７０のドレーン２６８に接続され、そのソース２７２は正導線２３６に接 続される。上記ＦＥＴ２７０は常開（開路）で、そのゲート２７４は導線２７６ からそれに印加される信号によって制御される。

ＦＥＴ２０２および２０４の製造において、さらに低電流ドレーンの最適応答を もつため、それらはできるだけ精密に同一に造らねばならない。例として、ＦＥ Ｔ２０２と２０４のおのおの４０ミクロン幅のゲートをもっている。しかし第２ ＦＥＴ２５０はＦＥＴ２２０よりもほぼ２０％広く作られるので、トランジスタ ２５０は、ゲートバイアスおよび供給電圧の同一条件下でほぼ２０％多い電流を 流す。結果として共通導線２４４上の通常予備（休止状態）電圧は、共通導線２ １６上の対応電圧より高い。例として、導線２４４の電圧は約２．２Ｖ（＋３Ｖ の電池電圧に対して）そして導線２１６の電圧は約＋ｔＶである。

上記ＦＥＴ２０２および２０４、ならび＋：ＦＥＴ２２０および２５０の回路接 地と素子（例えば、ソース、ドレーン電極）間に小漂遊容量がある。これらの容 量の二つは、導線２１６と接地間に接続される容量２８０、および導線２４４と 接地間に接続される容量２８４として点線によって示される。これらの容量は、 間もなく説明するように、入力ステージ２００の動作において重要な役割を演す る。例として、容量２８０は概略７５フエムトフアラツド（ｆ　ｆ）　、および 容量２８４は概略＋２Ｏｆｆである。アンテナ端子４２に印加されるＲＦ電圧な く（ＤＣ接地）、容量２８０にかかる電圧は約＋１ｖであり、そして容量２８４ にかかる電圧は約＋２．２ｖである。上記人力ステージ２００は、前に説明した ように、この程度まで（ＦＥＴ２５０をＦＥＴよりも僅かに大きく作ることによ って）従って考えた上で不平衡にされている。図６の２盤目シートのトランジス タおよび論理回路は、図７および８の説明のあとに記載する。

図７において、電流−電圧線図は、入力ステージ２００のＦＥＴ２０４の動作を 説明する。ドレーンとソースとの間のトランジスタ電流は垂直軸線で示され、ゲ ート−ソースバイアス電圧は水平軸線に沿って示される。曲線３００はドレーン −ソース電流が極めて低い時の、電流■と電圧Ｖとの間の非線形関係を示す。

上記曲線３００の折れ曲り付近の点３０２において示されるゲート−ソースバイ アス電圧に対して、ゲート−ソース電圧Ｖが上記点３０２まわりで変化するにつ れ曲線３００のとおりに、対応電流Ｉが非常に低く（例えば概略０．２マイクロ アンペア）そして事実上非線形に変化する。例として点３０２における電圧は接 地に対し約＋ＩＶにセットされる（図６の導線１００に印加される入力信号の存 在しないとき）。小さい（フェムトファラッド）容量２８０および２８４は、０ Ｍ０３回路が適当と考えられる低周波数（例えば数メガヘルツ）においては微々 たる影響しかないとして二次的問題に通常考えられる。しかしマイクロ波周波数 において、容量２８０および２８４は影響を及ぼしている。

電圧正弦波３０４のｌサイクル（ビーム１６のＲＦ搬送波の１サイクルを表現） は、垂直に整列されたゼロ軸線３０６に沿ってプロットされバイアス点３０２と 交わる。例として電圧波３０４は、ゼロ軸線３０６から垂直破線３０８で示され る正ピーク（＋）まで、そして垂直破線３１０で示される負ピーク（−）まで振 動する。破線３０８は曲線３００と点３１２で交わり、そして破線３１０は曲線 ３００と点３１４で交わる。従って電圧波３０４の振動の１サイクルは、点３１ ２（実際ゼロ電流）と、バイアス点３０２における電流Ｉよりも事実上大きい電 流■である点３１４との間の、ドレーン−ソース電流■の（ＦＥＴ２０４の）曲 線３００に沿う非線形変位となる。電圧波３０４の振幅は説明よりも小さいこと を理解すべきである。例として、電圧波３０４の約１０ミリボルト振幅よりも大 きくなく、入力ステージ２００の有効な動作を与えるに十分である。

電圧波３０４の各サイクルに関し、電荷の小増分量がコンデンサ２８４から流れ 、このコンデンサ２８４に蓄積された電圧が若干低下する。例として、コンデン サ２８４（および共通導線２４４）の電圧は約＋２．２Ｖ（導線１００にＲＦ入 力信号の存在しないとき）である。

しかしビーム１ＧのＲＦ倍信号導線１００に現われ、かつ非常な高周波（例えば 図４Ａ参照）で振動する時には、コンデンサ２８４の電荷は、上記のようにサイ クル毎に増分的に「ポンプ」ダウンする。この期間中コンデンサの電荷と電圧は ほぼ一定（例えば約＋ｉＶ）のままである。

図８について説明すると、垂直軸線に沿うコンデンサ２８４（および共通導線２ ４４）の電圧と、水平軸線に沿う時間とを示すグラフである。＋３ボルトの電池 電圧の」−起倒に続いて、電圧Ｖ−１の短い水平線分３５０は、導線１００にビ ーム１６からのマイクロ波信号が現われる以前に、コンデンサ２８４に電圧が維 持されていることを示す。時間Ｔ−０で示す点３５２で始まり、入力導線ｌＯＯ にＲＦ電圧が現われ、コンデンサ２８４の電圧は下方勾配線３５４で示される一 連の小増分ステップで「ポンプ」ダウンされる。電圧が時間Ｔ−１で値ｖ２以下 に降下する時電圧切換事象（詳細後述）が生じる。これは簡単に言えば、時間Ｔ −１で始まりビーム１６の２進数「０」またはｒｌＪの持続時間に比例して継続 するステップ波３５６で示される。例として、ビーム１６の概略１００サイクル （波３０４）は、コンデンサ２８４の電荷を電圧レベルＶ−２までポンプダウン するのに十分である。コンデンサ２８４の電荷がポンプダウンを続けるにつれ、 コンデンサ２８４の電圧は線分３５４に沿い下降し続け、マイクロ波電圧（波３ ０４）が入力導線１００に印加される限りゼロに向う漸近線のままである。上記 ビーム１６が２進数「０」を表わすに十分な長さく例えば図４Ｂの最上位ビット 「０」参照）だけオンの事象で、上記電荷「ボンピング」は短時間（例えば２５ ０ナノ秒）後もはや継続せずして、コンデンサ２８４の電圧は、Ｔ−２で示され る時間に線３５８に沿いその初期値Ｖ−ｔに戻り始める。線３５８の上向勾配は コンデンサ２８４の充電で決められ、ＦＥＴ２７０のターンオンで回路接続され たＦＥＴ２６０で増補される第２ｐチヤネルＦＥＴ２５０によって与えられる。

従ッテコンデンサ２８４は、ＦＥＴ２５０と２６０の両方−緒で、ＦＥＴ２５０ 単独動作よりも急速に再充電される。逆にコンデンサ２８４の電荷は、ＦＥＴ２ ７０オフにより切断された、ＦＥＴ２６０で一層急速にＶ−ｔレベルからポンプ ダウンされる。ＦＥＴ２６０は、順次導線２７６の信号で制御される制御ＦＥＴ ２７０の動作により、回路に接続または切断される。従ってＦＥＴ２６０を切断 （コンデンサ２８４はポンプダウンしながら）されることにより、「ポンプ」は 少なくて、回路は入力ビーム１６に一層急速に応答する。しかしＦＥＴ２６０を 瞬間的に回路に接続（ＦＥＴ２７０はオン）することにより、コンデンサ２８４ の電圧は線３５８に沿い急速にレベルＶ−１にまで再充電する。コンデンサ２８ ４の放電（ポンピングダウン）も再充電も両方とも高速化され、そして入力ステ ージ２００の動作が強化される。

コンデンサ２８４の電圧が線３５８に沿い再充電するにつれ、時間Ｔ−３で、レ ベルＶ−２に達し、ステップ波３５６が終了する。Ｔ−１からＴ−３までの間隔 は、後述する２進数「０」を示す。一方、ビーム１６が２進数ＮＪに対応する時 間残留するならば、これは２進数ｒＱＪよりもはるかに長く（図４０参照）、コ ンデンサ２８４の電荷は、時間Ｔ−２を越えて継続する水平線分３６０で示され るようにほぼゼロのまま残る。この線分３６０（一部切欠かれている）は、間隔 Ｔ−０−Ｔ−２よりもはるかに長期間継続し、ビーム１６が再び瞬間的にターン オフする時間Ｔ−４で終る。これはビーム１６の２進数「１」または拡張された ２進数ｒｌＪを表現する（４Ｃ図参照）。両方の場合とも、この状態は２進数「 ｌ」と認識される。熱論コンデンサ２８４の電圧が上向勾配３５８よりも、線分 ３６０に沿い継続する時には、ステップ波３５６は時間Ｔ−３（２進数「０」を 示す）で終了せず、若干時間Ｔ−４を越えて破線３６２で示されるように継続す る。時間Ｔ−４において（ビーム１６は次の「ビット」まで瞬間的にターンオフ ）、コンデンサ２８４は電圧レベルＶ−１まで破線３６４に沿い再充電を開始す る。電圧がレベルＶ−２に達すると、Ｔ−５に示す時間にステップ波３５６（お よびその延長部３６２）は終了する。Ｔ−１−Ｔ−５の持続時間は２進数「ｌ」 に対応する。線３６４の勾配（すなわちコンデンサ２８４の充電率）は線３５８ に対するものと同じである。

図６において、図６のシート１に示すＤ／Ｄユニット７０の素子の動作について 記載する。導線１００にＲＦ倍信号現われると、Ｔ−１において、コンデンサ２ ８４の電圧と共通導線２４４の電圧がレベルＶ−２（図８）に達するまで、コン デンサ２８４の電荷が「ポンプダウン」される。図６のシート２に示されるよう に、導線２４４は、ｎチャネルＦＥＴ３８４およびｎチャネルＦＥＴ３８６のゲ ート３８０およびゲート３８２と回路に接続され、それぞれ破線ボックス内に示 される第１インバータ増幅ステージ３９０として接続される。ＦＥＴ３８４と３ ８６のドレーンは出力導線３９２と回路に接続される。ＦＥＴ３８６のソースは 導線３９４により接地導線２０８（負レール）に接続される。ＦＥＴ３８４のソ ースは、導線３９６で制御正電圧源に接続され、この電圧源は、共通ゲートとド レーンを有するｎチャネル電界効果ダイオード４００として接続されるｎチャネ ルＦＥＴ、共通ゲートとドレーンを有するｎチャネル電界効果ダイオード４０２ として接続されたｎチャネルＦＥＴ、およびリセットユニット（図５）からの導 線１０８に、そのゲート４０６が接続される制御ｐチャネルＦＥＴ４０４からな っている。ＦＥＴ４０４のドレーンは、ｎチャネル電界効果ダイオード４００の ソースおよびｎチャネル電界効果ダイオード４０２のドレーンと共に導線３９６ に接続される。ＦＥＴ４０４のソースは、正電圧供給導線４１０に、ｎチャネル 電界効果ダイオード４００のドレーン及びｎチャネル電界効果ダイオード４０２ の「ソース」と−緒に接続される。制御ＦＥＴ４０４が「オフ」の時供給導線４ １０と導線３９６との間の電圧降下は、ｎチャネル電界効果ダイオード４００ま たはｎチャネル電界効果ダイオード４０２の電圧降下の小さい方で決められる。

従って導線３９６（制御トランジスタ４０４がオフの時）の電圧は、完全供給電 圧（例えば約＋３Ｖ）よりも僅かに低い。例として、導線３９６の電圧（Ｄ／Ｄ ユニット７０が休止時）は約＋２．２■である。この配列の利点を簡単に説明す る。供給導線２４４の電圧がＶ−１（図８）であり、第１増幅ステージ３９０の 出力導線３９２の電圧がほぼ接地電圧（負レール）の時に、上記増幅ステージに ほとんど電流は流れない。

第１増幅ステージ３９０は、それぞれに３個の類似増幅ステージ４２０．４３０ および４４０（すべて分離した破線ボックスで示す）で直列に接続される。これ らの増幅ステージ４２０．４３０および４４０は、事実上第１ステージ３９０の 対応ＦＥＴ３８４と３８６に同様式で、−緒に接続されるｎチャネルＦＥＴおよ びｎチャネルＦＥＴを有する。上記第２、第３および第４増幅ステージ４２０． ４３０および４４０は、共通導線４４２を経て供給導線２３６（正レール）に接 続され、そしてそれぞれの導線４４４．４４５および４４６により接地導線２０ ８（負レール）に接続される。第１増幅ステージ３９０は導線３９２により第２ ステージ４２０に接続され；第２ステージ４２０は導線４５０により第３ステー ジ４３０に接続され：そして第３ステージ４３０は導線４５２により第４ステー ジ４４０に接続される。第４ステージ４４０の出力は、導線４５４を経てデータ 出力インバータ増幅器４５６の入力端に接続され、その出力はデータ導線１０２ に接続される。導線４５４はまた、制御導線２７６に接続され、これがｐチャネ ル電界効果制御トランジスタ２７０（図６のシートｌ）のゲート２７４に延び出 る。

上記導線４５４は第１インバータ増幅器４６０の入力にも接続され、この増幅器 は４個の他のインバータ増幅器４６１〜４６４に直列結合され、小和同信号遅延 を与える。インバータ増幅器４６４の出力は、その出力が導線４７０の出力端に 接続されるＮＯＲゲート４６８の下方入力端４６６に接続される。ＮＯＲゲート ４６８の上方入力端４７１は直接導線４５４に接続される。導線４７０はｎチャ ネルＦＥＴ４７２のゲートに接続され、そのソースは導線４７３を経て接地導線 ２０８に接続され、そしてそのドレーンは共通導線４７４に接続される。ＦＥＴ ４７２のソースとドレーンはまたそれぞれ他の一つのｎチャネルＦＥＴ４７６の ソースとドレーンにそれぞれ接続され、ＦＥＴ４７６のゲートは導線４７７を経 て接地導線２０８に接続される。ＦＥＴ４７６は、理由は後述する、回路のこの 部分における小寄生コンデンサとして役立つ。電流は導線４７４（およびトラン ジスタ４７２）にｎチャネルＦＥＴ４７８　（ＦＥＴ２２０と同様に）によって 供給され、ゲートは導線２２６に接続され、ソースは供給電圧導線２３６に、そ のドレーンは共通導線４７４に接続される。導線４７４は、破線ボックス内に示 される。インバータ増幅ステージ４８０（増幅ステージ４２０と同様）の共通ゲ ート入力に接続される。増幅ステージ４８０は、導線４８１により接地導線２０ ８に、そして導線４４２により供給電圧導線２３６にそれぞれ接続される。増幅 ステージ４８０の出力は導線４８３によりインバータ増幅器４８４に接続され、 その出力は導線４８６に接続され、そして−組の５個のインバータ増幅器４８７ 〜４９１に接続される。ＮＡＮＤゲート４９３の下方入力端子は導線４８６に接 続され、その出力はインバータ４９４に接続され、順次インバータ増幅器４９５ の人力に接続される。インバータ増幅器４９５の出力は導線４９６に接続され、 モして「クロック」導線１０４（図４）に接続される出力端子をもつ最終インバ ータ増幅器４９７に接続される。上記導線４９６はｐチャネル制御ＦＥＴ４９８ のゲートに接続され、そのソースは供給電圧導線２３６に接続され、そしてその ドレーンは共通導線４７４に接続される。

ＢＩＣ３０は静止状態にあるといえども、Ｉ／Ｒユニット１２からのリセット（ ウェイクアップ）指令を受信待機し、Ｄ／Ｄユニット７０はそれにもかかわらず 部分的にオンで十分にビーム１６のどんな入力信号も十分に検出できる。Ｄ／Ｄ ７０の入力ステージ２００は常に認識力があり上記のように動作する。しかし「 真」信号（負向き電圧信号）が導線１０８に現われるまで、導線３９６により第 １増幅ステージ３９０に印加される供給電圧は、前記説明のように、正導線４１ ０の完全電池電圧よりも若干低い。導線４１０は切換え雑音を絶縁するため、他 の供給導線２３６から分離されている。第１増幅ステージ３９０へ導線３９６上 の減圧供給電圧に関し、またステージ３９０の共通ゲートへの導線２４４の電圧 に関しほぼそれに等しく（すなわち図８の電圧レベルＶ−１）、第１ステージ３ ９０は実際にスタンバイ電流なし。導線２４４上（そしてコンデンサ２８４）の 電圧がＶ−２の値まで降下する時には、出力導線３９２は、ゼロ付近から約Ｖ− １のレベルまで切換えられる。これは第２増幅ステージ４２０に対して、その出 力導線４５０の電圧を、正レールから負レールへ有効に切換えさせ、そして第３ および第４増幅ステージ４３０および４４０について同じ。従ってコンデンサ２ ８４がポンプダウンされ導線２４４がレベル■−２（図８）まで負向きの時には 、第４増幅ステージ４４０の出力導線４５４は、正レールから負レールまで有効 に駆動される。導線４５４のこの切換えた電圧は、前記のように、時間Ｔ−１に 始まりＴ−３まで続き２進「０」を表わし、またはＴ−５まで継続して２進「Ｉ Ｊを表わすステップ波３５６（図８）の逆である。

第１ステージ３９０のＦＥＴ３８４のゲートの幅およびＦＥＴ３８６のゲートの 幅は、出来るだけ高い入力インピーダンスを与えるために、できるだけ小さく製 造される。前に説明したように、入力ステージ２００のＦＥＴ２０２および２０ ４は、約４０ミクロンのゲート幅をもち従って第１増幅ステージ３９０を駆動す るのにはるかに低いインピーダンスをもっている。第２、第３および第４増幅ス テージ４２０．４３０および４４０のトランジスタのゲートの幅は、高い増幅と 漸進的に低インピーダンス駆動を得るために、第１ステージ３９０のトランジス タの幅よりも漸進的に広く造られる。

第４ステージ４４０の出力導線４５４が正から負へ駆動される時には、このステ ップ波はインバータ増幅器４５６に印加され、次に「真」データ信号（２進数の 「０」または「ｌ」）を導線１０２に印加する。導線４５４の飯向きレベルはま た導線２７６に印加され、次に制御トランジスタ２７０のゲート２７４に印加さ れる。これは、前に説明したように、ＦＥＴ２６０を回路に接続し、ＦＥＴ２６ ０の付加充電動作なしよりも、上向き勾配線３５８または線３６４に沿いコンデ ンサ２８４を一層急速に再充電させる。

リセット信号がリセットユニット７４により検出される時には、それが真信号（ 負向き電圧）を導線１０８に印加する。この信号は制御ＦＥＴ４０４をターンオ ンし、そして第１増幅ステージ３９０の導線３９６を導線４１Ｏ（正レール）に 効果的に接続する。これは上記第１増幅ステージ３９０の駆動能力を向上させる 。信号はまた、「パワダウン」指令がＢＩＣ３０により次に受信されるまで、第 １ステージ３９０による平均電流の流れを増し、導線１０８の信号が「真」であ るのは非常に短時間（例えば約１００分の１秒だけ）であるので付加パワーの消 耗は無視できる。後続の増幅ステージ４２０．４３０および４４０はそれらの入 力端および出力端を正レールまたは負レールポテンシャルにもち、切換え時以外 事実上電流は流れない。結果として時間平均にわたコてＤ／Ｄユニット７０によ り流れる全電流は非常に低い（例えば約０．５マイクロアンペアより低い）。

ＢＩＣ３０の残余の部分は休止状態（またはパワダウン）の時には実際に電流を 流さない。

上記第４増幅ステージ４４０から負向き信号が導線４５４に印加される時には、 ＮＯＲゲート４６８の上方人力４７１が負駆動される。これは正信号（短持続時 間）を導線４７０に印加してトランジスタ４７２をターンオンし、順次共通導線 ４７４を負レールポテンシャルにプルダウンする。導線４７０に正信号がなけれ ば、共通導線４７４は正レールポテンシャルにある。５個のインバータ増幅器４ ６０〜４６４によって与えられる短遅延の後、ＮＯＲゲート４６８の下方入力は ４６６は負駆動され、導＠４１０の正向き信号を終了させる。これらの事象を示 す電圧とタイミング線図は下記に示す。共通導線４７４がトランジスタ４７２の ターニングオンにより負向きの時に、増幅ステージ４８０がその出力導線４８３ を正に駆動し、そしてインバータ増幅器４８４は導線４８６を、ＮＡＮＤゲート ４９３の下方入力端と一緒に負に駆動する。ＮＡＮＤゲート４９３の上方入力端 に接続された導線４９２のレベルは既に高いためにこの時ＮＡＮＤゲート４９３ からの出力はない。導１１４７０の正パルスが終了した直後にＦＥ７４７２はタ ーンオフされ共通導線４７４は制御された速度で正レールポテンシャルまでプル アップされる。上記ＦＥＴ４７６は、前に説明したように寄生コンデンサとして 動作し、共通導線４７４の電圧上昇率を制御する。この電圧が十分に高レベルに 達する時には、上記増幅ステージ４８０をトグル切換して、その出力導線４８３ は再び負レールに駆動される。これはインバータ増幅器４８４に対し、正向き信 号を上記導線４８６およびＮＡＮＤゲート４９３の下方入力に印加させる。上記 導線４９２のレベルがまだ高い（インバータ増幅器４８７〜４９１により与えら れる短遅延のために）ので、ＮＡＮＤゲート４９３の上方入力はＮＡＮＤゲート ４９３の下方入力端子のレベルと一緒に短時間だけ高くなっている。従って短持 続期間負パルスがＮＡＮＤゲート４９３の出力端に生じる。これはインバータ増 幅器４９７の出力およびクロック導線１０４の正クロックパルスとなる。負パル スはまたインバータ増幅器４９５で導線４９６に印加されて、トランジスタ４９ ８をターンオンとして急速に共通導線４７４を広範囲で正レールポテンシャルま てプルアップする。これらの事象の電圧およびタイミング関係を説明する。

図９（パートＡ、　Ｂ、　Ｃ，Ｄ、　ＥおよびＦ）について、Ｄ／Ｄユニット７ ０のある電圧および時間関係を正確な割合ではなく理想化したものを示す。電圧 レベル（正および負レール）は垂直軸線に沿い、そして時間は水平軸線に沿って 示され部分的に切欠いている。図９パートＡにおいて、電圧レベルＶ−１（図８ も参照）は前期のように休止状態における入力状態２００の共通導線２４４の初 期レベルを示す。時間Ｔ−０においてＲＦ倍信号図４）は、ここに示すように、 水平波状線５００（２進「０」を示す）、またはさらに長い波状線５０２（２進 「ｌＪまたは拡張された「）」を示す）で始まる。ここに下向勾配線５０４で示 されるコンデンサ２８４および導線２４４の電圧は、前記様式（図７および８） で次にポンプダウンされる。値がＶ−２に達する時には、第１増幅ステージ３９ ０がその出力導線３９２の極性を切換え、順次第２、第３および第４ステージ４ ２０．４３０および４４０を切換える。第４ステージ４４０の出力導線４５４の 電圧は波形５０６でここに示される。この電圧は、Ｔ−１で示される時間に正か ら負レールポテンシャルに極めて急速に切換えられる。もしもＲＦ倍信号波状線 ５００で示されるように２進数の「０」ならば短持続時間（例えば約２５０ナノ 秒）後時間Ｔ−２で終り、コンデンサ２Ｂ４（および導線２４４）が線５０５に 沿い前記様式でＶ−１まで再充電される。時間Ｔ−３で導線４５４の電圧は（波 形５０６）レールポテンシャル負から正へ切換えられる。導線４５４のこの電圧 は図９パートＢに示され、ここで波形５１０として時間Ｔ−１に始まりＴ−３で 終る２進「０」を示す。波形５１０は導線１０２の出力データの２進データパル スの逆であることに注意すべきである。

もし、も入力ステージ２００へのＲＦ倍信号、パートへの波状線５０２で示され るような２進「ｌＪ　（または拡張された「ｌ」）であれば、このＲＦ信号５０ ２はかなりの持続時間（例えば、少なくとも約２マイクロ秒）継続して時間Ｔ− ４で示されるように終る。この後間もなく、時間Ｔ−５において、前記のように 波形５０６は負から正のレールポテンシャルに切換わる。パートＢに示される波 形５１０（２進「０」）の代わりに、破線で示されＴ−１で始まるはるかに長い 持続期間の後Ｔ−５で終る波形５１２が示される。これは２進「ｌ」　（または 拡張された「１」）を表現する。

図９バートＣにおいて、時間Ｔ−１の僅か後に短かい正向波形５２０が生じる。

この波形５２０は導線４７０でＦＥＴ４７２のゲートに印加される電圧を表わす 。ＦＥＴ４７２のターンオン時に、図９パートＤに波形５３０で示されるように 、共通導線４７４は負レールポテンシャルまでプルダウンされる。波形５３０は 、波形５２０が始まって間もなく始まるが、ＦＥＴ４７２のターンオフ時導線４ ７４の電圧は、ＦＥＴ４７６（寄生コンデンサとして接続された）正レールポテ ンシャルに戻るまで若干時間費すので、はるかに長く継続する。上記波形５３０ は、緩やかに５３２に示すレベルの正レールポテンシャルまで戻るので、共通導 線４７４の電圧は、Ｔ−１に示す時間に上記インバータ増幅ステージ４８０をト グル切換えするに十分な正値となって、その出力導線４８３を負レールポテンシ ャルに切換える。出力導線４８３の電圧は、パートＥに波形５４０で示され、こ れは波形５３０が負向きになった僅か後に正向きとなり、上記波形５３０が電圧 レベル（トグル切換点）５３２に達した僅か後に負向きとなる。パートＥの波形 ５４０（擬似「０」と呼ぶ）の持続時間は、時間Ｔ−１からＴ−３まで延びてい るパートＢの２進「０」波形５１０よりも夛少長くなることに注意すべきである 。波形５４０のこの夛少長引く持続時間は、ＦＥＴ４７２および４７６のゲート を、入力ステージ２００のＦＥＴ２０２および２０４のゲートよりも１少広幅に 造ることにより得られる。

図９、パートＥの波形５４０が負向き（パートＤのトグル切換点５３２の僅少時 間後）になる時、負レールポテンシャルが再び出力導線４８３に印加される。

これは順次前記（パート６）のように、僅か遅延後にクロック導線１０４にクロ ックパルスを生じる。上記ｌクロックパルス５５０がパートＦに示される。パル ス５５０は垂直破線５５２で示される時間に始まり、そして垂直破線５５４で示 される時間に終る。上記破線５５２は、パー１−Ｂの２進「０」パルスが終る時 間Ｔ−３のかなり後に生じていることに注意すべきである。しかしクロックパル ス５５０は２進「ｌ」　（または拡張された「Ｉ」）の持続時間中に生じる。パ ートＢに示されたような、クロックパルス５５０が２進「０」およびｒｌＪに対 するこの時間関係は、ＢＩＣ３０の回路の各部品にパルス発生時、２進「０」と 「１」とを認識および識別させるものである。クロックパルス５５０は、２進ｒ ＱＪまたはｒｌ、＋が（パートＢに示したように）生じる時ごとに発生する。線 ５５２の時間に波形５５０の始まりにおいて、早急に共通導線４７４を正レール ポテンシャルまでプルアップするために、トランジスタ４９８をターンオンする 導線４９６に、負向きパルス（図示せず）が印加されることをさらに注意すべき である。この動作は、図９バートＤの破線時間線５５２の僅が後、波形５３０の ステップ部分５５６で示される。

図１Ｏ（図５も参照）で６個のデータ人力ｒＲＯＪ　〜ｒＲ５Ｊ　はＮＡＮＤゲ ート６０２のそれぞれの入力に接続され、その出力はインバータ増幅器６０４の 入力に接続され、これは順次パルス形成回路６０６の人力に接続される出力を有 する。パルス形成回路６０６の出力は、ＮＡＮＤゲート６１０の上方入力６０８ に接続され、その出力はインバータ増幅器６１４に接続される。インバータ増幅 器６１４の出力は、導線６１６および出力導線１０５が接続される「ｓＹＮ」と して識別される出力端子に接続される。導線＋１０からの入力端子ｒｃｌｋ−ｐ ｒｅｓｅｎｔＪは、ＮＡＮＤゲート６２２の上方人力６２ｏ１インバ一タ増幅器 ６２４の人力、およびパルス形成回路６２６の人力に接続される。導線１３０が らの入力端子ｒｐｗｒｏ　ｆ　ｆ−Ｘ７ＪはＮＡＮＤゲート６３０の下方入力６ ２８に接続され、その上方人力６３２は、入力端子ｒＡＢＣＤＥＦ−ｙｅｓＪお よび導線１３４に接続される。ＮＡＮＤゲート６３０の出力は導線６３３を経て インバータ増幅器６３４の入力に接続され、その出力はパルス形成回路６３６に 接続される。パルス成形回路６３６の出力は、セット／リセットフリップフロッ プ６４０の上方ｒ５ｅ　ｔＪ入力６３８に接続される。上記パルス成形回路６２ ６の出力は、フリップフロップ６４０の下方「リセット」入力６４２に接続され る。フリップフロップ６４０の出力は、インバータ増幅器６４４の入力に接続さ れ、その出力端はＮＡＮＤゲート６２２の下方人力６４６、オヨびＮＡＮＤ’７ ’−トロ１０の下方人力６４７に接続される。導線１３２からの入力端子ｒｐｗ ｒｏｆｆ−Ｘ１５Ｊはインバータ増幅器の入力に接続され、その出力はＮＡＮＤ ゲート６５２の中間人力６５０に接続される。ＮＡＮＤゲート６５２の下方人力 ６５４はＮＡＮＤゲート６３０の出力に接続される。インバータ増幅器６２４の 出力はＮＡＮＤゲート６５８の下方入力６５６に接続され、その上方人力６６０ は導線６４５に接続される。ＮＡＮＤゲート６５８の出力は、ＮＡＮＤゲート６ ５２の上方入力６６２に接続され、その出力はパルス形成回路６６４に接続され る。上記インバータ増幅器６１４の出力は、導線６１６を経てセット−リセット フリップフロップ６６８の上方ｒｓｅ　ｔＪ入力端子６６６に接続され、その出 力は出力端子「ｐｗｒｏ旧および導線１０６に接続される。上記フリップフロッ プ６６８は、パルス形成回路６６４の出力に接続される下方リセット人力６７０ を有する。

上記ＮＡＮＤゲート６０２は、リセット指令の６個の２進ｒｌＪ　（１１１１１ １）にだけ応答する。これが生じる時には、パルス形成回路６０６からの正パル スが、ＮＡＮＤゲート６１Ｏの上方入力６０８に印加される。同時に導線１１０ のｒｃ　１ｋ−ｐｒｅｓｅｎｔＪ信号がパルス形成回路６２６に印加され、そこ からフリップフロップ６４０のリセット入力端子６４２に印加、そしてインバー タ増幅器６４４に印加して導線６４５に正信号を生じ、そしてＮＡＮＤゲート６ １Ｏの下方人力６４７に印加される。これはインバータ増幅器６１４を経て、Ｎ ＡＮＤゲート６１０に出力ｒｓｙｎ」端子および導線１０５において正の同期パ ルスを生じさせる。この同期パルスは、前記のように、それぞれ６ビツトワード 内への２進数信号のフレーム指示の初期マーカとして役立つ。導線ｌｌＯからの 正ｒｃｌｋ−ｐｒｅｓｅｎｔＪ信号も共通導線６１８を経てＮＡＮＤゲート６２ ２の上方入力６２０に印加され、その下方入力６４６も現在は正である。このよ うにＮＡＮＤゲート６２２は負向き「真」信号を、ｒａｃ　ｔ　１ｖｅＪ端子お よび導線ｌＯ８に印加する。上記インバータ増幅器６１４からのパルスはまた、 導線６１６を経て、フリップフロップ６６８のセット入力６６６に印加され、そ の上にｒｐＷｒｏｎＪ端子における正向き真信号を導線１０６に印加する。ｒｒ ｅＳｅｔ」信号がリセットユニット７４で受信された後に、出力導線１０５．１ ０６および１０８でもたらされる信号は、ＢＩＣ３０をその休止状態から「ウェ イクアップＪする。

ｒＡＢＣＤＥＦ−ｙｅＳＪ信号が導線１３４に印加され、そしてｒｐＯＷｅｒｄ ｏｗｎＪ信号が導線１３０に印加（前に説明したように）される時には、正向き 信号が単時間だけ入力６２８とＮＡＮＤゲート６３０の入力６２８および６３２ に印加される。ゲート６３０は導線６３３を経て、順次インバータ増幅器６３４ およびパルス形成回路６３６信号パルスをフリップフロップ６４０のセット人力 ６３８に印加し、インバータ増幅器６４４に対して負向き信号を共通導線６４５ に印加させる。ＮＡＮＤゲート６１０はその上ＮＡＮＤゲート８０２によりその 入力６０８に印加されたリセットパルスに応答せず、そしてＮＡＮＤゲート６２ ２は、導線６１８を経てその上方人力６２０に印加されたｔａｌｋ−ｐｒｅｓｅ ｎｔＪ信号にも応答しない。これは出力端子ｒａｃｔｔｖｅ」および導線１０８ からの「真」信号を消去する。上記ｒＣ１ｋ−ｐｒｅｓｅｎｔＪ信号が導線１１ Ｏから消去されるまで（ＢＩＣ３０がビーム１６の領域から除去された後短時間 で上記ＣＰユニット７６が時間切れになることにより）、たとえｌまたは２以上 のリセット指令が続いてＮＡＮＤゲート６０２に印加されようとも、上記のよう にリセットユニット７４は［パワーダウン」状態のままである。その後ｒｃｌｋ −ｐｒｅｓｅｎｔＪ信号が導線１１０から消去された後、上記リセットユニット ７４は自動的にＢＩＣ３０を休止状態に戻し導線１０５．１０６および１０８（ パート５）に信号は印加されなくなる。ｒｃ　１ｋ−ｐｒｅｓｅｎｔＪ信号の消 去は共通導線６４５を「リセット」させて、ＮＡＮＤゲート６５８の上方入力端 子６６０に正レベルを印加し、インバータ増幅器６２４からの正レベルもこの時 下方入力端子６５６に印加される。これは、ＮＡＮＤゲート６５８に対して、Ｎ ＡＮＤゲート６５２の上方人力６６２に負向きレベルを印加させ、その中間入力 ６５０および下方人力６５４はこの瞬間に負となる。その上に、ＮＡＮＤゲート ６５２の出力は正向きとなり、パルス形成回路６６４は、パルスをフリップフロ ップ６６８のリセット入力６７０に印加し、フリップフロップはｒｐＷｒｏｎＪ 端子および導線１０６から「真」信号を消去する。導線１３２からの無条件「ｐ ｗｒｏ　ｆ　ｆ−Ｘ１５Ｊ信号はインバータ増幅器６４８を通りＮＡＮＤゲート ６５２の中間人力６５０に到るまで、信号ｒＡＢＣＤＥＦ−ｙｅｓ」およびｒｐ Ｗｒ。

ｆｆ−Ｘ７Ｊの動作と類似様式で動作する。

図１１（図５も参照）でＣＴＬユニット７８は、論理およびカウンタモジュール ７００を含み、これは共通導線１２０を経てスイッチモジュール７０２に、同じ ＜ＢＩＣ３０（図５）の他のユニットにも接続される。モジュール７００はそれ ぞれに導線１０４．１４５．１０６および１０５に接続される入力端子ｒｃｌｋ 」、ｒｍｏｄ−ｏｎＪ、ｒｐｗｒｏｎＪおよびｒｓｙｎ−ｐｕｌｓｅ」を有する 。モジュール７００の出力端子ｒｃｌｋ６」は共通導線１２０およびスイッチモ ジュール７０２のｒｃｌｋ６」入力端子に接続される。上記モジュール７０２の ｒｒｅａｄＪ入力端子は導線１１８に接続される。スイッチモジュール７０２の ｒｉｎｓｔＪ出力端子は命令ストローブ導線１１４に接続され、そしてｒｄａｌ 、ａＪ出力端子はデータストローブ導線１１６に接続される。ｒｃｌｋＪ、「ｐ ＷｒＯｎＪおよびｒｓｙｎノ信号が、導線１０４．１０６および１０５を経てモ ジュール７００に印加される時には、入力タロツクパルス（導線１０４）の計数 を開始し、そし、て６番目のクロックパルス発生毎にｒｃ　Ｉｏｃｋ６Ｊ　（ｃ 　１ｋ６）パルスと呼ばれるものを発生する。これはさきに説明したとおり、そ れぞれの２進ワードのおのおの６ビツトを適正にフレームするのに役立つ。上記 ｒｃｌｋ」パルスは、スイッチモジュール７０２に印加され、そして先に説明し たようにＢＩＣ３０の他のユニツトに印加される。ｒｒｅａｄＪ信号が導線１１ Ｂを経てスイッチモジュール７０２に印加される時には、そのｒｄａｔａＪ出力 を付勢し、そして「真」信号を導線１１６に印加し、これは先に説明したように 、データを上記ＤＬユニット８２内に入れさせる。導線１１８上にｒｒｅａｄ」 信号が存在しないときに、上記スイッチモジュール７０２はその出力端子ｒｉｎ ｓｔＪで「真Ｊ信号を導線１１６の代わりに導線１１４に印加する。これはＩＬ ユニット８０を動作させる。ＭＯＤＴユニット９２がオン（拡張された２進ＮＪ の持続期間中）、かつＢＩＣ３０がＩ／Ｒユニット１２に応答している時には、 禁止信号が導線１４５およびモジュール７００のｒｍｏｄｏｎＪ入力端子に印加 される。これは一時的にモジュール７００を禁止し、そのアンテナ３２のＢＩＣ ３０による変調期間中雑音による誤動作を防止する。

図１２において、Ｉ／Ｒユニット１２（全体にわたる破線長方形内に示される） は、アンテナ区分７１４（破線長方形内に示される）、高周波ＲＦ区分７１６（ 破線長方形内に示される）、および論理および制御区分７１８（破線長方形内に 示される）からなっている。アンテナ区分７１４の送信アンテナ１８に接続され るＲＦ増幅器７２０があり、この増幅器７２０は、適当なマイクロ波周波数（例 えば９１５ＭＨｚ）で動作する増幅器７２６および発振器７２８からの定常ＲＦ 倍信号、その下方入力端子７２４に供給されるＲＦスイッチ７２２で駆動される 。上記スイッチ７２２はその上方入力端子７３０において、スイッチ駆動機構７ ３２からの制御信号に従いターンオンおよびターンオフされ、上記スイッチ駆動 機構は順次タイミング論理ユニット７３４により導線７３３を経て制御される。

上記ユニット７３４は、中央処理装置（ＣＰＵ）７４０から、ｒｓｅｎｄ」導線 ７３６を経て送信指令を受信し、かつｒｉｎｓｔｒ　（ｄａｔａ）」母線７３８ を経て送られるデータを受信する。上記ＣＰＵ７４０はケーブル２０でコンピュ ータ２２（図示せず）に接続される。タイミング論理ユニット７３４は、ｒｄａ ｌａ　ｖａｌｉｄＪ導線を経てラッチ７４４を可能化し、このラッチは導線７４ ６を経てＣＰｔ）７４０に接続される。

アンテナ区分７１４の受信アンテナ１９に接続される入力ＲＦ増幅器７５０があ り、その出力は共通導線７５２を経て、第１ホモダインユニツト７５４および第 ２ホモダインユニツト７５６に接続される。第１ホモダインユニツト７５４は、 増幅器７５８で駆動されその人力は発振器７２Ｂと同位相で導線７５９を経て接 続される。第２ホモダインユニツト７５６は、増幅器７６０で駆動されその人力 は発振器７２８と９０’だけ位相を異にする移相ユニット７６１を経て接続され る。第１ホモダインユニツト７５４の出力は増幅器７６４の入力に接続され、次 に中間周波数（ＩＦ）フィルタ７６６を経て増幅器７６８の入力端子に接続され る。増幅器７６８の出力は、検出器７７０の入力端子に接続され、出力は導線７ ７２を経てラッチ７４４の第１入力端子に接続される。第２ホモダインユニツト ７５６の出力は、同様に増幅器７７４、ＩＦフィルタ７７６、増幅器７７８、検 出器７８０、および導線７８２からラッチ７４４の第２入力端子に接続される上 記ＣＰＵ７４０（インテル社（Ｉｎｔｅｌ　Ｃｏｒｐ、）パーツナンバー８７Ｃ ５１ＦＡのような都合よく市場で入手できるマイクロプロセッサである）は、前 記探索順序の命令とデータに従って、バッジ１４の間合せと識別に必要なメモリ および論理を提供する。上記ＣＰＵ７４０は、タイミング論理ユニット７３４を 制御し、順次スイッチ駆動機構７３２およびＲＦスイッチ７２２を制御する。従 ってマイクロ波データ信号（図４Ａ、４Ｂおよび４Ｃ）は、ＲＦ増幅器７２０お よび送信アンテナ１８に印加される。

前記ＢＩＣ３０からマイクロ波ビーム７０を経た変調信号は（図３）、アンテナ １９で受信され、増幅器７５０で増幅され、当技術で公知の直角位相配列に接続 される第１および第２ホモダインユニツトの７５４および７５６に供給される。

従ってアンテナ１９で受信した信号の位相に依存しく発振器７２８の位相に対し ）、第１ホモダインユニツト７５４または第２ホモダインユニツト７５６のどち らか一つ（または両ユニットー緒）に中間周波数信号（例えば、５ＭＨｚ信号） をそれぞれ増幅器７６４およびＩＦフィルタ７６６、ならびに増幅器７４４およ びＩＦフィルタ７７６に印加する。これらの中間周波数信号はそれぞれに増幅器 ７６８で増幅され検出器７７０て検出され、そして増幅器７７８で増幅され検出 器７８０で検出される。検出器７７０の出力および検出器７８０の出力は、拡張 されたｒｌ」ビット（図４０参照）期間中ＢＩＣ３０からの変調された応答に対 して、時間および持続期間（周波数ではないけれども）で対応する信号パルスで ある。検出器７７０および７８０の出力は、それぞれの導線７７２および７８２ を経てラッチ７４４に印加される。信号がラッチ７４４の一つまたは両方の入力 端子に印加されたと仮定すると（バッジ１４からの応答を示す）、導線７４２を 経てラッチ７４４にこの信号は指令しており、導線７４６を経てＣＰｔＪ７４０ に送られる。ＣＰＵ７４０により受信された時には、ラッチ７４４内のバッジ応 答信号は、前記探索順序に従い処理されて識別される。ケーブル２０およびコン ピュータ２２を経るＣＰＵ７４０に入るおよびＣＰＵ７４０からの通信は、バッ ジ識別、当技術公知様式の各１／Ｒユニツト１２のＣＰＵ７４０とコンピュータ ２２との間のデータ書式およびプログラミングソフトウェアを提供する。

ＢＩＣ３０の回路はビームＩ６のＲＦ倍信号、高い感度、精度および効率をもっ て検出かつ復調する。入力信号がたとえマイクロ波周波数であっても、付加ＲＦ 検出器（例えばショットキーダイオード）を必要としない。ＢＩＣ３０は入力Ｒ Ｆ信号ビット流れに従ってそれ自体のクロックおよびタイミング信号を発生する ので、復号された命令およびデータワード（例えば６ビツトワード）は適正にフ レームされて正確に応答する。記載したＢＩＣ３０の実施例は、単−低コスト集 積回路として０ＭＯ３技術において完全に実行されている。ＲＦ同調回路（アン テナ３２以外）は全く必要としない。その構成および動作によって、ＢＩＣ３０ は休止状態および能動状態の両方において極めて低量のパワーを流す。これは、 ■Ｄバッジまたは同様なタグの外形内に適合するのに十分に小さい微小寸法電池 でさえも長い電池寿命が得られる。Ｉ／Ｒユニット１２の回路は、その性能に高 信頼性があり、かつ費用有効性のある容易に入手できる構成要素を用いる。Ｉ／ Ｉシステム１０は極めて高速かつ正確で一本質的にはフェールセーフである。

バッジ１４の感度およびそれらの応答モードのゆえに、ビーム【６のパワーレベ ルは人体の健康と安全基準よりも十分に下である。さらに、バッジ１４に記憶さ れたコード化情報は、高度に安全保護されるが、電子工学的に容易に変更できる ０バツジ１４内に記憶できるＩＤコードの数は極めて大きい。上記システムＩＯ は、コード化情報の特定型式または量に制限されない極めて融通性がある。戸数 のバッジ１４が遠隔位置において同時に間合わされ、かつ独特に識別される。バ ッジ１４は一度に１個アドレスされまたはＩ／Ｒユニットに一つずつ物理的に配 置される必要は全くない。

ここに教示した装置および動作の方法は、本発明の一般原理の説明であることを 理解すべきである。本発明の精神および範囲から逸脱することなく当業者により 変更が容易に工夫できるであろう。例えば、説明したような６個の６ビツトワー ド以外のコードおよびそれらの順序は、本発明のフレームワーク内に用いられた ものである。さらに、本発明は、コード化物品の特定型式またはその寸法および 形状、もしくは、パワー源の特定型式またはその容量に限定されるものではない 。本発明により提供されたシステムは、特定周波数（マイクロ波またはその他） における動作に限定されず、または送信および応答の特定モードに限定されるも のではない。ＢＩＣ３０も回路素子の特定型式、または種類または数に限定され るものではない。

付　録 １／Ｒユニツト１２による探索順序および２個のバッジの応答は次のとおりであ る： 第１パス ［／Ｒユニット１２　１個または２個のパッジ１４送信〉リセット（ＲＥＳＥＴ ） 送信〉リセット（ＲＥＳＥＴ） 反射：無条件（ＭＯＤＡＬＬ）　＜応答検出送信〉イネーブルデータレジスタ（ ＤＡＴＡＷＯＲＤ）送信〉データワード−〇 送信〉ノーオペレーション信号 反射：エニマッチ　く応答検出 反射：Ａマツチ　く応答検出 反射−Ｂマツチ　〈無応答 反射二Ｃマツチ　〈無応答 送信：イネ−プルデータレジスタ（ＤＡＴＡｗｏＲＤ）送信：データワード−２ 送信〉ノーオペレーション信号 反射：エニマッチ　〈応答検出 反射二Ａマツチ　く無応答 反射二Ｂマツチ　く応答検出 反射二〇マツチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３ 送信〉ノーオペレーション信号 反射、エニマッチ　く応答検出 反射、Ａマツチ　〈無応答 反射、Ｂマツチ　く無応答 反射：Ｃマツチ　く応答検出 送信〉イネーブルデータレジスタ 送信〉データワード＝４ 送信〉ノーオペレーション信号 反射、エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝６ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝７ 送信〉ノーオペレーション信号 反射：エニマッチ　〈無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝８ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝９ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝１０ 送信〉ノーオペレーション信号 反射：エニマッチ　く応答検出 反射：Ａマツチ　く応答検出 送信〉データワード＝２４ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝２５ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝２６ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝２７ 送信〉ノーオペレーション信号 反射：エニマッチ　〈無応答 送信〉イネーブルデータレジスタ 送信〉データワード−２８ 送信〉ノーオペレーション信号 反射　エニマッチ　〈無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝２９ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３０ 送信〉ノーオペレーション信号 反射：エニマソチ　く応答検出 反射：Ａマツチ　く無応答 反射　Ｂマツチ　く無応答 反射：Ｃマツチ　−く応答検出 送信〉イネーブルデータレジスタ 送信〉データワード＝３１ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３２ 送信〉ノーオペレーション信号 反射・エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード−３３ 送信〉ノーオペレーション信号 反射、エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３４ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３５ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３６ 送信〉ノーオペレーション信号 反射、エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝３７ 送信〉ノーオペレーション信号 反射、エニマッチ　く無応答 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５３ 送信〉ノーオペレーション信号 反射・エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５４ 送信〉ノーオペレーション信号 反射：エニマノチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５５ 、送信〉ノーオベレーンヨン信号 反射：エニマソチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード；５６ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５７ 送信〉ノーオペレーション信号 反射：エニマンチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５８ 送信〉ノーオベレーンヨン信号 反射：エニマノチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝５９ 送信〉ノーオペレーション信号 反射：エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝６０ 送信〉ノーオペレーション信号 反射、エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データフード＝６１ 送信〉ノーオペレーション信号 反射・エニマッチ　く無応答 送信〉イネーブルデータレジスタ 送信〉データワード＝６２ 送信〉ノーオペレーション信号 反射　エニマッチ　く無応答 ・・・・・・・・・・・・・川・・・・・状ｔ：２Ａワード、２Ｂワード、２Ｃ ’７−Ｆ・・・・・・・・・・・・・・・川・・・・・・第２バス 送信〉イネーブルデータレジスタ 送信〉データワード＝ｌ 送信〉イネーブルＣフラグ 送信〉イネーブルデータレジスタ 送信〉データワード＝２ 送信〉イネーブルＣフラグ 反射、ＡＢマツチ　〈応答検出 送信〉イネーブルデータレジスタ 送信〉データワード＝３ 送信〉イネーブルＣフラグ 反射：ＡＢＣマツチ　〈応答検出 送信＞パフ−９”）：／　（ＰＯＷＥＲＤＯＷＮ）送信〉イネーブルデータレジ スタ 送信〉データワード辷３゜ 只 廊 り　− 困 ＊ ＦＩＧ、７ ■ゴハＩｓ　９２１０４００９ フロントページの続き （５１）　ｒｎｔ、　Ｃ１，５識別記号　庁内整理番号ＧＯＩＳ　１３／７９ ＨＯ４Ｂ　７／２６ （７２）発明者　シエツプス、ジョナサン・ロイドアメリカ合衆国ニューシャー シー州 ０８５５０、プリンストン・ジャンクション、マーブル　ヘッド・ドライヴ　１ ０ Ｉ

Claims (72)

【特許請求の範囲】
1. １．コード化物品を問合せ／識別する装置であって：命令およびデータワードの ２進ビットの流れを物品に適当な周波数で送信し、かつ各物品からの応答を受信 する問合せ／読取り（Ｉ／Ｒ）ユニット；および複数のコード化物品で、該物品 のおのおのが、識別コードナンバを２進ビットとして記憶する電子回路を有し、 該電子回路が、上記Ｉ／Ｒユニットからの入力ビットの流れを検出および復調し 、そして上記入力デジタルワードをフレーム指示するビット流れに従うクロック およびタイミング信号を発生する装置を備え、上記電子回路が、上記ビット流れ の命令およびデータワードに内部応答し、かつ一物品のコードナンバが独特に識 別され、そしてそのように識別された時に、多数中弧立した物品が上記Ｉ／Ｒユ ニットと単独に通信するように、選択された時に土記Ｉ／Ｒユニットに外部応答 する論理装置を備えている前記複数のコード化物品： からなる前記コード化物品を問合せ／識別する装置。
2. ２．各物品の回路は、物品がＩ／Ｒユニットからの十分に強い信号を受信し、さ らにリセット命令を受信しその上に上記回路が能動状態に可能化されるまで、上 記回路を休止状態に保持する手段を含む請求項１の装置。
3. ３．一物品の回路がさらに、上記物品が識別された後もはや上記Ｉ／Ｒユニット に応答しないように、Ｉ／Ｒユニットからの適当な指令の受信で上記回路をパワ ダウン状態におく手段を含む請求項１の装置。
4. ４．上記Ｉ／Ｒユニットが、２進「０」を表現するためマイクロ搬送波信号の短 バースト、２進「１」を表現するため搬送波の長バースト、および２進「１」を 表現するため、およびこれにより上記物品が上記Ｉ／Ｒユニットに応答できる手 段を提供するため搬送波の拡張されたバースト、を送信する請求項１の装置。
5. ５．上記Ｉ／Ｒユニットが、複数の連続２進「１」の形式でリセット命令ワード を送信し、他の命令およびデータワードはそれと同数の連続２進「１」を有しな い請求項４の装置。
6. ６．各物品がＲＦアンテナを備え、拡張された「１」ビットの期間中選択された 時に、上記物品が反射された応答を上記Ｉ／Ｒユニットにもたらすため、そのそ れぞれのアンテナのインピーダンスを変調することを可能化される請求項５の装 置。
7. ７．コード化物品を同時に、かつ遠隔間合せ／識別する装置であって：命令およ びデータワードの２進ビットの流れを物品に適当な周波数で送信し、かつ物品か らの応答を一緒にそして分離して受信する間合せ／続取り（Ｉ／Ｒ）ユニット； および 複数のコード化物品で、該物品のおのおのが、複数のメモリ位置内コードワード フラグメントとして、識別コードナンバを２進ビットとして記憶する回路を有し 、各物品の上記回路が、上記Ｉ／Ｒユニットからの入力ビットの流れを検出およ び復調し、そして上記入力デジタルワードをフレーム指示するビット流れに従う クロックおよびタイミング信号を発生する装置を備え、上話回路が、上記ビット 流れの命令およびデータワードに内部応答し、かつそのコードワードフラグメン トのすべてが識別された時に、一物品のコードナンバが独特に識別され、そして そのように識別された時に、多数中弧立した物品が上記Ｉ／Ｒユニットに単独に 通信するように、上記コードワードフラグメントが識別されるにつれて選択され た時に、上記Ｉ／Ｒユニットに外部応答する論理装置を備えている前記複数のコ ード化物品； からなる前記コード化物品を同時にかつ遠く離れて問合せ／識別する装置。
8. ８．コード化物品の遠隔識別装置であって：命令およびデータワードの２進ビッ トの流れを物品に送信し、かつ一緒におよび分離して指令している物品からの応 答を受信する送信ユニット；および各物品の電子回路で： 上記送信ユニットからの入力ビット流れを検出および復号し、かつ上記入力ビッ ト流れに従うデジタルデータビットおよびクロック信号を、上記回路の他の部分 に印加する入力ブロック； 該入力ブロックに接続され、リセット指令を受信し、かつ物品が上記送信ユニッ トの領域内に来た時には、回路の他の部分を活動化し、かつ上記送信ユニットの 領域外に来た時には、極めて僅かな電流しか流れない休止状態に上記回路を戻す リセットウェイクアップブロック； 上記入力およびリセットブロックに接続され、上記電子回路内に記憶されたコー ド化情報を識別するため、上記送信ユニットからの命令およびデータに応答する 制御論理データメモリレジスタ（ＣＬＤＭＲ）ブロック：および該ＣＬＤＭＲブ ロックに接続され、そのそれぞれのコード化情報に関して、複数の物品が同時に 検出されそして個々に独特に識別されるように、上記コード化情報が識別される につれて、信号を送信ユニットに送り返す変調ブロック、を含む前記各物品の電 子回路； からなる前記コード化物品の遠隔識別装置。
9. ９．上記送信ユニットが、２進「０」を表現するためＲＦ搬送波信号の短バース ト、２進「１」を表現するため長バースト、および２進「１」を表現するため、 および各物品を応答可能にする上記ＲＦエネルギーを提供するため拡張されたバ ースト、を送信する請求項８の装置。
10. １０．リセット指令が、複数の連続２進「１」、および上記送信ユニットからの 他の命令およびデータワードが連続「１」ほどの数を含んでいない請求項９の装 置。
11. １１．各物品が、電池の形式で内部電源を収容し、その休止状態および活動状態 期間中、比較的低量のパワーが消費されるように上記回路が構成され、電池の動 作寿命がその貯蔵寿命に近似している請求項１０の装置。
12. １２．コード化情報が識別される時に、指令しているリセットブロックは上記回 路をパワダウン状態におき、物品が領域から除かれるまで回路はＲＦユニットに 応答せず、それから上記リセットブロックは回路を休止状態に戻し、ゆえに−た びコード化情報が識別されると電池パワーは−層保存され、そしてＲＦユニット になお応答する他の物品は、続いて１つずつ、それらのそれぞれのコード化情報 が識別されるにつれ、パワダウン状態に入れられ、そして全物品が急速かつ有効 に識別される請求項１１の装置。
13. １３．送信ユニットが、命令および６ビットワードとしてデータワードを送信し 各物品の電子回路内に記憶されるコード化情報は６個の６ビットワードの形式で あり、リセット指令は６個の「１」であり、リセット指令は常に、最下位ビット として「０」をもつ１ワードがあとに従う請求項８の装置。
14. １４．入力ブロックが、２進「１」の期間を除き、２進「０」のあとに生じるク ロックパルスを発生し、従って電子回路の部分は容易に「０」と「１」とが区別 され、そしてリセット指令後リセットブロックは、入力デジタルワードが正規に フレーム指示されるように同期パルスを発生する請求項８の装置。
15. １５．上記送信ユニットが、２進「０」を表現する短バースト、２進「１」を表 現する長バースト、および２進「１」を表現し、また回路により応答するマイク ロ波エネルギーを提供する拡張されたバーストで、マイクロ波周波数ビームを送 信し、上記回路がさらに、該ビームを受信するアンテナを含み、上記変調ブロッ クが、拡張された「１」の期間中送信ユニットに信号を送るためアンテナのイン ピーダンスを変調する請求項８の装置。
16. １６．２進ワードの形式でコード化情報を記憶し、そして該情報に関する問合せ ２進ワード信号に応答する信号を送る回路であって：間合せ信号を受信し、かつ 「０」および「１」の形式の２進パルスならびに「０」および「１」に関し時間 関係をもつクロックパルスを発生する入力ユニット該入力ユニットに接続され、 問合せ信号のリセット命令の受信と同時に、上記回路の部分を活動状態に可能化 し、かつ問合せ信号がない時には、上記回路を休止状態に戻すリセットユニット ； 上記入力ユニットに接続され、間合せ信号の命令ワードを受信する命令ラッチユ ニット； 上記人力ユニットに接続され、問合せ信号のデータワードを受信するデータラッ チユニット； 上記命令ラッチユニットに接続され、命令ワードを受信かつ復号する命令復号ユ ニット； 該命令復号ユニットにより制御され、データワードを受信し、かつデータワード をメモリ位置に記憶されたコード化ワード情報と比較するメモリ比較器；上記命 令復号ユニットおよび該メモリ比較器に接続され、データワードと記憶されたコ ード化ワード情報の比較を作表する変調復号器；および該変調復号器により制御 され、データワードが上記記憶されたコード化ワード情報と一致する時に、応答 信号を生じる信号応答手段；からなる２進ワード形式でコード化情報を記憶し、 該情報に関する問合せ２進ワード信号に応答する信号を送る前記回路。
17. １７．リセットユニットが、リセット命令の受信と同時に、適正ワード内に２進 「０」および「１」のフレーム指示する同期信号を発生する請求項１６の回路。
18. １８．リセットユニットが、問合せ信号の「パワダウン」命令の受信と同時に、 回路がもはや応答信号を送らないパワダウン状態にその回路の部分をおき、問合 せ信号がない時には、リセットユニットが回路を休止状態に戻す請求項１７の回 路。
19. １９．リセットユニットが、予め決められた数の「１」に等しいかまたはこれら よりも多い多数の連続２進「１」にだけ応答し、他のすべての命令およびデータ ワードは、より少ない連続「１」を有する請求項１７の回路。
20. ２０．上記入力ユニットにより発生した２進パルスが、それぞれに、２進「０」 を表わす短パルス、２進「１」を表わす長パルス、２進「０」のあとに生じそし て２進「１」の期間中に発生したクロックパルスを含む請求項１６の回路。
21. ２１．支持体、アンテナ、および電子回路を備える電子コード化物品で、該電子 回路が： 入力検出／復調器であって、入力信号検出用アンテナに接続され、そこに信号の 短バーストが２進「０」を表わし、長バーストが２進「１」を表わし、そして拡 張されたバーストが２進「１」を表わし、そして応答信号用ＲＦエネルギーを提 供し、上記検出／復調がデジタル信号によって２進「０」および「１」パルスお よびクロックパルスを発生する前記入力検出／復調器；複数のデジタルワードと してコード化情報を記憶するメモリ手段；上記検出／復調器からの２進「０」お よび「１」ならびにクロックパルスを受信し、上記２進パルスを順次メモリ手段 に記憶されたコード化ワードと比較し、該記憶されたワードがＲＦ信号で送られ たデータと一致した時を決定する論理および制御手段；および 該論理および制御手段により制御され、拡張された「１」信号期間中データが記 憶されたワードに一致する時に応答信号を発生するため、上記アンテナを変調す る信号手段；を含む前記電子回路、 を備えた前記電子コード化物品。
22. ２２．電子コード化物品であって： 絶縁支持体； 該支持体に装着されたＲＦアンテナ； 該支持体に装着された電池；および 該支持体に装着され、かつ上記アンテナおよび電池に接続された電子回路；から なり、該電子回路が： 人力信号検出用入力検出／復調器（Ｄ／Ｄ）で、そこにＲＦ信号の短持続期間バ ーストが２進「０」を表現し、そして長バーストが２進「１」を表現し、検出／ 復調器が２進「０」および「１」ビットパルスおよび信号に従うクロックパルス を発生する前記入力検出／復興器； 複数のコード化ワードとしてデジタルビット情報を記憶するメモリ手段；上記Ｄ ／Ｄからの２進ビットとクロックパルスを受信し、かつ該２進ビットとメモリ手 段に記憶されたコード化ワードを比較する論理および制御手段；上記Ｄ／Ｄに接 続され、ＲＦ信号のないときは上記回路を休止状態におき、そしてリセット命令 の受信と同時に上記回路を活動状態に可能化するリセット手段；および 上記論理および制御手段に接続され、上記記憶コード化ワードが、それぞれの２ 進ビットパルスに一致する時には、応答信号を発生する信号手段；を含む前記電 子回路、 からなる前記電子コード化物品。
23. ２３．上記リセット手段がさらに上記回路をパワダウン状態におき、上記記憶コ ード化ワードと２進ビットパルスが一致したという信号発生後は、信号手段がも はや活動しない請求項２２の物品。
24. ２４．上記信号手段が、応答信号発生において、ＲＦ信号の適当に時間決めされ たバースト期間中、アンテナのインピーダンスを変調する請求項２２の物品。
25. ２５．次のものすなわち： その記憶コード化ワードにおのおの独特な識別情報を含む複数の同一物品；およ び 命令およびデータワードによって同時に全物品に問合せ、かつ上記物品からの応 答信号により各物品を独特に識別するため、信号を送信する間合せ／読取り（Ｉ ／Ｒ）ユニット； を組合せた請求項２２の物品。
26. ２６．上記Ｉ／Ｒユニットが、２進「０」を表現するビームの短バースト、２進 「１」を表現する長バースト、および２進「１」を表現し、また応答信号発生に おいて各物品に対しマイクロ波エネルギーを提供する拡張されたバーストをもつ マイクロ波周波数ビームを送信する請求項２５の物品。
27. ２７．Ｉ／Ｒユニットが独特な順序の２進「１」を送信して、一物品のリセット 手段にそのそれぞれの回路を活動させるように命令し、そして独特な順序の「０ 」と「１」を送信して、上記リセット手段に回路をパワダウンするように命令し 、全物品が集合的に命令され、そしておのおのが個々にパワダウン状態に入れら れる請求項２５の物品。
28. ２８．Ｉ／Ｒユニットが、任意のおよびすべての物品からの信号を同時に受信し 、そして上記物品に対し命令およびデータワードを反復的に送信し各物品の情報 を独特に識別する請求項２５の物品。
29. ２９．上記命令およびデータワードが６ビットワードの形式であり、そして各物 品のコード化情報が６個の６ビットワードとして記憶される請求項２８の物品。
30. ３０．Ｄ／Ｄの入力が、ゲート共通ソース駆動型増幅器として接続された金属酸 化膜半導体（ＭＯＳ）トランジスタの第１対、および該第１対のＭＯＳトランジ スタに定電流を供給するＭＯＳトランジスタの第２対を含み、電流が不平衡状態 ならば第１対のＭＯＳトランジスタのソースがアンテナに接続されるので、入力 ステージがマイクロ波信号に高感度となり、電池から極めて低電流が流れる請求 項２２の物品。
31. ３１．メモリ手段内に記憶されたコード化ワードが、信号の適正順序によって再 書込みされて、全物品は製品として同一で、そしておのおのは、電子的に書込ま れかつ記憶されたコードワードによって独特に識別される請求項２２の物品。
32. ３２．Ｉ／Ｒユニットが分離した送信および受信アンテナを備え、そして物品か ら受信した信号の位相差が最小になるように、受信アンテナに直角位相ホモダイ ン配列に接続される請求項２６の物品。
33. ３３．Ｉ／Ｒユニットが、物品に送信された命令およびデータワードに従い、低 マイクロ波周波数パワーのバーストを送信アンテナに供給するＲＦスイッチを備 えている請求項３１の物品。
34. ３４．Ｉ／Ｒユニットの送信アンテナが、２進「０」を表現するために約２５０ ナノ秒継続する指向性マイクロ波ビームのバースト、２進「１」を表現するため に約２マイクロ秒のバースト、ならびに２進「１」を表現し、受信アンテナで受 信した信号で問合せ／読取りユニットに応答する各物品にパワーを提供するため に、２マイクロ秒よりもはるかに長く継続する拡張されたバーストを送信する請 求項３３の物品。
35. ３５．２進「１」がマイクロ波ビームの約５０％デューティサイクルを表現する ので、リセット命令の２進「１」が独特かつ正確に他の信号と区別できる請求項 ３４の物品。
36. ３６．Ｉ／Ｒユニットは、常に２進「０」をリセット命令の後の最初のビットと して送信するので、物品の誤動作が排除されてワードが適正にフレーム指示され る請求項３５の物品。
37. ３７．コード化物品用電子回路であって：入力デジタルワード信号を検出する入 力検出／復興器（Ｄ／Ｄ）、該入力Ｄ／Ｄが、ゲート共通ソース駆動型増幅器と して接続される第１対の金属酸化膜半導体（ＭＯＳ）トランジスタを有し、トラ ンジスタの一つのソースが上記信号用入力端子に接続され、上記Ｄ／Ｄはまた、 均衡の悪い事実上定常電流を上記第１対のＭＯＳトランジスタに供給する第２対 のＭＯＳトランジスタを有し、上記Ｄ／Ｄがデジタルワード信号に対応する２進 「０」および「１」パルスを生じ；複数のデジタルワードとしてコード化情報を 記憶するメモリ手段；上記Ｄ／Ｄおよびメモリ手段に接続され、上記信号からの デジタルワードと該メモリ手段に記憶されたワードとを比較する論理および制御 手段；および該論理および制御手段に接続され、上記信号のデジタルワードと記 憶ワードとが一致する時に、応答信号を発生する信号手段；からなる前記コード 化物品用電子回路。
38. ３８．入力信号のない時には、上記回路を休止状態におき、信号のある時には、 上記回路を活動状態におき、そして信号のデジタルワードと記憶ワードとが一致 する時には、上記回路をパワダウン非活動状態におくリセット手段であって、該 リセット手段は、信号のない時には、自動的に回路を休止状態に戻させる請求項 ３７の回路。
39. ３９．上記Ｄ／Ｄがまた、２進「０」および「１」パルスと時間関係にある複数 クロックパルスを生じ、２進「０」後の２進「１」期間中単一クロックパルスを 生じる請求項３７の回路。
40. ４０．リセット手段が、上記回路を活動状態におく時には、上記デジタルワード 信号に対応するデジタルワード内へ、２進「０」および「１」の正確なフレーム 指示をする同期パルスも発生する請求項３８の回路。
41. ４１．上記Ｄ／Ｄが、上記第１対のＭＯＳトランジスタの一つに、ある時間間隔 で付加電流を印加する電流切換手段を有し、該電流切換手段は、Ｄ／Ｄの入力効 率が向上するように２進「０」および「１」パルスにより制御される請求項３７ の回路。
42. ４２．デジタルビット信号を受信および応答する回路で、該回路が：第１および 第２ＭＯＳトランジスタからなる入力ステージで、各トランジスタが、ゲート、 ソースおよびドレーンを含み、それらのゲートが第１トランジスタのドレーンに 共通に接続され、トランジスタのソースがそれぞれ第１レールおよびデジタルビ ット信号を受信する入力ターミナルに接続される前記入力ステージ； 制御電流源として、それぞれ、第１および第２検出トランジスタのドレーンに接 続される第１および第２ＭＯＳトランジスタ；上記第１検出トランジスタと第１ レールとの間に接続される第１小コンデンサ上記第２検出トランジスタのドレー ンと第１レールとの間に接続される第２コンデンサであって、該第２コンデンサ の電圧は、入力信号のない時には、上記第１コンデンサの電圧と事実上異なる前 記第２コンデンサ；およびゲート共通型入力およびドレーン共通型出力に接続さ れた、ｐチャネル電界効果トランジスタ（ＦＥＴ）およびｎチャネルＦＥＴシリ ーズの少なくとも一つの増幅ステージであって、該ステージのゲート共通入力が 、上記第２小コンデンサに並列に接続され、該第２コンデンサの電圧がマイクロ 波信号に十分に応答して変化する時には、上記増幅ステージの出力が、第１レー ルと第２レールポテンシャル間を切換え、従って上記増幅ステージの出力が、信 号に従って２進「０」および「１」ビットを生じる、前記少なくとも一つの増幅 ステージ；からなる前記デジタルビット信号を受信および応答する回路。
43. ４３．上記第１および第２検出トランジスタがｎチャネルＦＥＴで、そして第１ および第２電流供給トランジスタがｐチャネルＦＥＴで、そして第１レールが接 地電位にある請求項４２の回路。
44. ４４．上記第１および第２検出トランジスタが、おのおのほぼ４０ミクロンのゲ ート幅を有し、かつ相互に密に一致しており、上記第１および第２コンデンサが 漂遊静電容量であり、そして第２検出トランジスタを通る電流が、第１検出トラ ンジスタを通る電流よりも多少高くなっている請求項４２の回路。
45. ４５．上記増幅ステージのｎチャネルＦＥＴおよびｐチャネルＦＥＴが、上記第 １および第２検出トランジスタのゲート幅よりもはるかに狭いゲート幅を有する 請求項４２の回路。
46. ４６．上記第２検出トランジスタに付加電流を供給する、切換可能な電流供給手 段で、該電流供給手段が増幅ステージからの出力２進ビットにより動作されて、 入力ステージの効率が向上される上記切換可能な電流供給手段とさらに組合され る請求項４２の回路。
47. ４７．クロックパルス発生手段で、各クロックパルスが、上記増幅ステージから の２進「０」の後の２進「１」の期間中に生じる上記クロックパルス発生手段と さらに組合せる請求項４２の回路。
48. ４８．信号がない時には、回路を休止状態におき、信号がある時には、回路を活 動状態に可能化するリセットユニットで、該リセットユニットが２進「０」およ び「１」を受信するように接続され、所定の複数の連続する「１」ビットの受信 と同時に、上記回路を活動状態に可能化し、そしてワードの適正な順序に２進ビ ットの正確なフレーム指示を保証するため同期パルスを発生する前記リセットユ ニットをさらに含む請求項４７の回路。
49. ４９．２進ワードの形式でコード化情報を記憶し、かつ該記憶されたワードと信 号を介して受信したワードとを比較するメモリ、論理および制御手段；および上 記記憶ワードと受信ワードとが一致する時には、応答信号を発生する信号手段； をさらに含む請求項４８の回路。
50. ５０．信号用金属酸化膜半導体（ＭＯＳ）検出器であって：ゲート共通ソース駆 動型増幅器として、第１トランジスタのドレーンに接続される二つのトランジス タのゲートに接続され、第１トランジスタのソースが第１電圧レールに接続され 、第２トランジスタのソースが上記信号用入力端子に接続される上記第１および 第２ＭＯＳトランジスタ；該第１および第２ＭＯＳトランジスタに不均衡電流を 供給する第１および第２制御電流源： 上記第１トランジスタのドレーンと上記第１レールとの間に接続された第１コン デンサ；および 上記第２トランジスタのドレーンと上記第１レールとの間に接続された第２コン デンサで、該第２コンデンサの電圧は信号のない時には、休止値を示し、該第２ コンデンサの電圧はマイクロ波信号の各サイクルによって僅かな量だけ増分的に 変更され、これにより信号の十分な数のサイクル後は事実上上記電圧を変える上 記第２コンデンサ； からなる該信号用金属酸化膜半導体（ＭＯＳ）検出器。
51. ５１．上記第１および第２トランジスタがおのおのｎチャネルＦＥＴで、かつ密 に一致しており、上記第１および第２電流源が電流ミラー配列により制御される 第１および第２ｐチャネルＦＥＴである請求項５０の検出器。
52. ５２．インバータ増幅器として、第２コンデンサに接続された共通ゲート、およ び出力導線に接続された共通ドレーン、に接続されたｐチャネルＦＥＴおよびｎ チャネルＦＥＴからなり、上記第２コンデンサの電圧がその休止値から十分に変 化する時には、上記出力導線は極性が切換えられるようにした増幅ステージをさ らに含む請求項５１の検出器。
53. ５３．上記検出器の第１および第２ｎチャネルＦＥＴのゲートが約４０ミクロン 幅で、上記増幅ステージのトランジスタのゲートがほんの約３ミクロン幅である 請求項５２の検出器。
54. ５４．上記増幅ステージに第２電圧レールからの電圧を供給する電圧切換手段を さらに含み、上記増幅ステージヘの電圧は、信号がない時には減少し、そして信 号が与えられて後は第２レールポテンシャルまで増加される、請求項５２の検出 器。
55. ５５．電子コード化物品を問合せおよび識別する方法であって：複数の記憶され たデジタルワードフラグメントの形式で物品内にコード化情報を記憶すること； 記憶ワードのあらゆる可能性のある組合せに関する順次のデジタル命令およびデ ータワードにより、単数または複数物品を問合すこと；データワードと記憶ワー ドとの間の一致が生じる時には、各物品によって応答すること； 少なくとも一物品が、そのコード化情報のすべてのワードフラグメントの内に、 一致したデータおよび記憶ワードをもっていることを決定すること；応答した物 品のすべての中の一致したワードフラグメントの可能性のある組合せを通して分 類すること；および 物品のすべてが識別されるまで、おのおのその独特な記憶ワードフラグメントで 、一つずつ物品を識別すること； のステップからなる前記電子コード化物品を問合せおよび識別する方法。
56. ５６．一たびその記憶ワードフラグメントのすべてが識別されたならば、他の物 品がまだ識別されている間は、応答しないように、物品に命令することのステッ プをさらに含む請求項５５の方法。
57. ５７．複数のコード化デジタルワードがその中に電子記憶されている物品を遠隔 問合せおよび識別する方法であって： 少なくとも１物品の存在を決定するため、存在するおのおのすべての物品に、命 令およびデータワードのビット流れを送信すること；おのおのすべての物品に記 憶された複数のコード化ワード値の、あらゆる可能性のある組合せを通して順次 に分類すること；おのおのすべての物品の送信されたワードと記憶ワードとの間 に見出された一致を作表すること、および一致が見出された時に、上記物品によ って応答すること： 少なくとも１物品がその記憶ワードのすべてと一致することを決定すること；応 答した物品のすべての中の一致したワードのあらゆる可能性のある組合せを整理 するため、物品へ命令およびデータワードを送信すること；およびおのおのが独 特に識別された時に、一つずつ物品により応答すること；のステップからなる前 記複数のコード化デジタルワードがその中に電子記憶されている物品を遠隔問合 せおよび識別する方法。
58. ５８．単数または複数の物品の存在が決定される時には、該単数または複数の物 品が休止状態から活動リセット状態に活動化され、それらが応答を可能化され、 そして１物品が独特に識別される時には、非活動パワダウン状態に入るように命 令され、そこで任意の残余の物品が識別される間その１物品がもはや応答しない 請求項５７の方法。
59. ５９．複数の記憶データワードの形式でコード化情報を有する物品を識別する探 索順序であって、該順序が： １物品が存在するか否かを決定する第１パスで、もし存在すれば単数または複数 物品内に記憶された複数のデータワードのおのおののデータ値のあらゆる可能性 のある組合せを通して順序付け、そして、可能性のあるデータ値と実際の記憶ワ ードとの各一致を作表する前記第１パス：全物品内の記憶ワードの作表された一 致の可能性のある組合せが全体を通して順に分類され、そして各物品は独特に識 別されて、全物品が識別されるまで、一つずつ貯えられる第２パス： からなる前記複数の記憶データワードの形式でコード化情報を有する物品を識別 する探索順序。
60. ６０．コード化情報が複数デジタルワードの形式で電子記憶されているいくつか の物品を遠隔問合せおよび独特に識別する方法であって：単数または複数の物品 が信号の領域内に存在するか否かを決定するため、そしてもし存在すれば、各物 品に対して休止状態から活動状態にウェイクアップして応答信号を生じるため、 命令およびデータワードのビット流れの形式で信号を送信すること； おのおのすべての物品の送信されたワードと記憶ワードとの間に見出された一致 を作表すること、および一致が見出された時に、上記物品を応答するため活動化 すること； 少なくとも１物品がその記憶ワードのすべてと一致することを決定すること；物 品のすべての一致したワードのあらゆる可能性のある組合せを試みるために、物 品に命令およびデータワードを送信すること、および一致の組合せが見出された 時に物品に応答を命令すること；およびその記憶ワードのすべてが独特に識別さ れた後は、各物品に排他的に通信ずること、その後は、他の物品が識別される間 命令およびデータワードにそれがもはや応答しないように物品を非活動状態にお くこと；のステップからなる前記コード化情報が複数デジタルワードの形式で電 子記憶されているいくつかの物品を遠隔問合せおよび独特に識別する方法。
61. ６１．上記記憶ワードが６個の６−ビットワードの形式であり、そして命令およ びデータワードがおのおの６ビットである、請求項６０の方法。
62. ６２．上記命令およびデータワードが、表１に挙げた形式である請求項６１の方 法。
63. ６３．ある命令の最上位ビットが、２進「１」を表現しそしてまた、物品が応答 信号を送るのを可能化するＲＦエネルギーを提供する、信号の拡張されたバース トである請求項６０の方法。
64. ６４．上記物品が、複数の２進「１」の形式のリセット命令で活動化され、他の 命令またはデータワードに同数の「１」を有するものが全くない請求項６０の方 法。
65. ６５．一物品に対し排他的に通信することのステップが、上記信号の領域内に物 品がある限り、物品を非活動状態にパワダウンするように命令することを含み、 上記物品が信号領域から出る時には、自動的にそれ自体休止状態に戻る請求項６ ０の方法。
66. ６６．各物品にそれ自体の内部電池が設けられて、アンテナを収容し、該物品が 信号の拡張された「１」バーストの期間中、アンテナのインピーダンスを変調す ることにより応答信号を発生する請求項６３の方法。
67. ６７．各物品が、送信した命令およびデータワードに従い上記信号に応答するＣ ＭＯＳ集積回路を収容し、物品により消費されるパワーが少ないように、各物品 は複数のメモリワード位置にそのコード化情報が電子的に書込まれる請求項６６ の方法。
68. ６８．コード化物品を問合せおよび識別する装置であって：周波数の広範囲内の 適当な周波数で、命令およびデータワードの２進「０」および「１」の流れを物 品に送信し、かつ各物品からの応答を受信する問合せ／読取り（Ｉ／Ｒ）ユニッ ト；および 複数のコード化物品で、該物品のおのおのが識別コードナンバを含むデジタルビ ットコード化情報として記憶する回路を有し、各物品の電子回路が、問合せ／読 取りユニットからの入力ビット流れを検出および復興し、そして上記入力デジタ ルワードをフレーム指示するビット流れに従うクロックおよびタイミング信号を 発生する手段を備え、上記回路は、一物品のコードナンバが独特に識別され、そ してそのように識別された時に、多数中弧立した物品が上記問合せ／読取りユニ ットに単独に通信するように、上記ビット流れの命令およびデータワードに内部 応答し、かつ選択された時に、上記Ｉ／Ｒユニットに外部応答する論理手段を備 えている前記複数のコード化物品； からなる前記コード化物品を問合せおよび識別する装置。
69. ６９．各物品内の情報が遠隔再プログラムできるように、所定物品内にコード化 情報の少なくとも一部分を再書込みするため、上記Ｉ／Ｒユニットが指令の選択 された順序を送信する請求項６８の装置。
70. ７０．各物品が、上記Ｉ／Ｒからの命令およびデータワードを受信しかつ選択さ れた時間に問合せ／読取りに応答する、単独入力／出力結合を備える請求項６８ の装置。
71. ７１．２進「０」および「１」ビットが事実上異なる時間持続期間を有する請求 項６８の装置。
72. ７２．２進「０」ビットが２進「１」ビットよりもはるかに短い持続摺間を有し 、各物品で発生するクロック信号が、２進「１」の期間を除き、２進「０」の後 に起こる請求項７１の装置。