JPH0750525A - Analogue lamp generator with digital correction - Google Patents
Analogue lamp generator with digital correctionInfo
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、掃引周波数電気信号を
生成するための電子機器の分野に関し、より詳しくは、
所定の周波数範囲に亘って掃引周波数アナログ電気信号
を生成可能な機器に関する。特に、本発明の１つの実施
例は、かかる電子機器によって生成される掃引周波数ア
ナログ信号を発生するために使用されるアナログランプ
信号をディジタル式に補正するための方法及び装置を提
供するものである。FIELD OF THE INVENTION This invention relates to the field of electronics for producing swept frequency electrical signals, and more particularly,
The present invention relates to a device capable of generating a sweep frequency analog electric signal over a predetermined frequency range. In particular, one embodiment of the present invention provides a method and apparatus for digitally correcting an analog ramp signal used to generate a swept frequency analog signal produced by such electronics. .
【０００２】[0002]
【従来の技術】送信機、受信機、フィルタ及び試験装置
のような無線周波数（ＲＦ）装置の設計及び具現化は、
出力周波数を所定の周波数範囲に亘って掃引可能な試験
発振器の形式の電子機器を使用することによって促進さ
れる。一般に、２種類の試験発振器、すなわちアナログ
掃引器と、階段波掃引器とがある。アナログ掃引は多く
の場合に階段波掃引よりも優れているが、その理由は、
試験発振器の出力周波数が掃引される際に周波数の不連
続性がないからである。これとは対照的に、階段波掃引
の場合は、試験発振器の出力周波数は１つの離散的周波
数から別の周波数へとインクリメントされ、その結果、
試験中のＲＦ装置の応答における幅の狭い周波数「グリ
ッチ（glitch）」 は、このグリッチが離散的周波数ス
テップの間で発生した場合、それ自体として明確ではな
いことがある。2. Description of the Related Art The design and implementation of radio frequency (RF) devices such as transmitters, receivers, filters and test equipment,
This is facilitated by the use of electronics in the form of a test oscillator whose output frequency can be swept over a given frequency range. Generally, there are two types of test oscillators, an analog sweeper and a staircase sweeper. Analog sweeps are often superior to staircase sweeps because
This is because there is no frequency discontinuity when the output frequency of the test oscillator is swept. In contrast, in the case of a staircase sweep, the output frequency of the test oscillator is incremented from one discrete frequency to another, resulting in
The narrow frequency "glitch" in the response of the RF device under test may not be obvious in itself if this glitch occurs between discrete frequency steps.
【０００３】代表的には、掃引周波数アナログ信号を生
成する試験発振器では、周波数はアナログ電圧ランプに
よって制御される。従って、アナログ電圧ランプに何ら
かの不正確さがあると、それは掃引周波数の精度に直接
影響する。Typically, in a test oscillator that produces a swept frequency analog signal, the frequency is controlled by an analog voltage ramp. Therefore, any inaccuracy in the analog voltage ramp directly affects the accuracy of the sweep frequency.
【０００４】アナログ電圧ランプを生成する公知のアナ
ログランプ発生器は、試験発振器の出力周波数を掃引す
るアナログ電圧ランプを発生するための、アナログ積分
回路を組み入れている。掃引速度は代表的には、中央処
理装置（ＣＰＵ）によって設定される掃引速度ＤＡＣと
呼ばれるディジタル／アナログ変換器（ＤＡＣ）によっ
て制御される。試験発振器の初期の掃引周波数の精度を
達成するためにアナログ電圧ランプを補正するには、較
正手順が必要である。しかしながら、アナログ積分回路
は、試験発振器の継続的な動作中に、時間及び温度の変
動と共にドリフトする傾向がある。Known analog ramp generators that produce an analog voltage ramp incorporate an analog integrator circuit to produce an analog voltage ramp that sweeps the output frequency of the test oscillator. The sweep speed is typically controlled by a digital-to-analog converter (DAC) called the sweep speed DAC set by the central processing unit (CPU). A calibration procedure is required to correct the analog voltage ramp to achieve the accuracy of the test oscillator's initial sweep frequency. However, analog integrator circuits tend to drift with variations in time and temperature during continuous operation of the test oscillator.
【０００５】試験発振器の継続的な動作中に、掃引周波
数の不正確さの原因となるアナログ積分回路のドリフト
を補正する従来の技術の１つは、掃引終結電圧、すなわ
ち試験発振器が掃引される所定の周波数範囲の最高の周
波数におけるアナログランプ電圧を測定するために、ア
ナログ／ディジタル変換器（ＡＤＣ）を備えることであ
る。ＣＰＵがＡＤＣを読み取り、所望値からの電圧偏差
を計算し、後続の掃引で掃引速度ＤＡＣにロードされる
数を調整して補正を加える。One prior art technique for compensating for drift in the analog integrator circuit that causes inaccuracy in the sweep frequency during continuous operation of the test oscillator is a sweep termination voltage, ie, the test oscillator is swept. An analog-to-digital converter (ADC) is provided to measure the analog lamp voltage at the highest frequency in a given frequency range. The CPU reads the ADC, calculates the voltage deviation from the desired value, and adjusts the number loaded into the sweep speed DAC in subsequent sweeps to make a correction.
【０００６】[0006]
【発明が解決しようとする課題】この技術には３つの主
要な欠点がある。その１つは複雑さである。ＡＤＣはＤ
ＡＣよりも複雑である。また、ＡＤＣを読み取り、掃引
速度ＤＡＣの設定を補正するために、ＣＰＵは全ての掃
引の終結時点でアクティブでなければならない。第２
に、エラーの測定と補正との間には、１掃引分の遅れが
存在する。例えば、試験発振器の動作が初期化された後
の最初の掃引は補正されない。最後に、掃引開始電圧が
良好に制御され、掃引終結電圧がＡＤＣを用いて補正さ
れるとしても、中間点におけるアナログ電圧ランプの精
度は補正されず、アナログ積分回路の線形性によって左
右される。There are three major drawbacks to this technique. One of them is complexity. ADC is D
It is more complex than AC. Also, the CPU must be active at the end of every sweep in order to read the ADC and correct the sweep speed DAC setting. Second
In addition, there is a delay of one sweep between the error measurement and the correction. For example, the first sweep after the test oscillator operation is initialized is uncorrected. Finally, even though the sweep start voltage is well controlled and the sweep end voltage is corrected using the ADC, the accuracy of the analog voltage ramp at the midpoint is not corrected and depends on the linearity of the analog integrator circuit.
【０００７】従って、試験発振器の掃引周波数の精度が
向上するように、アナログ電圧ランプの補正をもたらす
方法及び装置が必要とされる。更に、このような補正が
高精度であり、迅速になされることが望ましい。Therefore, what is needed is a method and apparatus that provides for correction of the analog voltage ramp so that the sweep frequency accuracy of the test oscillator is improved. Furthermore, it is desirable that such correction be highly accurate and quick.
【０００８】本発明の課題は、アナログランプ発生器に
組み込まれたアナログ積分回路の利得エラー、ドリフト
及び非線形性をリアルタイムでディジタル補正しつつ、
真のアナログ電圧ランプを発生することにある。An object of the present invention is to digitally correct the gain error, drift and non-linearity of an analog integrator circuit incorporated in an analog ramp generator in real time.
To generate a true analog voltage ramp.
【０００９】本発明の別の課題は、ＣＰＵによる反復的
な較正を必要とせずに、アナログ電圧ランプを補正する
ことにある。Another object of the invention is to correct an analog voltage ramp without the need for iterative calibration by the CPU.
【００１０】[0010]
【課題を解決するための手段】上記の課題は、本発明の
１つの例示的な実施例においては、アナログランプ発生
器によって生成されるアナログ電圧ランプのエラーを補
正するためにディジタル電圧ランプが発生されることに
よって達成される。好適には、ディジタルランプＤＡＣ
はアナログ電圧ランプと同時に階段状電圧ランプを発生
する。これら２つのランプは、階段状電圧ランプがイン
クリメントされる毎に比較され、サンプリングされたエ
ラー電圧がアナログ積分回路にフィードバックされ、積
分器の何らかのエラーが補正される。結果として得られ
るアナログ電圧ランプはディジタルランプＤＡＣの精度
と安定度を反映し、同時に真のアナログ掃引特性が保持
される。SUMMARY OF THE INVENTION In one exemplary embodiment of the present invention, the above-referenced object is to generate a digital voltage ramp to correct an analog voltage ramp error produced by an analog ramp generator. It is achieved by being done. Preferably a digital lamp DAC
Generates a staircase voltage ramp at the same time as the analog voltage ramp. These two ramps are compared each time the stepped voltage ramp is incremented and the sampled error voltage is fed back to the analog integrator circuit to correct any integrator error. The resulting analog voltage ramp reflects the accuracy and stability of the digital ramp DAC while at the same time retaining true analog sweep characteristics.
【００１１】１つの好ましい実施例では、ディジタル電
圧ランプは101, 201, 401, 801又は1601個の、同じサイ
ズの離散的なステップから成っている。ステップの数は
選択された掃引時間によって左右される。各々のステッ
プの中央で、アナログ電圧ランプはディジタル電圧ラン
プと比較される。比較により得られる差は、掃引当たり
のステップ数に依存した量によって基準化される。基準
化された差はサンプリングされてエラー信号が得られ、
エラー信号は増幅されて、アナログ電圧ランプを発生す
るための一定の直流基準電圧と組み合わせられる。組み
合わせられた信号は次に、掃引速度に依存した量によっ
て基準化され、アナログ積分回路に送られて、補正され
たアナログ電圧ランプが発生される。In one preferred embodiment, the digital voltage ramp consists of 101, 201, 401, 801, or 1601 discrete steps of the same size. The number of steps depends on the sweep time selected. At the center of each step, the analog voltage ramp is compared to the digital voltage ramp. The difference obtained by the comparison is scaled by an amount that depends on the number of steps per sweep. The scaled difference is sampled to give an error signal,
The error signal is amplified and combined with a constant DC reference voltage to generate an analog voltage ramp. The combined signal is then scaled by an amount that depends on the sweep rate and sent to an analog integrator circuit to generate a corrected analog voltage ramp.
【００１２】各々の周波数掃引が終了した後、リトレー
ス（戻り）回路がアナログ積分回路の出力を開始電圧レ
ベルへと迅速に戻す。タイミング及び制御回路が適当な
時点でディジタルランプＤＡＣをインクリメントし、ア
ナログランプ発生器、リトレース回路、及びエラー電圧
サンプリング回路のタイミングを制御する。After each frequency sweep is complete, a retrace circuit quickly returns the analog integrator output to the starting voltage level. Timing and control circuitry increments the digital ramp DAC at the appropriate times to control the timing of the analog ramp generator, retrace circuitry, and error voltage sampling circuitry.
【００１３】更にまた、ＣＰＵは回路を一度だけセット
アップすればよい。アナログ回路のドリフトを補正する
ためには、それ以上のＣＰＵの介在は必要ない。Furthermore, the CPU need only set up the circuit once. No further CPU intervention is required to correct the drift of the analog circuit.
【００１４】１つの実施例では、補正されたアナログ電
圧ランプは、所定の周波数範囲に亘って電圧制御ＲＦ発
振回路を掃引するために、基準化され、適当な量だけオ
フセットされる。本発明の構成によって、真のアナログ
掃引が可能になり、同時に階段波掃引の精度と安定度が
得られる。In one embodiment, the corrected analog voltage ramp is scaled and offset by the appropriate amount to sweep the voltage controlled RF oscillator circuit over a predetermined frequency range. The configuration of the present invention allows for true analog sweeps, while at the same time providing the accuracy and stability of staircase sweeps.
【００１５】本発明の上記および他の特徴、並びにそれ
らに伴う利点は、添付図面を参照して行われる以下の説
明を参酌すれば、本発明が関連する分野の当業者にはよ
り良好に理解され認知されるものである。The above and other features of the present invention, and the attendant advantages thereof, will be better understood by those skilled in the art to which the present invention pertains, given the following description taken in conjunction with the accompanying drawings. Is recognized and recognized.
【００１６】[0016]
【実施例】図１は、掃引周波数ＲＦ試験発振器と共に使
用される従来技術のアナログランプ発生器を示してい
る。図１に示すように、高安定ＤＣ電圧基準VREF100
が、以下では掃引速度ＤＡＣ101と呼ぶ第１の積算ディ
ジタル／アナログ変換器（ＤＡＣ）101のアナログ入力
に選択的に接続されている。掃引速度ＤＡＣ101のアナ
ログ出力は、アナログ積分回路102の入力に印加されて
いる。アナログ積分回路102は在来のものであり、掃引
速度ＤＡＣ101のアナログ出力を演算増幅器104の反転入
力に接続する入力抵抗103を備えている。この演算増幅
器は、演算増幅器の出力と演算増幅器の反転入力との間
に接続されたコンデンサ105を有している。中央処理装
置（ＣＰＵ）106は、所望の掃引速度を得るために、掃
引速度ＤＡＣ101にディジタル制御ワード（すなわち数
字）をロードする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 illustrates a prior art analog ramp generator for use with a swept frequency RF test oscillator. As shown in Fig. 1, a highly stable DC voltage reference V REF 100
However, it is selectively connected to the analog input of a first integrating digital-to-analog converter (DAC) 101, which is referred to below as the sweep speed DAC 101. The analog output of the sweep speed DAC 101 is applied to the input of the analog integrating circuit 102. The analog integrator circuit 102 is conventional and includes an input resistor 103 that connects the analog output of the sweep speed DAC 101 to the inverting input of an operational amplifier 104. The operational amplifier has a capacitor 105 connected between the output of the operational amplifier and the inverting input of the operational amplifier. A central processing unit (CPU) 106 loads the sweep speed DAC 101 with a digital control word (ie, a number) to obtain the desired sweep speed.
【００１７】掃引速度は実際には、入力抵抗103とコン
デンサ105の値、及び掃引速度ＤＡＣ101の設定に依存し
ている。アナログランプ発生器が製造される際に、掃引
速度ＤＡＣ101の設定に対する掃引速度の測定が行わ
れ、得られた較正定数が導出される。ＣＰＵ106は次
に、較正定数に所望の掃引速度を掛けて、所望の掃引速
度が達成されるように、掃引速度ＤＡＣ101へとダウン
ロードされる適切な数を計算することができる。The sweep speed actually depends on the values of the input resistor 103 and the capacitor 105 and the setting of the sweep speed DAC 101. As the analog ramp generator is manufactured, a sweep rate measurement is made against the sweep rate DAC 101 setting and the resulting calibration constant is derived. The CPU 106 can then multiply the calibration constant by the desired sweep rate and calculate the appropriate number to download to the sweep rate DAC 101 so that the desired sweep rate is achieved.
【００１８】リトレース回路107は、各掃引の終結時
に、アナログ積分回路102の出力を開始レベルに戻す。
リトレース回路107は、第２の入力抵抗109を介して演算
増幅器104の反転入力に選択的に接続されるＤＣ電圧基
準−VREF108を備えている。The retrace circuit 107 returns the output of the analog integrator circuit 102 to the start level at the end of each sweep.
The retrace circuit 107 comprises a DC voltage reference −V REF 108 selectively connected to the inverting input of the operational amplifier 104 via a second input resistor 109.
【００１９】タイマー／制御回路110は掃引スイッチ111
を動作し、適当な時点で順方向掃引信号からなるＤＣ電
圧基準VREF100を掃引速度ＤＡＣ101のアナログ入力に印
加して掃引を開始し、また各掃引の終結時に、ＤＣ電圧
基準VREF100を掃引速度ＤＡＣのアナログ入力から遮断
する。タイマー／制御回路110はまた、正確な時点でリ
トレーススイッチ112を動作して、掃引の開始に先立っ
てＤＣ電圧基準−VREF108を第２の入力抵抗109を介して
アナログ積分回路102に接続し、掃引の開始前にＤＣ電
圧基準−VREF108を遮断する。The timer / control circuit 110 is a sweep switch 111.
, The DC voltage reference V REF 100 consisting of forward sweep signal is applied to the analog input of the sweep speed DAC 101 at the appropriate time to start the sweep, and at the end of each sweep, the DC voltage reference V REF 100 is set. Shut off from analog input of sweep speed DAC. The timer / control circuit 110 also operates the retrace switch 112 at the correct time to connect the DC voltage reference -V REF 108 to the analog integrator circuit 102 via the second input resistor 109 prior to the start of the sweep. , Shut off DC voltage reference -V REF 108 before starting sweep.
【００２０】図１に示すように、アナログ積分回路102
の出力におけるアナログ電圧ランプは、ライン113を介
して、以下ではスパンＤＡＣ114と呼ぶ第２の積算ＤＡ
Ｃ114のアナログ入力に接続されている。ＣＰＵ106は、
所望の周波数範囲が掃引されるように、適切な数字をス
パンＤＡＣ114にロードする。更に、ＤＣ電圧基準VREF1
15は、以下では中心周波数ＤＡＣ116と呼ばれる第３の
積算ＤＡＣ116によって基準化されている。ＣＰＵ106
は、所望の周波数スパンの中心周波数が適正に設定され
るように、適切な数字を中心周波数ＤＡＣ116にロード
する。中心周波数ＤＡＣ116のアナログ出力は、アナロ
グ加算器117によってスパンＤＡＣ114のアナログ出力と
加算されて、周波数に比例する制御電圧が生成される。
周波数に比例するこの制御電圧は、好適には増幅器118
によって増幅され、電圧制御発振器119に印加される。
この発振器の周波数は、印加される制御電圧に線形に比
例するものと仮定されている。As shown in FIG. 1, the analog integrating circuit 102
An analog voltage ramp at the output of the second integrating DA, referred to below as span DAC 114, via line 113.
It is connected to the analog input of C114. CPU 106
The span DAC 114 is loaded with the appropriate numbers so that the desired frequency range is swept. In addition, DC voltage reference V REF 1
Fifteen is scaled by a third integrating DAC 116, referred to below as the center frequency DAC 116. CPU106
Loads the appropriate number into the center frequency DAC 116 so that the center frequency of the desired frequency span is properly set. The analog output of center frequency DAC 116 is summed with the analog output of span DAC 114 by analog adder 117 to generate a control voltage proportional to frequency.
This control voltage, which is proportional to frequency, is preferably an amplifier 118.
Is amplified and applied to the voltage controlled oscillator 119.
The frequency of this oscillator is assumed to be linearly proportional to the applied control voltage.
【００２１】ユーザは掃引時間を選択し、フロントパネ
ル120を用いて所望の周波数範囲と中心周波数とを入力
する。ＣＰＵ106は、ユーザが入力した掃引時間、周波
数スパン及び中心周波数に基づいて、掃引速度ＤＡＣ10
1、スパンＤＡＣ114、中心周波数ＤＡＣ116、及びタイ
マー／制御回路110に番号をダウンロードする。The user selects the sweep time and uses the front panel 120 to enter the desired frequency range and center frequency. Based on the sweep time, frequency span and center frequency input by the user, the CPU 106 sets the sweep speed DAC10.
1. Download numbers to 1, span DAC 114, center frequency DAC 116, and timer / control circuit 110.
【００２２】図１に示した電圧制御発振器119の掃引周
波数の精度は、ライン113上に現れるアナログ電圧ラン
プの精度に依存している。またこのアナログ電圧ランプ
の精度は、前述の掃引速度較正の精度と、アナログ積分
回路102の安定度とに依存している。残念ながら、時間
の経過と共に、又は温度変化と共に、第１の入力抵抗10
3、演算増幅器104、及びコンデンサ105のパラメータは
変化することがあり、それによって掃引周波数の精度は
劣化される。The accuracy of the sweep frequency of the voltage controlled oscillator 119 shown in FIG. 1 depends on the accuracy of the analog voltage ramp appearing on line 113. The accuracy of the analog voltage ramp depends on the accuracy of the sweep speed calibration described above and the stability of the analog integrator circuit 102. Unfortunately, the first input resistor 10
3, the parameters of the operational amplifier 104 and the capacitor 105 may change, thereby degrading the accuracy of the sweep frequency.
【００２３】図２に示した従来技術の回路は、上記の問
題点に対する部分的な解決を示している。図２に示した
回路は、アナログ／ディジタル変換器（ＡＤＣ）221を
付加したこと以外は、図１に示す回路と同一である。そ
れ以外に関しては、図１と図２の素子の対応関係は、図
１で用いたのと同じ参照番号を図２の同一の素子にも用
いることによって示される。The prior art circuit shown in FIG. 2 represents a partial solution to the above problems. The circuit shown in FIG. 2 is the same as the circuit shown in FIG. 1 except that an analog / digital converter (ADC) 221 is added. Otherwise, the correspondence between the elements of FIGS. 1 and 2 is indicated by using the same reference numbers used in FIG. 1 for the same elements of FIG.
【００２４】各掃引の終了に際し、リトレースの前に、
図２に示したＣＰＵ106は、ＡＤＣ221によって測定され
たライン113上のアナログランプ電圧を読み取る。図２
に示したＣＰＵ106は次に、所望の掃引終結電圧からの
偏差を計算し、掃引速度ＤＡＣ101用の新たな較正定数
を導出し、この新たな較正定数を使用して、掃引速度Ｄ
ＡＣ用に調整された数を計算するが、この数は次の掃引
が始まる前に、掃引速度ＤＡＣにロードされる。その結
果、図２に示した掃引速度ＤＡＣ101は、次の掃引用の
掃引終結電圧が、電圧制御発振器119の所望の掃引終結
周波数を生成するアナログ電圧ランプの掃引終結電圧と
等しくなるように、この調整された数を用いてＤＣ電圧
基準VREF100を基準化する。At the end of each sweep, before retrace,
The CPU 106 shown in FIG. 2 reads the analog lamp voltage on line 113 measured by the ADC 221. Figure 2
The CPU 106 shown in FIG. 2 then calculates the deviation from the desired sweep termination voltage, derives a new calibration constant for the sweep speed DAC 101, and uses this new calibration constant to determine the sweep speed D.
Calculate the adjusted number for AC, which is loaded into the sweep rate DAC before the next sweep begins. As a result, the sweep rate DAC 101 shown in FIG. 2 ensures that the sweep termination voltage of the next sweep is equal to the sweep termination voltage of the analog voltage ramp that produces the desired sweep termination frequency of the voltage controlled oscillator 119. Scale the DC voltage reference V REF 100 with the adjusted number.
【００２５】しかしながら、図２に示した従来技術の回
路は、アナログ積分回路102のパラメータのドリフトの
影響の一部を排除するのみである。残念ながら、特に極
めて遅い掃引の場合、熱的な影響と構成部品の非線形性
に起因するパラメータの短時間の変化によって、依然と
してアナログ電圧ランプにエラーが生ずる可能性があ
る。However, the prior art circuit shown in FIG. 2 only eliminates some of the effects of parameter drift in the analog integrator circuit 102. Unfortunately, especially for very slow sweeps, short-term changes in parameters due to thermal effects and component non-linearities can still cause errors in the analog voltage ramp.
【００２６】アナログ電圧ランプの較正された、正確且
つ簡便な補正を達成するための、本発明によるディジタ
ル補正アナログランプ発生器の１つの実施例を、全体を
参照番号322で示して図３に示している。図３では、図
１と図２の素子に対応する素子には、対応する参照番号
を付してある。例えば、図３に示した掃引速度ＤＡＣ10
1は、図１及び図２に示した掃引速度ＤＡＣ101に対応す
る。図３と図１とを比較すると、掃引周波数の精度を高
めるために、本発明により幾つかの新たな素子が付加さ
れていることが判る。One embodiment of a digitally corrected analog ramp generator according to the present invention for achieving a calibrated, accurate and convenient correction of an analog voltage ramp is shown in FIG. ing. In FIG. 3, elements corresponding to those of FIGS. 1 and 2 are labeled with corresponding reference numbers. For example, the sweep speed DAC10 shown in FIG.
1 corresponds to the sweep speed DAC 101 shown in FIGS. Comparing FIG. 3 with FIG. 1, it can be seen that the present invention adds several new elements to improve the accuracy of the sweep frequency.
【００２７】詳しく述べると、アナログ電圧ランプがア
ナログ積分回路102によって発生される際にディジタル
ランプＤＡＣのアナログ出力がステップするように、図
３に示すように今度はタイマー／制御回路110が、以下
ではディジタルランプＤＡＣ323と呼ぶ第４の積算ＤＡ
Ｃ323を制御している。すなわち、タイマー／制御回路1
10は、インクリメントされたカウントをディジタルラン
プＤＡＣ323内にロードし、かくしてディジタルランプ
ＤＡＣがＤＣ電圧基準VREFを可変的に基準化して、ライ
ン113上に現れるアナログ電圧ランプと歩調を合わせて
掃引するディジタル電圧ランプ、すなわち階段波を発生
する。これら２つの電圧ランプは比較され（第２のアナ
ログ加算器325によって加算されて）、その結果の差分
電圧が、以下ではループ利得ＤＡＣ326と呼ぶ第５の積
算ＤＡＣ326によって基準化される。In particular, the timer / control circuit 110, as shown in FIG. 3, will now be described as shown in FIG. 3 so that the analog output of the digital ramp DAC will step when an analog voltage ramp is generated by the analog integrator circuit 102. Fourth integrated DA called digital lamp DAC323
It controls C323. That is, the timer / control circuit 1
10 loads the incremented count into digital ramp DAC 323, thus digital ramp DAC variably scales the DC voltage reference V REF to sweep in step with the analog voltage ramp appearing on line 113. Generates a voltage ramp, or staircase wave. These two voltage ramps are compared (added by a second analog adder 325) and the resulting differential voltage is scaled by a fifth integrating DAC 326, hereinafter referred to as loop gain DAC 326.
【００２８】ディジタル電圧階段波の各々のステップ変
化と共に、コンデンサ328とタイマー／制御回路110によ
って制御されるサンプルホールドスイッチ329とから成
るサンプルホールド回路327が、ループ利得ＤＡＣ326の
アナログ出力において基準化された電圧をサンプリング
してエラー電圧を生成し、次のステップが生ずるまでこ
のエラー電圧を保持する。サンプルホールド回路327の
出力に現れるエラー電圧は増幅器349によって増幅さ
れ、第３のアナログ加算器330によってＤＣ電圧基準V
REF100に加算され、その結果生じた組み合わせ電圧は掃
引速度ＤＡＣ101によって基準化される。図３に示した
回路の残りの部分は、図１に示した回路と同一である。A sample and hold circuit 327, consisting of a capacitor 328 and a sample and hold switch 329 controlled by the timer / control circuit 110, was scaled at the analog output of the loop gain DAC 326, along with each step change in the digital voltage staircase. The voltage is sampled to generate an error voltage and this error voltage is held until the next step occurs. The error voltage appearing at the output of the sample and hold circuit 327 is amplified by the amplifier 349, and the DC voltage reference V
The resulting combined voltage added to REF 100 is scaled by the sweep speed DAC 101. The rest of the circuit shown in FIG. 3 is the same as the circuit shown in FIG.
【００２９】ＣＰＵ106は、ループ利得１を得るため
に、ループ利得ＤＡＣ326に数をダウンロードする。す
なわち、エラー電圧がサンプルホールド回路327によっ
てサンプリングされた時にアナログ電圧ランプにＸボル
トだけ誤差があった場合、アナログ積分回路102の掃引
速度は１ステップ当たり−Ｘボルトだけ変化し、その結
果アナログ電圧ランプは、エラー電圧が次にサンプリン
グされる時まで正確な値を達成する。ＣＰＵ106は、１
掃引当たりのステップ数に比例して、ループ利得ＤＡＣ
326によってもたらされる利得を変更する。１掃引当た
りのステップが多いほど、次のサンプリング時間までゼ
ロ誤差を達成するために必要なランプ速度の変化は大き
くなる。The CPU 106 downloads a number to the loop gain DAC 326 to obtain a loop gain of one. That is, if the analog voltage ramp had an error of X volts when the error voltage was sampled by the sample and hold circuit 327, the sweep speed of the analog integrator circuit 102 would change by -X volts per step, resulting in an analog voltage ramp. Achieves the correct value until the next time the error voltage is sampled. CPU 106 is 1
Loop gain DAC proportional to the number of steps per sweep
Change the gain provided by 326. The more steps per sweep, the greater the change in ramp rate required to achieve zero error until the next sampling time.
【００３０】ここで図３ないし図５を参照しつつ、アナ
ログランプ発生器322の動作を説明する。アナログラン
プ発生器322による掃引の開始に先立ち、ユーザは掃引
時間、周波数範囲及び中心周波数を、キーボードのよう
なフロントパネル120を用いて入力する。例えば、ユー
ザは掃引時間を10ミリ秒のように短くも、100秒のよう
に長くも入力することができる。The operation of the analog ramp generator 322 will now be described with reference to FIGS. Prior to initiating the sweep by the analog ramp generator 322, the user enters the sweep time, frequency range and center frequency using the front panel 120 such as a keyboard. For example, the user can enter a sweep time as short as 10 milliseconds or as long as 100 seconds.
【００３１】初期状態設定中は、掃引スイッチ111が開
かれ、またリトレーススイッチ112が開かれる。（これ
は以前のリトレースが完了したことを想定している。）
図５で参照番号331で示す如く、アナログランプ発生器3
22を初期化するために、ＣＰＵ106はユーザによって選
択された掃引時間を読み取り、掃引速度ＤＡＣ101にロ
ードされる数を計算する。ＣＰＵ106が掃引速度ＤＡＣ1
01にロードする数は、ＤＣ電圧基準VREF100の大きさ
と、第１の入力抵抗103及びコンデンサ105のパラメータ
値に依存している。ＣＰＵ106が掃引速度ＤＡＣ101にロ
ードする数は、ＤＣ電圧基準VREF100にその数が乗算さ
れアナログ積分回路102に送られた場合に、アナログ積
分回路の出力におけるアナログ電圧ランプが、リトレー
ス電圧の大きさに等しいレベルから、１掃引時間中の所
望の掃引終結電圧に等しいレベルまで遷移するように決
定される。掃引速度が速いほど、掃引時間は短くなり、
ＣＰＵ106が掃引速度ＤＡＣ101にロードする数も大きく
なる。すなわち、ＣＰＵ106によって掃引速度ＤＡＣ101
にダウンロードされる数は、ライン113上に現れるアナ
ログ電圧ランプの傾斜を変化させ、アナログ電圧ランプ
はユーザにより選択された掃引時間内で発生されるよう
になる。掃引が速いほど、ＣＰＵ106によって掃引速度
ＤＡＣ101にロードされる数は大きくなり、アナログ積
分回路102によって生成されるアナログ電圧ランプの傾
斜は大きくなる。ＣＰＵ106は更に、ユーザによって入
力された周波数範囲を読み取り、スパンＤＡＣ114に数
をロードして、ライン113に現れるアナログ電圧ランプ
を基準化し、それによってライン113に現れるアナログ
電圧ランプの振幅が、選択された掃引時間に際して電圧
制御発振器119の周波数範囲の所望の部分を生成するよ
うにさせる。また、ＣＰＵ106はユーザによって入力さ
れた中心周波数を読み取り、数を中心周波数ＤＡＣ116
にロードするが、これはＤＣ電圧基準VREFを乗算して、
電圧制御発振器119が掃引される周波数範囲の中心周波
数を規定するオフセットをもたらすために使用される。
更にまた、本発明によれば、ＣＰＵ106は数をループ利
得ＤＡＣ326にロードして、アナログ電圧ランプをディ
ジタル補正するために用いられるフィードバックループ
の利得が１であることを確保せしめる。最後に、ＣＰＵ
106は１掃引当たりのステップ数と、１ステップ当たり
のマイクロ秒数とを、ディジタルランプＤＡＣ323を制
御するためにタイマー／制御回路110にロードする。デ
ィジタル電圧ランプは101, 201, 401, 801又は1601個
の、同サイズの離散的なステップから成ることができ
る。ステップ数はユーザにより選択された掃引時間に依
存し、１ステップ当たりのマイクロ秒数は、選択された
掃引時間をステップ数マイナス１の数で除算することに
よって求められる。例えば、選択された掃引時間が１秒
である場合、ステップ数は1601であり得るものであり、
１ステップ当たりのマイクロ秒数は625であり得る。こ
れによってアナログランプ発生器322の初期化が完了す
る。During the initial state setting, the sweep switch 111 and the retrace switch 112 are opened. (This assumes that the previous retrace was completed.)
As indicated by reference numeral 331 in FIG. 5, the analog ramp generator 3
To initialize 22, CPU 106 reads the sweep time selected by the user and calculates the number loaded into sweep speed DAC 101. CPU106 sweep speed DAC1
The number loaded into 01 depends on the magnitude of the DC voltage reference V REF 100 and the parameter values of the first input resistor 103 and the capacitor 105. The number loaded by the CPU 106 into the sweep speed DAC 101 is such that when the DC voltage reference V REF 100 is multiplied by that number and sent to the analog integrator circuit 102, the analog voltage ramp at the output of the analog integrator circuit is the magnitude of the retrace voltage. Is determined to transition to a level equal to the desired sweep termination voltage during one sweep time. The faster the sweep speed, the shorter the sweep time,
The number that the CPU 106 loads to the sweep speed DAC 101 also increases. That is, the CPU 106 causes the sweep speed DAC 101
The number downloaded to the line changes the slope of the analog voltage ramp appearing on line 113 so that the analog voltage ramp will be generated within the sweep time selected by the user. The faster the sweep, the greater the number loaded into the sweep rate DAC 101 by the CPU 106 and the greater the slope of the analog voltage ramp produced by the analog integrator circuit 102. The CPU 106 also reads the frequency range entered by the user and loads the span DAC 114 with a number to reference the analog voltage ramp appearing on line 113, thereby selecting the amplitude of the analog voltage ramp appearing on line 113. Cause the voltage controlled oscillator 119 to produce a desired portion of the frequency range during the sweep time. The CPU 106 also reads the center frequency input by the user, and calculates the number as the center frequency DAC 116.
Which is multiplied by the DC voltage reference V REF ,
Voltage controlled oscillator 119 is used to provide an offset that defines the center frequency of the swept frequency range.
Furthermore, in accordance with the present invention, CPU 106 loads a number into loop gain DAC 326 to ensure that the gain of the feedback loop used to digitally correct the analog voltage ramp is unity. Finally, the CPU
106 loads the number of steps per sweep and the number of microseconds per step into the timer / control circuit 110 to control the digital lamp DAC 323. The digital voltage ramp can consist of 101, 201, 401, 801, or 1601 discrete steps of the same size. The number of steps depends on the sweep time selected by the user and the number of microseconds per step is determined by dividing the selected sweep time by the number of steps minus one. For example, if the selected sweep time is 1 second, the number of steps could be 1601 and
The number of microseconds per step can be 625. This completes the initialization of the analog ramp generator 322.
【００３２】次に、ＣＰＵ106はタイマー／制御回路110
に掃引の開始を指示する。タイマー／制御回路110は、
アナログ積分回路102が動作する時間の長さを制御し、
これはまたユーザにより選択された掃引時間に依存して
いる。すなわち、タイマー／制御回路110はアナログ積
分回路102の始動及び停止時間を制御する。より詳細に
述べると、図４に参照番号332で示し、図５では参照番
号333で示したように、タイマー／制御回路110は始動時
間T1で掃引スイッチ111を閉じる。その結果、ＤＣ電圧
基準VREF100は第３のアナログ加算器330を介して掃引速
度ＤＡＣ101のアナログ入力に送られ、初期化中にＣＰ
Ｕ106によって掃引速度ＤＡＣにロードされた数で乗算
される。ＣＰＵ106によって掃引速度ＤＡＣ101にダウン
ロードされた数は、掃引速度ＤＡＣのアナログ出力に現
れる電圧の振幅が、掃引スイッチ111が閉じている間の
選択された掃引時間中に、所望の周波数範囲が掃引され
るようなレベルとなることを確保せしめる。その結果得
られる電圧は、掃引速度ＤＡＣ101のアナログ出力に現
れ、アナログ積分回路102に送られる。Next, the CPU 106 controls the timer / control circuit 110.
Instruct to start the sweep. The timer / control circuit 110
Controls the length of time that the analog integrator circuit 102 operates,
It also depends on the sweep time selected by the user. That is, the timer / control circuit 110 controls the start and stop times of the analog integration circuit 102. More specifically, as indicated at 332 in FIG. 4 and at 333 in FIG. 5, timer / control circuit 110 closes sweep switch 111 at start-up time T1. As a result, the DC voltage reference V REF 100 is sent to the analog input of the sweep speed DAC 101 via the third analog adder 330, and CP is initialized during initialization.
It is multiplied by the number loaded into the sweep rate DAC by U106. The number downloaded to the sweep speed DAC 101 by the CPU 106 is such that the amplitude of the voltage appearing at the analog output of the sweep speed DAC is swept over the desired frequency range during the selected sweep time while the sweep switch 111 is closed. Ensure that the level is such. The resulting voltage appears at the analog output of sweep speed DAC 101 and is sent to analog integrator circuit 102.
【００３３】図４に示した番号334で示されるように、
アナログ積分回路102の出力は最初、リトレース電圧
（例えばＤＣ＋10Ｖ）の大きさに設定される。従ってア
ナログ積分回路102の出力は、図４に参照番号335で示
し、図５に参照番号336で示すように、掃引速度ＤＡＣ1
01のアナログ出力に現れる電圧の積分中に、正の電圧、
例えばＤＣ＋10Ｖから、負の電圧、例えばＤＣ−10Ｖへ
と遷移する。このＤＣ＋10ＶからＤＣ−10Ｖの範囲は、
演算増幅器104の出力がＤＣ０Ｖを中心に対称となるこ
とを可能とし、また演算増幅器のダイナミックレンジ全
体を活用することを可能にする。図３に示したライン11
3に現れるアナログ電圧ランプは下記の通りである。As indicated by reference numeral 334 in FIG. 4,
The output of the analog integrator circuit 102 is initially set to the magnitude of the retrace voltage (eg DC + 10V). Accordingly, the output of the analog integrator circuit 102 is shown at reference numeral 335 in FIG. 4 and as shown at reference numeral 336 in FIG.
While integrating the voltage appearing on the analog output of 01, the positive voltage,
For example, a transition is made from DC + 10V to a negative voltage, for example DC-10V. The range from DC + 10V to DC-10V is
It enables the output of the operational amplifier 104 to be symmetric with respect to 0 V DC, and makes it possible to utilize the entire dynamic range of the operational amplifier. Line 11 shown in FIG.
The analog voltage ramps that appear in 3 are:
【００３４】[0034]
【数１】 [Equation 1]
【００３５】ライン113に現れるアナログ積分回路102の
出力におけるアナログ電圧ランプは、スパンＤＡＣ114
に送られる。スパンＤＡＣ114は初期化中にＣＰＵ106に
よってダウンロードされた数によって設定され、所望と
する周波数範囲が、ユーザにより選択された掃引時間中
に始動周波数F1から停止周波数F2まで掃引されるよう
に、アナログ電圧ランプを基準化する。始動周波数F1と
停止周波数F2とを決定する周波数範囲は、フロントパネ
ル120によりユーザによって入力される。スパンＤＡＣ1
14がないと、ライン113に現れるアナログ積分回路102の
出力におけるアナログ電圧ランプは、電圧制御発振器11
9の利用可能な周波数範囲全体を常に掃引せしめること
になる。スパンＤＡＣ114のアナログ出力は、第１のア
ナログ加算器117によって、中心周波数ＤＡＣ116のアナ
ログ出力における電圧と加算される。中心周波数ＤＡＣ
116は、ユーザによって入力された中心周波数に基づい
て、初期化中にＣＰＵ106によってダウンロードされた
数によって設定されてオフセットをもたらすが、これは
第１のアナログ加算器117によってスパンＤＡＣ114のア
ナログ出力における電圧に加算された場合に、スパンＤ
ＡＣによって生成された基準化アナログ電圧ランプによ
り決定される周波数範囲の中心周波数を確立するもので
ある。The analog voltage ramp at the output of the analog integrator circuit 102 appearing on line 113 is the span DAC 114.
Sent to. The span DAC 114 is set by the number downloaded by the CPU 106 during initialization, so that the desired frequency range is swept from the starting frequency F1 to the stopping frequency F2 during the sweep time selected by the user. Standardize. The frequency range that determines the starting frequency F1 and the stopping frequency F2 is input by the user through the front panel 120. Span DAC1
Without 14, the analog voltage ramp at the output of analog integrator 102, which appears on line 113, is
It will always be able to sweep the entire 9 available frequency range. The analog output of span DAC 114 is summed with the voltage at the analog output of center frequency DAC 116 by first analog adder 117. Center frequency DAC
116 provides an offset, set by the number downloaded by the CPU 106 during initialization, based on the center frequency input by the user, which causes the voltage at the analog output of the span DAC 114 by the first analog adder 117. Is added to the span D
It establishes the center frequency of the frequency range determined by the scaled analog voltage ramp generated by the AC.
【００３６】本発明によれば、タイマー／制御回路110
は掃引中にディジタルランプＤＡＣ323に数をロード
し、掃引の終結に至るまでこの数をインクリメントす
る。インクリメントされる数は、ディジタルランプＤＡ
Ｃ323のアナログ入力に接続されたＤＣ電圧基準VREF324
を基準化し、それによって図４の参照番号337で示し、
また図５の参照番号338で示すように、掃引中にディジ
タル電圧ランプ、すなわち階段波がディジタルランプＤ
ＡＣによって発生される。この階段波電圧は、図３に示
したディジタルランプＤＡＣ323のアナログ出力に現
れ、第２のアナログ加算器325に送られる。更に、ライ
ン113に現れるアナログ電圧ランプが、第２のアナログ
加算器325に送られる。演算増幅器104は反転形であるの
で、アナログ電圧ランプは負に向かう。更に、ディジタ
ルランプＤＡＣ323のアナログ出力は、階段波のアナロ
グ出力が、ライン113に現れるアナログランプ電圧の極
性と反対の極性になるように制御され得る。更にまた、
第２のアナログ加算器325の入力に接続された入力抵抗
（図示せず）は、ディジタルランプＤＡＣ323のアナロ
グ出力における電圧と、ライン113に現れるアナログラ
ンプ電圧とを適切に基準化するよう選択することができ
る。その結果、第２のアナログ加算器325は実際には、
ディジタルランプＤＡＣ323によって発生された階段波
電圧が、第２のアナログ加算器325によって、ライン113
に現れるアナログ電圧ランプに加算された場合には、図
５に参照番号339で示したように比較（減算）を行うこ
とになる。その結果得られた差分電圧は、好ましくはル
ープ利得ＤＡＣ326によって基準化され、これによって
エラー補正回路のための単一利得が保証され、図４に参
照番号３４０で示すようにして基準化電圧が生成され
る。基準化された差分電圧は次いで、図３に示すサンプ
ルホールド回路３２７によってサンプリングされ、図４
に参照番号341で示し、図５に参照番号342で示したよう
にして、エラー電圧が生成される。好ましくは、図３に
示したタイマー／制御回路110は、図４に参照番号343で
示したように、ディジタルランプＤＡＣ323によってデ
ィジタル電圧階段波の連続ステップが発生されるそれぞ
れの時間の中間において、サンプルホールドスイッチ32
9を動作する。図３に示したサンプルホールド回路327の
出力に現れるエラー電圧は増幅され、第３のアナログ加
算器330に送られるが、それによって掃引速度ＤＡＣ101
を介してアナログ積分回路102に送られるＤＣ電圧基準V
REFの調整が行われ、かくしてライン113に現れるアナロ
グ電圧ランプは強制的に、図５に参照番号344で示した
ようにディジタル階段波電圧のサンプリングポイントを
トラッキングするようにされて、アナログ積分回路102
のドリフトを補正し、同時に電圧制御発振器119に対し
て連続的なアナログ電圧ランプをもたらす。According to the present invention, the timer / control circuit 110
Loads a number into the digital ramp DAC 323 during the sweep and increments this number until the end of the sweep. The number to be incremented is the digital lamp DA
DC voltage reference V REF 324 connected to the analog input of C323
And thereby indicated by reference numeral 337 in FIG.
Also, as indicated by reference numeral 338 in FIG. 5, during the sweep, a digital voltage ramp, that is, a staircase wave
It is generated by AC. This staircase voltage appears at the analog output of the digital ramp DAC 323 shown in FIG. 3 and is sent to the second analog adder 325. In addition, the analog voltage ramp appearing on line 113 is sent to the second analog adder 325. Since the operational amplifier 104 is inverting, the analog voltage ramp goes negative. Further, the analog output of digital ramp DAC 323 can be controlled such that the staircase analog output has a polarity opposite to that of the analog ramp voltage appearing on line 113. Furthermore,
An input resistor (not shown) connected to the input of the second analog adder 325 should be selected to properly scale the voltage at the analog output of the digital ramp DAC 323 and the analog ramp voltage appearing on line 113. You can As a result, the second analog adder 325 is actually
The staircase voltage generated by digital ramp DAC 323 is provided by second analog adder 325 on line 113.
When it is added to the analog voltage ramp appearing at, the comparison (subtraction) is performed as indicated by reference numeral 339 in FIG. The resulting differential voltage is preferably scaled by a loop gain DAC 326, which ensures a unity gain for the error correction circuit and produces a scaled voltage as shown at 340 in FIG. To be done. The scaled differential voltage is then sampled by the sample and hold circuit 327 shown in FIG.
An error voltage is generated as indicated by reference numeral 341 in FIG. 5 and as indicated by reference numeral 342 in FIG. Preferably, the timer / control circuit 110 shown in FIG. 3 samples the samples at each midpoint of the successive steps of the digital voltage staircase generated by the digital ramp DAC 323, as indicated by reference numeral 343 in FIG. Hold switch 32
Work 9 The error voltage appearing at the output of the sample and hold circuit 327 shown in FIG. 3 is amplified and sent to the third analog adder 330, which causes the sweep speed DAC 101.
DC voltage reference V sent to the analog integration circuit 102 via
Adjustment of REF is made, thus forcing the analog voltage ramp appearing on line 113 to track the sampling point of the digital staircase voltage as indicated by reference numeral 344 in FIG.
, And simultaneously provides a continuous analog voltage ramp to the voltage controlled oscillator 119.
【００３７】タイマー／制御回路110は、図４に参照番
号345で示され、図５に参照番号346で示されるように、
停止時間T2で掃引スイッチ111を開く。別の掃引が開始
される前に、タイマー／制御回路110は、図４に参照番
号347で示され、図５に参照番号348で示されるようにし
て、リトレーススイッチ112を閉じてアナログ積分回路1
02の出力をリトレース電圧へと駆動する。リトレースが
完了した後、アナログランプ発生器322は別の掃引を行
う準備が整った状態となる。The timer / control circuit 110 is shown at 345 in FIG. 4 and at 346 in FIG.
The sweep switch 111 is opened at the stop time T2. Before another sweep is initiated, the timer / control circuit 110 closes the retrace switch 112 and closes the analog integrator circuit 1 as shown at 347 in FIG. 4 and at 348 in FIG.
Drive 02 output to retrace voltage. After the retrace is complete, the analog ramp generator 322 is ready for another sweep.
【００３８】これまでの説明は主として、例示の目的で
なされたものである。ここでは本発明の１つの実施例だ
けを開示したが、当業者には修正及び変更が自明となる
であろう。このような修正及び改善事項は本発明の思想
及び範囲内にあり、特許請求の範囲に含まれることが意
図されている。The preceding description has been presented primarily for purposes of illustration. While only one embodiment of this invention has been disclosed herein, modifications and changes will be apparent to those of ordinary skill in the art. Such modifications and improvements are within the spirit and scope of the invention and are intended to be covered by the appended claims.
【００３９】[0039]
【発明の効果】以上の如く本発明によれば、複雑なＡＤ
Ｃを用いることなく、またエラーと補正との間に遅れを
導入することなく、またアナログ積分回路の線形性によ
って影響されることなしに、アナログ電圧ランプの補正
をもたらすことができる。かくして本発明によれば、ア
ナログランプ発生器に組み込まれたアナログ積分回路の
利得エラー、ドリフト及び非線形性をリアルタイムでデ
ィジタル補正しつつ、真のアナログ電圧ランプを発生す
ることができる。この場合、従来におけるようにＣＰＵ
による反復的な較正を行うことは必要とされない。As described above, according to the present invention, complicated AD
The correction of the analog voltage ramp can be provided without using C, without introducing a delay between error and correction, and without being affected by the linearity of the analog integrator circuit. Thus, according to the present invention, a true analog voltage ramp can be generated while digitally correcting in real time the gain error, drift and non-linearity of the analog integrator circuit incorporated in the analog ramp generator. In this case, the CPU
It is not necessary to perform an iterative calibration according to
【００４０】以下に本発明の種々の構成要件の組み合わ
せからなる実施形態を例示する。 １．アナログランプ信号を発生すべくアナログ積分回路
に印加される基準信号に応答するアナログ積分回路を含
むアナログランプ発生器におけるエラーを補正するため
の回路であって、対応するディジタルランプ信号を発生
する手段と、前記アナログランプ発生器と前記ディジタ
ルランプ信号発生手段に接続され、アナログランプ信号
の発生に際してディジタルランプ信号とアナログランプ
信号の差に基づきエラー信号を生成する手段と、及び前
記エラー信号生成手段に接続され、前記エラー信号と前
記基準信号に応答して前記エラー信号を前記アナログ積
分回路にフィードバックする手段とからなり、前記アナ
ログランプ信号が前記ディジタルランプ信号を強制的に
トラッキングする補正回路。The following is an example of an embodiment which is a combination of various constituents of the present invention. 1. A circuit for correcting errors in an analog ramp generator including an analog integrator circuit responsive to a reference signal applied to the analog integrator circuit to generate an analog ramp signal, the means for generating a corresponding digital ramp signal. Connecting to the analog ramp generator and the digital ramp signal generating means, generating an error signal based on the difference between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated, and connecting to the error signal generating means And a means for feeding back the error signal to the analog integrator circuit in response to the error signal and the reference signal, wherein the analog ramp signal forcibly tracks the digital ramp signal.
【００４１】２．前記対応するディジタルランプ信号を
発生する手段が、カウントを発生するタイマー回路と、
及び前記タイマー回路に接続され、前記カウントに応答
してデジタル階段波信号を発生するディジタルランプデ
ィジタル／アナログ変換器を含む、上記１の補正回路。2. Means for generating the corresponding digital ramp signal, a timer circuit for generating a count;
And the correction circuit of claim 1 including a digital ramp digital-to-analog converter connected to the timer circuit and generating a digital staircase signal in response to the count.
【００４２】３．前記エラー信号生成手段が、前記アナ
ログランプ発生器と前記ディジタルランプ信号発生手段
に接続され、アナログランプ信号の発生に際してディジ
タルランプ信号とアナログランプ信号の間の差分信号を
生成する比較手段と、前記比較手段に接続され、前記差
分信号に応答して前記ディジタルランプ信号を構成する
所定のステップ数に応じて前記差分信号を基準化するル
ープ利得ディジタル／アナログ変換器と、及び前記ルー
プ利得ディジタル／アナログ変換器に接続され、基準化
された差分信号をサンプリングしてエラー信号をもたら
すと共に、各々のステップに際して前記基準化された差
分信号をサンプリングし次のステップに至るまで前記エ
ラー信号を一定にホールドするサンプルホールド回路と
からなり、前記エラー信号が前記アナログランプ信号の
ランプ速度を、次のサンプリング時間において前記アナ
ログランプ信号が前記ディジタルランプ信号に等しくな
るような量だけ変化させるように、前記ループ利得ディ
ジタル／アナログ変換器が利得を制御する、上記１の補
正回路。3. The error signal generating means is connected to the analog ramp generator and the digital ramp signal generating means, and a comparator means for generating a differential signal between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; A loop gain digital-to-analog converter connected to the means for normalizing the differential signal according to a predetermined number of steps constituting the digital ramp signal in response to the differential signal; A sample connected to the instrument to sample the scaled difference signal to provide an error signal and to sample the scaled difference signal at each step and hold the error signal constant until the next step. And a hold circuit, wherein the error signal is The loop gain digital-to-analog converter controls the gain so as to change the ramp rate of the log ramp signal by an amount such that the analog ramp signal is equal to the digital ramp signal at the next sampling time. Correction circuit.
【００４３】４．前記比較手段がアナログ加算器を含
む、上記３の補正回路。4. The correction circuit according to claim 3, wherein the comparison means includes an analog adder.
【００４４】５．前記エラー信号生成手段が、前記アナ
ログランプ発生器と前記ディジタルランプ信号発生手段
に接続され、アナログランプ信号の発生に際してディジ
タルランプ信号とアナログランプ信号の間の差分信号を
生成する比較手段と、前記比較手段に接続され、前記差
分信号に応答して前記ディジタルランプ信号を構成する
所定のステップ数に応じて前記差分信号を基準化するル
ープ利得ディジタル／アナログ変換器と、及び前記ルー
プ利得ディジタル／アナログ変換器に接続され、基準化
された差分信号をサンプリングしてエラー信号をもたら
すと共に、各々のステップに際して前記基準化された差
分信号をサンプリングし次のステップに至るまで前記エ
ラー信号を一定にホールドするサンプルホールド回路と
からなり、前記エラー信号が前記アナログランプ信号の
ランプ速度を、次のサンプリング時間において前記アナ
ログランプ信号が前記ディジタルランプ信号に等しくな
るような量だけ変化させるように、前記ループ利得ディ
ジタル／アナログ変換器が利得を制御する、上記２の補
正回路。5. The error signal generating means is connected to the analog ramp generator and the digital ramp signal generating means, and a comparator means for generating a differential signal between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; A loop gain digital-to-analog converter connected to the means for normalizing the differential signal according to a predetermined number of steps constituting the digital ramp signal in response to the differential signal; A sample connected to the instrument to sample the scaled difference signal to provide an error signal and to sample the scaled difference signal at each step and hold the error signal constant until the next step. And a hold circuit, wherein the error signal is 2. The loop gain digital-to-analog converter controls the gain so as to change the ramp rate of the log ramp signal by an amount such that the analog ramp signal is equal to the digital ramp signal at the next sampling time. Correction circuit.
【００４５】６．前記比較手段がアナログ加算器を含
む、上記５の補正回路。6. 6. The correction circuit according to 5 above, wherein the comparison means includes an analog adder.
【００４６】７．前記エラー信号生成手段に接続され前
記エラー信号と前記基準信号に応答して前記エラー信号
を前記アナログ積分回路にフィードバックする前記手段
が、前記エラー信号生成手段に接続されて前記エラー信
号を増幅する増幅器と、前記増幅器に接続され、増幅さ
れたエラー信号と前記基準信号に応答して組み合わせ信
号を生成するアナログ加算器と、及び前記アナログ加算
器に接続されたアナログ入力と前記アナログ積分回路に
接続されたアナログ出力を有し、前記組み合わせ信号を
基準化する掃引速度ディジタル／アナログ変換器とから
なる、上記１の補正回路。7. An amplifier connected to the error signal generating means and feeding back the error signal to the analog integration circuit in response to the error signal and the reference signal is connected to the error signal generating means and amplifies the error signal. An analog adder connected to the amplifier to generate a combined signal in response to the amplified error signal and the reference signal; and an analog input connected to the analog adder and the analog integrating circuit. And the sweep speed digital-to-analog converter for standardizing the combined signal.
【００４７】８．前記エラー信号生成手段に接続され前
記エラー信号と前記基準信号に応答して前記エラー信号
を前記アナログ積分回路にフィードバックする前記手段
が、前記エラー信号生成手段に接続されて前記エラー信
号を増幅する増幅器と、前記増幅器に接続され、増幅さ
れたエラー信号と前記基準信号に応答して組み合わせ信
号を生成するアナログ加算器と、及び前記アナログ加算
器に接続されたアナログ入力と前記アナログ積分回路に
接続されたアナログ出力を有し、前記組み合わせ信号を
基準化する掃引速度ディジタル／アナログ変換器とから
なる、上記２の補正回路。8. An amplifier connected to the error signal generating means and feeding back the error signal to the analog integration circuit in response to the error signal and the reference signal is connected to the error signal generating means and amplifies the error signal. An analog adder connected to the amplifier to generate a combined signal in response to the amplified error signal and the reference signal; and an analog input connected to the analog adder and the analog integrating circuit. And a sweep speed digital / analog converter for standardizing the combined signal.
【００４８】９．掃引周波数試験発振器用制御信号をも
たらすアナログランプ信号を発生すべくアナログ積分回
路に印加される基準信号に応答するアナログ積分回路を
含む、掃引周波数試験発振器の周波数制御用のアナログ
ランプ発生器を有する掃引周波数試験発振器における、
改良型エラー補正回路であって、対応するディジタルラ
ンプ信号を発生する手段と、前記アナログランプ発生器
と前記ディジタルランプ信号発生手段に接続され、アナ
ログランプ信号の発生に際してディジタルランプ信号と
アナログランプ信号の差に基づきエラー信号を生成する
手段と、及び前記エラー信号生成手段に接続され、前記
エラー信号と前記基準信号に応答して前記エラー信号を
前記アナログ積分回路にフィードバックする手段とから
なり、前記アナログランプ信号が前記ディジタルランプ
信号を強制的にトラッキングする補正回路。9. A sweep having an analog ramp generator for frequency control of a swept frequency test oscillator including an analog integrator circuit responsive to a reference signal applied to the analog integrator circuit to generate an analog ramp signal that provides a control signal for the swept frequency test oscillator. In the frequency test oscillator,
An improved error correction circuit, which is connected to the means for generating a corresponding digital ramp signal, the analog ramp generator and the digital ramp signal generating means, and generates a digital ramp signal and an analog ramp signal when the analog ramp signal is generated. And a means for generating an error signal based on a difference, and a means connected to the error signal generating means for feeding back the error signal to the analog integrator circuit in response to the error signal and the reference signal. A correction circuit for forcibly tracking the digital ramp signal by the ramp signal.
【００４９】10．前記対応するディジタルランプ信号を
発生する手段が、カウントを発生するタイマー回路と、
及び前記タイマー回路に接続され、前記カウントに応答
してデジタル階段波信号を発生するディジタルランプデ
ィジタル／アナログ変換器を含む、上記９の補正回路。10. Means for generating the corresponding digital ramp signal, a timer circuit for generating a count;
And the correction circuit of claim 9 including a digital ramp digital-to-analog converter connected to the timer circuit to generate a digital staircase signal in response to the count.
【００５０】11．前記エラー信号生成手段が、前記アナ
ログランプ発生器と前記ディジタルランプ信号発生手段
に接続され、アナログランプ信号の発生に際してディジ
タルランプ信号とアナログランプ信号の間の差分信号を
生成する比較手段と、前記比較手段に接続され、前記差
分信号に応答して前記ディジタルランプ信号を構成する
所定のステップ数に応じて前記差分信号を基準化するル
ープ利得ディジタル／アナログ変換器と、及び前記ルー
プ利得ディジタル／アナログ変換器に接続され、基準化
された差分信号をサンプリングしてエラー信号をもたら
すと共に、各々のステップに際して前記基準化された差
分信号をサンプリングし次のステップに至るまで前記エ
ラー信号を一定にホールドするサンプルホールド回路と
からなり、前記エラー信号が前記アナログランプ信号の
ランプ速度を、次のサンプリング時間において前記アナ
ログランプ信号が前記ディジタルランプ信号に等しくな
るような量だけ変化させるように、前記ループ利得ディ
ジタル／アナログ変換器が利得を制御する、上記９の補
正回路。11. The error signal generating means is connected to the analog ramp generator and the digital ramp signal generating means, and a comparator means for generating a differential signal between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; A loop gain digital-to-analog converter connected to the means for normalizing the differential signal according to a predetermined number of steps constituting the digital ramp signal in response to the differential signal; A sample connected to the instrument to sample the scaled difference signal to provide an error signal and to sample the scaled difference signal at each step and hold the error signal constant until the next step. And a hold circuit, wherein the error signal is 9. The loop gain digital-to-analog converter controls the gain so as to change the ramp rate of the log ramp signal by an amount such that the analog ramp signal equals the digital ramp signal at the next sampling time. Correction circuit.
【００５１】12．前記比較手段がアナログ加算器を含
む、上記11の補正回路。12. 11. The correction circuit according to 11 above, wherein the comparison means includes an analog adder.
【００５２】13．前記エラー信号生成手段が、前記アナ
ログランプ発生器と前記ディジタルランプ信号発生手段
に接続され、アナログランプ信号の発生に際してディジ
タルランプ信号とアナログランプ信号の間の差分信号を
生成する比較手段と、前記比較手段に接続され、前記差
分信号に応答して前記ディジタルランプ信号を構成する
所定のステップ数に応じて前記差分信号を基準化するル
ープ利得ディジタル／アナログ変換器と、及び前記ルー
プ利得ディジタル／アナログ変換器に接続され、基準化
された差分信号をサンプリングしてエラー信号をもたら
すと共に、各々のステップに際して前記基準化された差
分信号をサンプリングし次のステップに至るまで前記エ
ラー信号を一定にホールドするサンプルホールド回路と
からなり、前記エラー信号が前記アナログランプ信号の
ランプ速度を、次のサンプリング時間において前記アナ
ログランプ信号が前記ディジタルランプ信号に等しくな
るような量だけ変化させるように、前記ループ利得ディ
ジタル／アナログ変換器が利得を制御する、上記10の補
正回路。13. The error signal generating means is connected to the analog ramp generator and the digital ramp signal generating means, and a comparator means for generating a differential signal between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; A loop gain digital-to-analog converter connected to the means for normalizing the differential signal according to a predetermined number of steps constituting the digital ramp signal in response to the differential signal; A sample connected to the instrument to sample the scaled difference signal to provide an error signal and to sample the scaled difference signal at each step and hold the error signal constant until the next step. And a hold circuit, wherein the error signal is 10. The loop gain digital-to-analog converter controls the gain so as to change the ramp rate of the log ramp signal by an amount such that the analog ramp signal is equal to the digital ramp signal at the next sampling time. Correction circuit.
【００５３】14．前記比較手段がアナログ加算器を含
む、上記13の補正回路。14. 13. The correction circuit according to 13 above, wherein the comparison means includes an analog adder.
【００５４】15．前記エラー信号生成手段に接続され前
記エラー信号と前記基準信号に応答して前記エラー信号
を前記アナログ積分回路にフィードバックする前記手段
が、前記エラー信号生成手段に接続されて前記エラー信
号を増幅する増幅器と、前記増幅器に接続され、増幅さ
れたエラー信号と前記基準信号に応答して組み合わせ信
号を生成するアナログ加算器と、及び前記アナログ加算
器に接続されたアナログ入力と前記アナログ積分回路に
接続されたアナログ出力を有し、前記組み合わせ信号を
基準化する掃引速度ディジタル／アナログ変換器とから
なる、上記９の補正回路。15. An amplifier connected to the error signal generating means and feeding back the error signal to the analog integration circuit in response to the error signal and the reference signal is connected to the error signal generating means and amplifies the error signal. An analog adder connected to the amplifier to generate a combined signal in response to the amplified error signal and the reference signal; and an analog input connected to the analog adder and the analog integrating circuit. 9. The correction circuit according to 9 above, which has a swept speed digital-to-analog converter that has an analog output and standardizes the combined signal.
【００５５】16．前記エラー信号生成手段に接続され前
記エラー信号と前記基準信号に応答して前記エラー信号
を前記アナログ積分回路にフィードバックする前記手段
が、前記エラー信号生成手段に接続されて前記エラー信
号を増幅する増幅器と、前記増幅器に接続され、増幅さ
れたエラー信号と前記基準信号に応答して組み合わせ信
号を生成するアナログ加算器と、及び前記アナログ加算
器に接続されたアナログ入力と前記アナログ積分回路に
接続されたアナログ出力を有し、前記組み合わせ信号を
基準化する掃引速度ディジタル／アナログ変換器とから
なる、上記11の補正回路。16. An amplifier connected to the error signal generating means and feeding back the error signal to the analog integration circuit in response to the error signal and the reference signal is connected to the error signal generating means and amplifies the error signal. An analog adder connected to the amplifier to generate a combined signal in response to the amplified error signal and the reference signal; and an analog input connected to the analog adder and the analog integrating circuit. 11. The correction circuit according to 11 above, which has a swept speed digital-to-analog converter that has an analog output and standardizes the combined signal.
【００５６】17．アナログランプ信号を発生すべくアナ
ログ積分回路に印加される基準信号に応答するアナログ
積分回路を含むアナログランプ発生器におけるエラーを
補正するための方法であって、対応するディジタルラン
プ信号を発生する段階と、前記アナログランプ信号の発
生に際してディジタルランプ信号とアナログランプ信号
の差に基づきエラー信号を生成する段階と、及び前記エ
ラー信号に応答し、前記エラー信号と前記基準信号を組
み合わせ、この組み合わせ信号を前記アナログ積分回路
にフィードバックする段階とからなり、前記アナログラ
ンプ信号を前記ディジタルランプ信号に強制的にトラッ
キングさせる補正方法。17. A method for correcting an error in an analog ramp generator including an analog integrator circuit responsive to a reference signal applied to the analog integrator circuit to generate an analog ramp signal, the method comprising: generating a corresponding digital ramp signal; A step of generating an error signal based on a difference between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; and, in response to the error signal, combining the error signal and the reference signal, And a step of feeding back to an analog integrator circuit, forcibly tracking the analog ramp signal to the digital ramp signal.
【００５７】18．前記対応するディジタルランプ信号を
発生する段階が、カウントを発生する段階と、及び前記
カウントに応答してデジタル階段波信号を発生する段階
とからなる、上記17の補正方法。18. 18. The correction method according to 17, wherein the step of generating the corresponding digital ramp signal comprises the steps of generating a count and generating a digital staircase signal in response to the count.
【００５８】19．前記エラー信号を生成する段階が、前
記アナログランプ信号の発生に際してディジタルランプ
信号とアナログランプ信号の間の差分信号を生成する段
階と、前記差分信号に応答し、前記ディジタルランプ信
号を構成する所定のステップ数に応じて前記差分信号を
基準化する段階と、及び前記基準化された差分信号をサ
ンプリングして各々のステップに際してエラー信号をも
たらすと共に、次のステップに至るまで前記エラー信号
を一定にホールドする段階とからなる、上記17の補正方
法。19. The step of generating the error signal includes the step of generating a differential signal between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated, and a predetermined step of forming the digital ramp signal in response to the differential signal. Normalizing the differential signal according to the number of steps, and sampling the standardized differential signal to provide an error signal at each step, and holding the error signal constant until the next step The correction method according to 17 above, which comprises the step of:
【００５９】20．前記エラー信号に応答して前記エラー
信号と前記基準信号を組み合わせ、この組み合わせ信号
を前記アナログ積分回路にフィードバックする前記段階
が、前記エラー信号と前記基準信号を加算して組み合わ
せ信号を生成する段階と、前記組み合わせ信号を基準化
する段階と、及び前記組み合わせ信号を前記アナログ積
分回路に供給する段階とからなる、上記17の補正方法。20. Combining the error signal and the reference signal in response to the error signal, and feeding back the combination signal to the analog integration circuit, adding the error signal and the reference signal to generate a combination signal. The correction method according to the above 17, comprising: standardizing the combination signal; and supplying the combination signal to the analog integration circuit.
【図１】従来技術による未補正アナログランプ発生器の
概略ブロック図である。FIG. 1 is a schematic block diagram of an uncorrected analog ramp generator according to the prior art.
【図２】後続の掃引を補正するために中央処理装置によ
って使用される掃引終結エラー電圧を測定するために、
アナログ／ディジタル変換器を搭載した、従来技術によ
る図１の回路の修正例である。FIG. 2 shows the measurement of the sweep termination error voltage used by the central processing unit to correct subsequent sweeps.
2 is a modified example of the circuit of FIG. 1 according to the prior art, which has an analog / digital converter.
【図３】本発明によるディジタル補正アナログランプ発
生器の１つの実施例の概略ブロック図である。FIG. 3 is a schematic block diagram of one embodiment of a digitally corrected analog ramp generator according to the present invention.
【図４】図３に示した本発明によるディジタル補正アナ
ログランプ発生器の、アナログランプ発生器、ディジタ
ルランプ発生器、サンプルホールド回路、及びリトレー
ス回路とを制御する信号のタイミング図である。4 is a timing diagram of signals for controlling an analog ramp generator, a digital ramp generator, a sample hold circuit, and a retrace circuit of the digitally corrected analog ramp generator according to the present invention shown in FIG.
【図５】アナログ電圧ランプをディジタル補正するため
の、本発明に従った方法の１つの実施例のフローチャー
トである。FIG. 5 is a flow chart of one embodiment of a method according to the present invention for digitally correcting an analog voltage ramp.
【符号の説明】 100 ＤＣ電圧基準VREF 101 掃引速度ＤＡＣ 102 アナログ積分回路 107 リトレース回路 111 掃引スイッチ 112 リトレーススイッチ 113 ライン 114 スパンＤＡＣ 116 中心周波数ＤＡＣ 117, 325, 330 アナログ加算器 322 アナログランプ発生器 323 ディジタルランプＤＡＣ 324 ＤＣ電圧基準VREF 326 ループ利得ＤＡＣ 327 サンプルホールド回路[Description of code] 100 DC voltage reference V REF 101 Sweep speed DAC 102 Analog integration circuit 107 Retrace circuit 111 Sweep switch 112 Retrace switch 113 Line 114 Span DAC 116 Center frequency DAC 117, 325, 330 Analog adder 322 Analog ramp generator 323 Digital lamp DAC 324 DC voltage reference V REF 326 Loop gain DAC 327 Sample and hold circuit
Claims (1)
グ積分回路に印加される基準信号に応答するアナログ積
分回路を含むアナログランプ発生器におけるエラーを補
正するための回路であって、 対応するディジタルランプ信号を発生する手段と、 前記アナログランプ発生器と前記ディジタルランプ信号
発生手段に接続され、アナログランプ信号の発生に際し
てディジタルランプ信号とアナログランプ信号の差に基
づきエラー信号を生成する手段と、及び前記エラー信号
生成手段に接続され、前記エラー信号と前記基準信号に
応答して前記エラー信号を前記アナログ積分回路にフィ
ードバックする手段とからなり、 前記アナログランプ信号が前記ディジタルランプ信号を
強制的にトラッキングする補正回路。1. A circuit for correcting errors in an analog ramp generator including an analog integrator circuit responsive to a reference signal applied to the analog integrator circuit to generate an analog ramp signal, the corresponding digital ramp signal. Means for generating an error signal, the means being connected to the analog ramp generator and the digital ramp signal generating means, for generating an error signal based on the difference between the digital ramp signal and the analog ramp signal when the analog ramp signal is generated; Correction for connecting the signal generator to the error signal and the reference signal to feed back the error signal to the analog integrator circuit, the analog ramp signal forcibly tracking the digital ramp signal circuit.
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