JPH0750459B2 - アダプタ - Google Patents
アダプタInfo
- Publication number
- JPH0750459B2 JPH0750459B2 JP61008422A JP842286A JPH0750459B2 JP H0750459 B2 JPH0750459 B2 JP H0750459B2 JP 61008422 A JP61008422 A JP 61008422A JP 842286 A JP842286 A JP 842286A JP H0750459 B2 JPH0750459 B2 JP H0750459B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- adapter
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 本発明のアダプタは，ボード種別を示すIDレジスタを下
位アドレスのみ固定し，任意の上位アドレスの設定が可
能なI/Oアダプタ等であって,IDレジスタのリード要求が
あった場合に，応答信号を返して，その設定されたアド
レスを認識可能とすると共に，別に下位アドレスが固定
されたレジスタに設定されたアドレスのリード可能レジ
スタと，その設定されたアドレスのリード可能レジスタ
のすべてのビットを反転した値を出力するレジスタを割
り当てることによって，データバス等の正当性をチェッ
ク可能としている。
位アドレスのみ固定し，任意の上位アドレスの設定が可
能なI/Oアダプタ等であって,IDレジスタのリード要求が
あった場合に，応答信号を返して，その設定されたアド
レスを認識可能とすると共に，別に下位アドレスが固定
されたレジスタに設定されたアドレスのリード可能レジ
スタと，その設定されたアドレスのリード可能レジスタ
のすべてのビットを反転した値を出力するレジスタを割
り当てることによって，データバス等の正当性をチェッ
ク可能としている。
本発明は，バスを介して基本ボードに接続されるI/Oア
ダプタ等であって，特に，基本ボード側で，アダプタの
接続状態チェックとデータ転送の正当性チェックとを可
能としたアダプタに関するものである。
ダプタ等であって，特に，基本ボード側で，アダプタの
接続状態チェックとデータ転送の正当性チェックとを可
能としたアダプタに関するものである。
CPUを登載した基本ボードに，拡張メモリやシリアル・
データ・インタフェース，パラレル・データ・インタフ
ェース等の各種I/Oアダプタを，バスを介して接続する
システムが用いられている。これらのアダプタが持つ各
種制御レジスタには,CPUからのアクセスのため，所定の
アドレスが割り当てられる。
データ・インタフェース，パラレル・データ・インタフ
ェース等の各種I/Oアダプタを，バスを介して接続する
システムが用いられている。これらのアダプタが持つ各
種制御レジスタには,CPUからのアクセスのため，所定の
アドレスが割り当てられる。
複数のアダプタがバスを介して接続される従来のシステ
ムでは，アダプタにパリティを持つものと，持たないも
のとが混在した場合に，パリティを持たないアダプタに
ついて，データ転送が正しく行われているか否かのチェ
ックができないという問題があった。
ムでは，アダプタにパリティを持つものと，持たないも
のとが混在した場合に，パリティを持たないアダプタに
ついて，データ転送が正しく行われているか否かのチェ
ックができないという問題があった。
また，アダプタに関するアドレスは，システムの拡張性
を考慮した場合，例えばディップスイッチ等で任意に設
定できることが望まれるが，基本ボードにおけるデータ
処理部では，どのアドレスにどのようなアダプタが接続
されているかを認知することが困難であるという問題が
あった。
を考慮した場合，例えばディップスイッチ等で任意に設
定できることが望まれるが，基本ボードにおけるデータ
処理部では，どのアドレスにどのようなアダプタが接続
されているかを認知することが困難であるという問題が
あった。
本発明は上記問題点の解決を図り，ディップスイッチ等
によりアドレス設定されたI/Oアダプタ等のアドレスを
認識可能とすると共に，そのアダプタにおけるデータバ
ス接続の正当性をチェック可能とする手段を提供する。
によりアドレス設定されたI/Oアダプタ等のアドレスを
認識可能とすると共に，そのアダプタにおけるデータバ
ス接続の正当性をチェック可能とする手段を提供する。
第１図は本発明の基本構成図を示す。
図中,10はバスを介して基本ボードに接続されるアダプ
タ,11は当該アダプタ10に関して割り当てられたアドレ
スを受信したときに応答信号DATCKを返す応答信号送信
回路,12はアドレスデコーダ,13は当該アダプタ10のボー
ド種別を示すID情報を出力するIDレジスタ,14は当該ア
ダプタ10に関する上位アドレスの可変部分を含む値を出
力するリード可能レジスタ,15はリード可能レジスタ14
の出力値を反転させた値を出力するビット反転回路,16
はアドレスデコーダ12のデコード結果に従ってデータDA
TAを出力するデータ出力回路を示す。
タ,11は当該アダプタ10に関して割り当てられたアドレ
スを受信したときに応答信号DATCKを返す応答信号送信
回路,12はアドレスデコーダ,13は当該アダプタ10のボー
ド種別を示すID情報を出力するIDレジスタ,14は当該ア
ダプタ10に関する上位アドレスの可変部分を含む値を出
力するリード可能レジスタ,15はリード可能レジスタ14
の出力値を反転させた値を出力するビット反転回路,16
はアドレスデコーダ12のデコード結果に従ってデータDA
TAを出力するデータ出力回路を示す。
IDレジスタ13には，例えば下位アドレスの８ビットが
“00"に固定されたアドレスが割り当てられる。リード
可能レジスタ14には，下位アドレスの８ビットが“02"
に固定されたアドレスが割り当てられる。ビット反転回
路15には，下位アドレスの８ビットが“04"に固定され
たアドレスが割り当てられる。これらのアドレスにおい
て，例えば下位８ビットの上位側に位置する次の８ビッ
ト“XX"は，各アダプタ毎に可変になっている。
“00"に固定されたアドレスが割り当てられる。リード
可能レジスタ14には，下位アドレスの８ビットが“02"
に固定されたアドレスが割り当てられる。ビット反転回
路15には，下位アドレスの８ビットが“04"に固定され
たアドレスが割り当てられる。これらのアドレスにおい
て，例えば下位８ビットの上位側に位置する次の８ビッ
ト“XX"は，各アダプタ毎に可変になっている。
データ出力回路16は，アドレスデコーダ12のデコード結
果に従って,IDレジスタ13,リード可能レジスタ14または
ビット反転回路15の出力を，データバスへ出力する。
果に従って,IDレジスタ13,リード可能レジスタ14または
ビット反転回路15の出力を，データバスへ出力する。
応答信号送信回路11は,IDレジスタ13等のアドレスを受
信すると，応答信号DATCKを送信する。
信すると，応答信号DATCKを送信する。
各アダプタ10のアドレスは，所定のI/Oアドレス空間の
ブロック単位に任意に設定できる。応答信号送信回路11
は，そのアドレスを受信すると，応答信号DATCKを返す
ので，基本ボード側では，どのアドレスにアダプタが実
装されているか，または未実装であるかを判別できる。
ブロック単位に任意に設定できる。応答信号送信回路11
は，そのアドレスを受信すると，応答信号DATCKを返す
ので，基本ボード側では，どのアドレスにアダプタが実
装されているか，または未実装であるかを判別できる。
また，各アダプタ10に対して，固定された３種類の下位
アドレスにより，順次リード要求を出すことによって,I
Dレジスタ13の内容と，リード可能レジスタ14の内容
と，ビット反転回路15の出力とを読み出すことができ
る。IDレジスタ13の内容によって，当該IDレジスタ13が
どのような種類のボードであるかを判別でき，リード可
能レジスタ14およびビット反転回路15の出力を比較する
ことにより，ビット落ち等のデータ・エラーがないかど
うかをチェックできる。
アドレスにより，順次リード要求を出すことによって,I
Dレジスタ13の内容と，リード可能レジスタ14の内容
と，ビット反転回路15の出力とを読み出すことができ
る。IDレジスタ13の内容によって，当該IDレジスタ13が
どのような種類のボードであるかを判別でき，リード可
能レジスタ14およびビット反転回路15の出力を比較する
ことにより，ビット落ち等のデータ・エラーがないかど
うかをチェックできる。
第２図は本発明の適用例，第３図は本発明のシステム構
成例，第４図は本発明の一実施例回路図，第５図はアダ
プタに関するアドレス設定を説明するための図，第６図
は本発明の適用例におけるデータバスチェック処理の例
を示す。
成例，第４図は本発明の一実施例回路図，第５図はアダ
プタに関するアドレス設定を説明するための図，第６図
は本発明の適用例におけるデータバスチェック処理の例
を示す。
第２図において,20aおよび20bは基本ボード,10aないし1
0jはアダプタを表す。アダプタ10a〜10jは，拡張メモリ
や各種I/Oアダプタであって，基本ボード20a,20bに，コ
ネクタを介して接続できるようになっている。システム
の適用分野により，どのようなアダプタを接続するか
を，任意に選択できる。特に，各アダプタのアドレス
が，所定のブロック単位で可変になっており，そのアド
レスを制御部が認知できるようになっているため，基本
ボード20aと基本ボード20bのように，同じシステムを複
数つないで，拡張性を持たせることができるようになっ
ている。
0jはアダプタを表す。アダプタ10a〜10jは，拡張メモリ
や各種I/Oアダプタであって，基本ボード20a,20bに，コ
ネクタを介して接続できるようになっている。システム
の適用分野により，どのようなアダプタを接続するか
を，任意に選択できる。特に，各アダプタのアドレス
が，所定のブロック単位で可変になっており，そのアド
レスを制御部が認知できるようになっているため，基本
ボード20aと基本ボード20bのように，同じシステムを複
数つないで，拡張性を持たせることができるようになっ
ている。
第３図は本発明に係るシステム構成の概略ブロック図を
示しており,20は基本ボード,21はバス,30はチェック処
理部を表している。
示しており,20は基本ボード,21はバス,30はチェック処
理部を表している。
アダプタ10aのIDレジスタ13aには“FF0000"番地，リー
ド可能レジスタ14aには“FF0002"番地，ビット反転回路
15aには“FF0004"番地のアドレスが割り当てられてい
る。次のアダプタ10bには，各レジスタ13b,14b,15bに対
して，それぞれ“FF0100"番地，“FF0102"番地，“FF01
04"番地のアドレスが割り当てられる。
ド可能レジスタ14aには“FF0002"番地，ビット反転回路
15aには“FF0004"番地のアドレスが割り当てられてい
る。次のアダプタ10bには，各レジスタ13b,14b,15bに対
して，それぞれ“FF0100"番地，“FF0102"番地，“FF01
04"番地のアドレスが割り当てられる。
基本ボード20のCPUによって実行される命令からなるチ
ェック処理部30は，システム始動時に起動され，第６図
を参照して後述するような処理を実行することにより，
バス21や各アダプタ10a,10bのチェックを行う。
ェック処理部30は，システム始動時に起動され，第６図
を参照して後述するような処理を実行することにより，
バス21や各アダプタ10a,10bのチェックを行う。
アダプタの回路構成は，例えば第４図に示すようになっ
ている。第４図において，符号12,13は第１図図示のも
のに対応し,31はディップスイッチ,32は比較回路,33は
ノット回路,34はマルチプレクサを表す。
ている。第４図において，符号12,13は第１図図示のも
のに対応し,31はディップスイッチ,32は比較回路,33は
ノット回路,34はマルチプレクサを表す。
アダプタ10のアドレスにおいて，この例では，下位８ビ
ットの上位側に位置する次の８ビット“XX"が，各アダ
プタに対して可変になっているが，ディップスイッチ31
には，この“XX"が予め設定されるようになっている。
比較回路32は，ディップスイッチ31の設定値と，アドレ
ス中の８ビット“XX"とを比較し，一致するときに応答
信号DATCKを出力する。
ットの上位側に位置する次の８ビット“XX"が，各アダ
プタに対して可変になっているが，ディップスイッチ31
には，この“XX"が予め設定されるようになっている。
比較回路32は，ディップスイッチ31の設定値と，アドレ
ス中の８ビット“XX"とを比較し，一致するときに応答
信号DATCKを出力する。
アドレスデコーダ12によるアドレス・デコード結果によ
って,IDレジスタ13,ディップスイッチ31またはディップ
スイッチ31の値をノット回路33によって反転したものの
いずれかが，マルチプレクサ34からリード・データDATA
として出力される。即ち，ディップスイッチ31は，第１
図図示リード可能レジスタ14に相当し，ノット回路33
は，ビット反転回路15によるレジスタに相当する。
って,IDレジスタ13,ディップスイッチ31またはディップ
スイッチ31の値をノット回路33によって反転したものの
いずれかが，マルチプレクサ34からリード・データDATA
として出力される。即ち，ディップスイッチ31は，第１
図図示リード可能レジスタ14に相当し，ノット回路33
は，ビット反転回路15によるレジスタに相当する。
第５図は本発明に係るアダプタのアドレス設定例を示し
ている。この例では，システムは,24ビット,16MBのアド
レス空間を有しており，そのうち“FF0000"番地から“F
FFFFF"番地までが,I/Oアドレス空間として用いられてい
る。１つのI/Oアダプタには,256バイトの空間が割り当
てられ，アドレスの“FFXX00"〜“FFXXFF"における“X
X"の部分が任意設定となっている。従って,256通りのア
ドレス設定が可能である。
ている。この例では，システムは,24ビット,16MBのアド
レス空間を有しており，そのうち“FF0000"番地から“F
FFFFF"番地までが,I/Oアドレス空間として用いられてい
る。１つのI/Oアダプタには,256バイトの空間が割り当
てられ，アドレスの“FFXX00"〜“FFXXFF"における“X
X"の部分が任意設定となっている。従って,256通りのア
ドレス設定が可能である。
システムに電源が投入され，システムが始動するとき
に，第３図に示すチェック処理部30は，例えば第６図図
示のような処理を実行することにより，アダプタが接続
されているか，アダプタの接続が正常であるかのチェッ
クを行う。以下の説明の番号〜は，第６図に示す処
理番号に対応する。
に，第３図に示すチェック処理部30は，例えば第６図図
示のような処理を実行することにより，アダプタが接続
されているか，アダプタの接続が正常であるかのチェッ
クを行う。以下の説明の番号〜は，第６図に示す処
理番号に対応する。
“FFXX00"番地をリードする。“XX"の部分は，最初
“00"であり，以下ループする毎に，“01",“02",…
と，“FF"まで順次変えられる。
“00"であり，以下ループする毎に，“01",“02",…
と，“FF"まで順次変えられる。
応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。
ータがない場合，処理へ制御を移す。
ボード種別（ID）を判別し，記憶する。
次に，データの正当性チェックのため，“FFXX02"番
地をリードする。
地をリードする。
応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。
ータがない場合，処理へ制御を移す。
リード・データを記憶する。
“FFXX04"番地をリードする。
応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。
ータがない場合，処理へ制御を移す。
“FFXX02"番地のリード・データと“FFXX04"番地のリ
ード・データとの排他的論理和を演算する。
ード・データとの排他的論理和を演算する。
演算結果の各ビットが，すべて“1"になったかどうか
を判定する。もし，“0"のビットがあれば，データバス
が正常でないことになる。その場合，制御を処理へ移
す。
を判定する。もし，“0"のビットがあれば，データバス
が正常でないことになる。その場合，制御を処理へ移
す。
アダプタの管理テーブルに，ボード種別（ID）とその
アドレスとを登録する。
アドレスとを登録する。
の“XX"部分が，“FF"になったかどうかを判定し，
“FF"になっていれば，チェック処理を終了する。
“FF"になっていれば，チェック処理を終了する。
“FF"になっていない場合，この“XX"部分をカウント
アップし，処理へ制御を戻して，同様に処理を繰り返
す。
アップし，処理へ制御を戻して，同様に処理を繰り返
す。
リード要求に対して，応答信号DATCKがない場合，お
よび処理の判定により，データ・エラーが検出された
場合には，当該アドレスを使用不可とし，処理へ制御
を移す。
よび処理の判定により，データ・エラーが検出された
場合には，当該アドレスを使用不可とし，処理へ制御
を移す。
以下の処理により，アダプタの接続チェックおよびアド
レスバス，データバスの正当性チェックがなされること
になる。
レスバス，データバスの正当性チェックがなされること
になる。
なお，データバスが，リードされるべきデータ幅よりも
大きな幅を持つ場合などには，最下位アドレス等によっ
て，データバスのマルチプレクスを行うことにより，デ
ータバスの全体をチェックすることが可能である。
大きな幅を持つ場合などには，最下位アドレス等によっ
て，データバスのマルチプレクスを行うことにより，デ
ータバスの全体をチェックすることが可能である。
以上説明したように，本発明によれば，アダプタのアド
レスを，所定のブロック単位で任意に設定でき，システ
ムの拡張が容易になると共に，アドレスバスおよびデー
タバスにおけるデータ転送が，正しく行われるか否かを
チェックできるようになる。
レスを，所定のブロック単位で任意に設定でき，システ
ムの拡張が容易になると共に，アドレスバスおよびデー
タバスにおけるデータ転送が，正しく行われるか否かを
チェックできるようになる。
第１図は本発明の基本構成図，第２図は本発明の適用
例，第３図は本発明のシステム構成例，第４図は本発明
の一実施例回路図，第５図はアダプタに関するアドレス
設定を説明するための図，第６図は本発明の適用例にお
けるデータバスチェック処理の例を示す。 図中,10はアダプタ,11は応答信号送信回路,12はアドレ
スデコーダ,13はIDレジスタ,14はリード可能レジスタ,1
5はビット反転回路,16はデータ出力回路,20は基本ボー
ド,30はチェック処理部を表す。
例，第３図は本発明のシステム構成例，第４図は本発明
の一実施例回路図，第５図はアダプタに関するアドレス
設定を説明するための図，第６図は本発明の適用例にお
けるデータバスチェック処理の例を示す。 図中,10はアダプタ,11は応答信号送信回路,12はアドレ
スデコーダ,13はIDレジスタ,14はリード可能レジスタ,1
5はビット反転回路,16はデータ出力回路,20は基本ボー
ド,30はチェック処理部を表す。
Claims (1)
- 【請求項１】バスを介して複数のアダプタを接続可能に
構成された基本ボードに接続されるアダプタにおいて， 複数の各アダプタに共通の固定された第１の下位アドレ
スを含むアドレスに割り当てられ，当該アダプタのボー
ド種別を示す値を出力する第１の回路（13）と， 複数の各アダプタに共通の固定された第２の下位アドレ
スを含むアドレスに割り当てられ，当該アダプタに関す
る上位アドレスの可変部分を含む値を出力する第２の回
路（14）と， 複数の各アダプタに共通の固定された第３の下位アドレ
スを含むアドレスに割り当てられ，上記第２の回路（1
4）の出力値を反転させた値を出力する第３の回路（1
5）と， 上記第１の回路（13），上記第２の回路（14）または上
記第３の回路（15）のアドレスを指定したリード要求に
対し，該当する上記第１の回路（13），上記第２の回路
（14）または上記第３の回路（15）の出力値をデータバ
スに送出する回路（16）と， 受信したアドレスにおける上位アドレスの一部が上記第
２の回路（14）の出力する当該アダプタに関する上位ア
ドレスの可変部分を含む値に一致する場合に，応答信号
を送信する回路（11）とを備えた ことを特徴とするアダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008422A JPH0750459B2 (ja) | 1986-01-17 | 1986-01-17 | アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008422A JPH0750459B2 (ja) | 1986-01-17 | 1986-01-17 | アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165259A JPS62165259A (ja) | 1987-07-21 |
| JPH0750459B2 true JPH0750459B2 (ja) | 1995-05-31 |
Family
ID=11692691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008422A Expired - Lifetime JPH0750459B2 (ja) | 1986-01-17 | 1986-01-17 | アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750459B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128619A (ja) * | 1983-01-13 | 1984-07-24 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
| JPS60201461A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | システム構成認識方式 |
-
1986
- 1986-01-17 JP JP61008422A patent/JPH0750459B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165259A (ja) | 1987-07-21 |
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