JPH0750459B2 - adapter - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明のアダプタは，ボード種別を示すIDレジスタを下
位アドレスのみ固定し，任意の上位アドレスの設定が可
能なI/Oアダプタ等であって,IDレジスタのリード要求が
あった場合に，応答信号を返して，その設定されたアド
レスを認識可能とすると共に，別に下位アドレスが固定
されたレジスタに設定されたアドレスのリード可能レジ
スタと，その設定されたアドレスのリード可能レジスタ
のすべてのビットを反転した値を出力するレジスタを割
り当てることによって，データバス等の正当性をチェッ
ク可能としている。DETAILED DESCRIPTION OF THE INVENTION [Outline] The adapter of the present invention is an I / O adapter or the like in which an ID register indicating a board type is fixed only in a lower address and an arbitrary upper address can be set. When a read request is made, a response signal is returned to make the set address recognizable, and a read enable register of the address set in the register whose lower address is fixed and its set address. By allocating a register that outputs a value obtained by inverting all the bits of the readable register, it is possible to check the validity of the data bus and the like.

〔産業上の利用分野〕[Industrial application field]

本発明は，バスを介して基本ボードに接続されるI/Oア
ダプタ等であって，特に，基本ボード側で，アダプタの
接続状態チェックとデータ転送の正当性チェックとを可
能としたアダプタに関するものである。The present invention relates to an I / O adapter or the like connected to a basic board via a bus, and particularly to an adapter capable of checking the connection state of the adapter and the correctness check of data transfer on the basic board side. Is.

〔従来の技術〕[Conventional technology]

CPUを登載した基本ボードに，拡張メモリやシリアル・
データ・インタフェース，パラレル・データ・インタフ
ェース等の各種I/Oアダプタを，バスを介して接続する
システムが用いられている。これらのアダプタが持つ各
種制御レジスタには,CPUからのアクセスのため，所定の
アドレスが割り当てられる。On a basic board with a CPU, expansion memory and serial
A system is used in which various I / O adapters such as a data interface and a parallel data interface are connected via a bus. Predetermined addresses are assigned to the various control registers of these adapters for access from the CPU.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

複数のアダプタがバスを介して接続される従来のシステ
ムでは，アダプタにパリティを持つものと，持たないも
のとが混在した場合に，パリティを持たないアダプタに
ついて，データ転送が正しく行われているか否かのチェ
ックができないという問題があった。In a conventional system in which multiple adapters are connected via a bus, if the adapters that have parity and those that do not have a mixture, whether the data transfer is correctly performed for the adapters that do not have parity. There was a problem that I could not check.

また，アダプタに関するアドレスは，システムの拡張性
を考慮した場合，例えばディップスイッチ等で任意に設
定できることが望まれるが，基本ボードにおけるデータ
処理部では，どのアドレスにどのようなアダプタが接続
されているかを認知することが困難であるという問題が
あった。Further, considering the expandability of the system, it is desirable that the address related to the adapter can be arbitrarily set by, for example, a DIP switch. However, in the data processing unit of the basic board, what address is connected to which adapter There was a problem that it was difficult to recognize.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上記問題点の解決を図り，ディップスイッチ等
によりアドレス設定されたI/Oアダプタ等のアドレスを
認識可能とすると共に，そのアダプタにおけるデータバ
ス接続の正当性をチェック可能とする手段を提供する。The present invention solves the above problems and provides a means for recognizing the address of an I / O adapter or the like set by a DIP switch or the like and for checking the validity of a data bus connection in the adapter. To do.

第１図は本発明の基本構成図を示す。FIG. 1 shows the basic configuration of the present invention.

図中,10はバスを介して基本ボードに接続されるアダプ
タ,11は当該アダプタ10に関して割り当てられたアドレ
スを受信したときに応答信号DATCKを返す応答信号送信
回路,12はアドレスデコーダ,13は当該アダプタ10のボー
ド種別を示すID情報を出力するIDレジスタ,14は当該ア
ダプタ10に関する上位アドレスの可変部分を含む値を出
力するリード可能レジスタ,15はリード可能レジスタ14
の出力値を反転させた値を出力するビット反転回路,16
はアドレスデコーダ12のデコード結果に従ってデータDA
TAを出力するデータ出力回路を示す。In the figure, 10 is an adapter connected to the basic board via a bus, 11 is a response signal transmission circuit that returns a response signal DATCK when the address assigned to the adapter 10 is received, 12 is an address decoder, and 13 is the relevant An ID register that outputs ID information indicating the board type of the adapter 10, 14 is a readable register that outputs a value including the variable part of the upper address for the adapter 10, and 15 is a readable register 14
Bit inversion circuit that outputs the inverted value of the output value of 16
Is the data DA according to the decoding result of the address decoder 12.
The data output circuit which outputs TA is shown.

IDレジスタ13には，例えば下位アドレスの８ビットが
“00"に固定されたアドレスが割り当てられる。リード
可能レジスタ14には，下位アドレスの８ビットが“02"
に固定されたアドレスが割り当てられる。ビット反転回
路15には，下位アドレスの８ビットが“04"に固定され
たアドレスが割り当てられる。これらのアドレスにおい
て，例えば下位８ビットの上位側に位置する次の８ビッ
ト“XX"は，各アダプタ毎に可変になっている。To the ID register 13, for example, an address in which 8 bits of the lower address are fixed to "00" is assigned. In the readable register 14, the lower address 8 bits are "02".
A fixed address is assigned to. The bit inverting circuit 15 is assigned an address in which the lower 8 bits are fixed at "04". In these addresses, for example, the next 8 bits "XX" located on the upper side of the lower 8 bits are variable for each adapter.

データ出力回路16は，アドレスデコーダ12のデコード結
果に従って,IDレジスタ13,リード可能レジスタ14または
ビット反転回路15の出力を，データバスへ出力する。The data output circuit 16 outputs the output of the ID register 13, the readable register 14 or the bit inverting circuit 15 to the data bus according to the decoding result of the address decoder 12.

応答信号送信回路11は,IDレジスタ13等のアドレスを受
信すると，応答信号DATCKを送信する。When the response signal transmission circuit 11 receives the address of the ID register 13 or the like, it transmits the response signal DATCK.

〔作用〕[Action]

各アダプタ10のアドレスは，所定のI/Oアドレス空間の
ブロック単位に任意に設定できる。応答信号送信回路11
は，そのアドレスを受信すると，応答信号DATCKを返す
ので，基本ボード側では，どのアドレスにアダプタが実
装されているか，または未実装であるかを判別できる。The address of each adapter 10 can be arbitrarily set in block units of a predetermined I / O address space. Response signal transmission circuit 11
Returns the response signal DATCK when it receives that address, so the basic board side can determine at which address the adapter is mounted or not mounted.

また，各アダプタ10に対して，固定された３種類の下位
アドレスにより，順次リード要求を出すことによって,I
Dレジスタ13の内容と，リード可能レジスタ14の内容
と，ビット反転回路15の出力とを読み出すことができ
る。IDレジスタ13の内容によって，当該IDレジスタ13が
どのような種類のボードであるかを判別でき，リード可
能レジスタ14およびビット反転回路15の出力を比較する
ことにより，ビット落ち等のデータ・エラーがないかど
うかをチェックできる。In addition, by issuing a read request to each adapter 10 in sequence with three fixed lower address types, I
The contents of the D register 13, the contents of the readable register 14, and the output of the bit inverting circuit 15 can be read. It is possible to determine what kind of board the ID register 13 is based on the contents of the ID register 13, and by comparing the outputs of the readable register 14 and the bit inverting circuit 15, a data error such as bit loss can be detected. You can check if there isn't.

〔実施例〕〔Example〕

第２図は本発明の適用例，第３図は本発明のシステム構
成例，第４図は本発明の一実施例回路図，第５図はアダ
プタに関するアドレス設定を説明するための図，第６図
は本発明の適用例におけるデータバスチェック処理の例
を示す。2 is an application example of the present invention, FIG. 3 is a system configuration example of the present invention, FIG. 4 is a circuit diagram of an embodiment of the present invention, FIG. 5 is a diagram for explaining address setting relating to an adapter, and FIG. FIG. 6 shows an example of data bus check processing in an application example of the present invention.

第２図において,20aおよび20bは基本ボード,10aないし1
0jはアダプタを表す。アダプタ10a〜10jは，拡張メモリ
や各種I/Oアダプタであって，基本ボード20a,20bに，コ
ネクタを介して接続できるようになっている。システム
の適用分野により，どのようなアダプタを接続するか
を，任意に選択できる。特に，各アダプタのアドレス
が，所定のブロック単位で可変になっており，そのアド
レスを制御部が認知できるようになっているため，基本
ボード20aと基本ボード20bのように，同じシステムを複
数つないで，拡張性を持たせることができるようになっ
ている。In FIG. 2, 20a and 20b are basic boards, 10a to 1
0j represents an adapter. The adapters 10a to 10j are expansion memories and various I / O adapters, and can be connected to the basic boards 20a and 20b via connectors. Depending on the field of application of the system, you can arbitrarily select what kind of adapter to connect. In particular, since the address of each adapter is variable in a predetermined block unit and the address can be recognized by the control unit, the same system is connected two or more like the basic board 20a and the basic board 20b. So, it is possible to have expandability.

第３図は本発明に係るシステム構成の概略ブロック図を
示しており,20は基本ボード,21はバス,30はチェック処
理部を表している。FIG. 3 is a schematic block diagram of the system configuration according to the present invention, in which 20 is a basic board, 21 is a bus, and 30 is a check processing unit.

アダプタ10aのIDレジスタ13aには“FF0000"番地，リー
ド可能レジスタ14aには“FF0002"番地，ビット反転回路
15aには“FF0004"番地のアドレスが割り当てられてい
る。次のアダプタ10bには，各レジスタ13b,14b,15bに対
して，それぞれ“FF0100"番地，“FF0102"番地，“FF01
04"番地のアドレスが割り当てられる。Address "FF0000" in the ID register 13a of the adapter 10a, "FF0002" in the readable register 14a, bit inversion circuit
The address "FF0004" is assigned to 15a. In the next adapter 10b, addresses "FF0100", "FF0102", and "FF01" are set for the registers 13b, 14b, 15b, respectively.
04 "address is assigned.

基本ボード20のCPUによって実行される命令からなるチ
ェック処理部30は，システム始動時に起動され，第６図
を参照して後述するような処理を実行することにより，
バス21や各アダプタ10a,10bのチェックを行う。The check processing unit 30, which is composed of instructions executed by the CPU of the basic board 20, is started at the time of system startup, and by executing the processing described later with reference to FIG.
Check the bus 21 and each adapter 10a, 10b.

アダプタの回路構成は，例えば第４図に示すようになっ
ている。第４図において，符号12,13は第１図図示のも
のに対応し,31はディップスイッチ,32は比較回路,33は
ノット回路,34はマルチプレクサを表す。The circuit configuration of the adapter is, for example, as shown in FIG. In FIG. 4, reference numerals 12 and 13 correspond to those shown in FIG. 1, 31 is a DIP switch, 32 is a comparison circuit, 33 is a knot circuit, and 34 is a multiplexer.

アダプタ10のアドレスにおいて，この例では，下位８ビ
ットの上位側に位置する次の８ビット“XX"が，各アダ
プタに対して可変になっているが，ディップスイッチ31
には，この“XX"が予め設定されるようになっている。
比較回路32は，ディップスイッチ31の設定値と，アドレ
ス中の８ビット“XX"とを比較し，一致するときに応答
信号DATCKを出力する。In the address of the adapter 10, in this example, the next 8 bits “XX” located on the upper side of the lower 8 bits are variable for each adapter.
This "XX" is set in advance.
The comparison circuit 32 compares the set value of the DIP switch 31 with the 8-bit “XX” in the address, and outputs a response signal DATCK when they match.

アドレスデコーダ12によるアドレス・デコード結果によ
って,IDレジスタ13,ディップスイッチ31またはディップ
スイッチ31の値をノット回路33によって反転したものの
いずれかが，マルチプレクサ34からリード・データDATA
として出力される。即ち，ディップスイッチ31は，第１
図図示リード可能レジスタ14に相当し，ノット回路33
は，ビット反転回路15によるレジスタに相当する。Depending on the result of the address decoding by the address decoder 12, either the ID register 13, the dip switch 31, or the value obtained by inverting the value of the dip switch 31 by the knot circuit 33 is read data DATA from the multiplexer 34.
Is output as. That is, the DIP switch 31 is the first
Corresponding to readable register 14 shown in the figure, knot circuit 33
Corresponds to a register formed by the bit inversion circuit 15.

第５図は本発明に係るアダプタのアドレス設定例を示し
ている。この例では，システムは,24ビット,16MBのアド
レス空間を有しており，そのうち“FF0000"番地から“F
FFFFF"番地までが,I/Oアドレス空間として用いられてい
る。１つのI/Oアダプタには,256バイトの空間が割り当
てられ，アドレスの“FFXX00"〜“FFXXFF"における“X
X"の部分が任意設定となっている。従って,256通りのア
ドレス設定が可能である。FIG. 5 shows an example of address setting of the adapter according to the present invention. In this example, the system has a 24-bit, 16-MB address space, of which "FF0000" to "F".
Up to the address FFFFF "is used as the I / O address space. One I / O adapter is allocated with a space of 256 bytes, and the address" FFXX00 "to" FFXXFF "contains" X ".
The part of "X" is set arbitrarily. Therefore, 256 kinds of addresses can be set.

システムに電源が投入され，システムが始動するとき
に，第３図に示すチェック処理部30は，例えば第６図図
示のような処理を実行することにより，アダプタが接続
されているか，アダプタの接続が正常であるかのチェッ
クを行う。以下の説明の番号〜は，第６図に示す処
理番号に対応する。When the system is powered on and the system is started, the check processing unit 30 shown in FIG. 3 executes the processing shown in FIG. 6, for example, so that the adapter is connected or the adapter is connected. Check if is normal. Numbers in the following description correspond to the process numbers shown in FIG.

“FFXX00"番地をリードする。“XX"の部分は，最初
“00"であり，以下ループする毎に，“01",“02",…
と，“FF"まで順次変えられる。Read the address "FFXX00". The "XX" part is "00" at the beginning and "01", "02", ...
And, it can be changed sequentially up to "FF".

応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。The presence or absence of data is determined by the response signal DATCK. If there is no data, control is passed to the processing.

ボード種別（ID）を判別し，記憶する。The board type (ID) is determined and stored.

次に，データの正当性チェックのため，“FFXX02"番
地をリードする。Next, the address "FFXX02" is read to check the validity of the data.

応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。The presence or absence of data is determined by the response signal DATCK. If there is no data, control is passed to the processing.

リード・データを記憶する。Store read data.

“FFXX04"番地をリードする。Lead the address "FFXX04".

応答信号DATCKにより，データの有無を判別する。デ
ータがない場合，処理へ制御を移す。The presence or absence of data is determined by the response signal DATCK. If there is no data, control is passed to the processing.

“FFXX02"番地のリード・データと“FFXX04"番地のリ
ード・データとの排他的論理和を演算する。The exclusive OR of the read data at the address "FFXX02" and the read data at the address "FFXX04" is calculated.

演算結果の各ビットが，すべて“1"になったかどうか
を判定する。もし，“0"のビットがあれば，データバス
が正常でないことになる。その場合，制御を処理へ移
す。Determine whether each bit of the operation result has become "1". If there is a "0" bit, it means that the data bus is not normal. In that case, control is transferred to processing.

アダプタの管理テーブルに，ボード種別（ID）とその
アドレスとを登録する。Register the board type (ID) and its address in the adapter management table.

の“XX"部分が，“FF"になったかどうかを判定し，
“FF"になっていれば，チェック処理を終了する。"XX" part of is judged to be "FF",
If it is "FF", the check process is terminated.

“FF"になっていない場合，この“XX"部分をカウント
アップし，処理へ制御を戻して，同様に処理を繰り返
す。If it is not "FF", the "XX" part is counted up, control is returned to the process, and the same process is repeated.

リード要求に対して，応答信号DATCKがない場合，お
よび処理の判定により，データ・エラーが検出された
場合には，当該アドレスを使用不可とし，処理へ制御
を移す。If there is no response signal DATCK for the read request, or if a data error is detected by the processing determination, the address is disabled and control is transferred to the processing.

以下の処理により，アダプタの接続チェックおよびアド
レスバス，データバスの正当性チェックがなされること
になる。By the following processing, the connection check of the adapter and the validity check of the address bus and the data bus are performed.

なお，データバスが，リードされるべきデータ幅よりも
大きな幅を持つ場合などには，最下位アドレス等によっ
て，データバスのマルチプレクスを行うことにより，デ
ータバスの全体をチェックすることが可能である。If the data bus has a width larger than the data width to be read, the entire data bus can be checked by multiplexing the data bus with the lowest address. is there.

〔発明の効果〕〔The invention's effect〕

以上説明したように，本発明によれば，アダプタのアド
レスを，所定のブロック単位で任意に設定でき，システ
ムの拡張が容易になると共に，アドレスバスおよびデー
タバスにおけるデータ転送が，正しく行われるか否かを
チェックできるようになる。As described above, according to the present invention, the address of the adapter can be arbitrarily set in a predetermined block unit, the system can be easily expanded, and the data transfer on the address bus and the data bus can be performed correctly. You will be able to check whether or not.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の基本構成図，第２図は本発明の適用
例，第３図は本発明のシステム構成例，第４図は本発明
の一実施例回路図，第５図はアダプタに関するアドレス
設定を説明するための図，第６図は本発明の適用例にお
けるデータバスチェック処理の例を示す。 図中,10はアダプタ,11は応答信号送信回路,12はアドレ
スデコーダ,13はIDレジスタ,14はリード可能レジスタ,1
5はビット反転回路,16はデータ出力回路,20は基本ボー
ド,30はチェック処理部を表す。1 is a basic configuration diagram of the present invention, FIG. 2 is an application example of the present invention, FIG. 3 is a system configuration example of the present invention, FIG. 4 is a circuit diagram of one embodiment of the present invention, and FIG. 5 is an adapter. 6 and 6 show an example of data bus check processing in an application example of the present invention. In the figure, 10 is an adapter, 11 is a response signal transmission circuit, 12 is an address decoder, 13 is an ID register, 14 is a readable register, 1
5 is a bit inversion circuit, 16 is a data output circuit, 20 is a basic board, and 30 is a check processing unit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】バスを介して複数のアダプタを接続可能に
構成された基本ボードに接続されるアダプタにおいて， 複数の各アダプタに共通の固定された第１の下位アドレ
スを含むアドレスに割り当てられ，当該アダプタのボー
ド種別を示す値を出力する第１の回路（13）と， 複数の各アダプタに共通の固定された第２の下位アドレ
スを含むアドレスに割り当てられ，当該アダプタに関す
る上位アドレスの可変部分を含む値を出力する第２の回
路（14）と， 複数の各アダプタに共通の固定された第３の下位アドレ
スを含むアドレスに割り当てられ，上記第２の回路（1
4）の出力値を反転させた値を出力する第３の回路（1
5）と， 上記第１の回路（13），上記第２の回路（14）または上
記第３の回路（15）のアドレスを指定したリード要求に
対し，該当する上記第１の回路（13），上記第２の回路
（14）または上記第３の回路（15）の出力値をデータバ
スに送出する回路（16）と， 受信したアドレスにおける上位アドレスの一部が上記第
２の回路（14）の出力する当該アダプタに関する上位ア
ドレスの可変部分を含む値に一致する場合に，応答信号
を送信する回路（11）とを備えた ことを特徴とするアダプタ。1. An adapter connected to a basic board configured to be able to connect a plurality of adapters via a bus, is assigned to an address including a fixed first lower address common to each of the plurality of adapters, A first circuit (13) that outputs a value indicating the board type of the adapter, and a variable part of the high-order address that is assigned to the address including the fixed second low-order address common to each of the plurality of adapters. And a second circuit (14) that outputs a value that includes a fixed third common lower address that is common to each of the plurality of adapters.
The third circuit (1 that outputs the inverted value of 4)
5) and the first circuit (13) corresponding to the read request specifying the address of the first circuit (13), the second circuit (14) or the third circuit (15). , A circuit (16) for sending the output value of the second circuit (14) or the third circuit (15) to the data bus, and a part of the upper address in the received address is the second circuit (14). ), Which outputs a response signal when it matches the value including the variable part of the higher-order address for the adapter output by (1), and an adapter characterized by the above.