JPH07502377A - フィールドプログラマブルゲートアレイのための拡張アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 フィールドプログラマブルゲートアレ、イのための拡張アーキテクチャ 発明の背景 この発明は２つ以上のパッケージで電子回路を実現するのに適した実装（パッケ ージ）技術に関する。初期設計の間、設計技術者は特定用途向け１ｃ（ＡＳＩＣ ）またはフィールドブログラマブルゲ−１・アレイ（ＦＰＧＡ）と通常呼ばれる セミカスタムマスクプログラマブルゲートアレイ上で、その電子回路を実現する ことによって設計の正確さを確認することか考えられる。

何百もの入出力信号を必要とする典型的な電子回路がますます複雑になっている ために、このような回路は典型的にはピングリッドアレイ（ＰＧＡ）パッケージ に実装される。このようなパッケージは、電源および接地を集積回路および入出 力信号ビン（Ｉ１０ビン）に経路指定するのに必要どされる何百ものピンを備え 得る。たとえば、プリン１へ回路基板」二でほとんどスペースを占めない面積効 率の良いパッケージにおいて約５６５の電源とＩ１０ピンを備えるＰＧＡパッケ ージか当該技術分野で既知である。このＰＧＡパッケージの小さなフットプリン トにより、より多くのパッケージが１つのプリント回路基板上に実装され、信号 リードの長さおよびプリント回路基板上の各リードに関連する容量は最小限にさ れ得る。

設５１確認に際して、プリント回路基板上の信号線および電源バス導電線のパタ ーンが最終設計パターンに一致するようにプリント回路基板を設計することは非 常に望ましい。

しかしながら、１つ以上の設計を繰返さずに電気システムに電子回路を実現する ことは、不可能ではないにしても困難であると考えられてきた。結果として、電 気システムを構成する１つ以上の電子回路がしばシばＡＳＩＣまたはＦＰＧＡで 実現され、これらは一度エラーが検出されると相対的に容易な設計変更を可能に する。しかしながら、ＡＳＩＣまたはＦＰＧＡで電子回路を実現するのに伴う固 有の非能率性のために、単一のデバイスパッケージフットプリント向けの電気回 路を実現するために多数のサブ回路がしばしば必要とされる請求められているも のはフットプリントを変更しないという定められた制限を満たしながら、個々の パッケージ型式に多くのサブ回路を実装するための方式である。

発明の概要 この発明は何千ものゲートを有する電子回路の複数個のパッケージでの実現化に 関する。この発明で、複数個のパッケージは単一のパッケージのスペースまたは フットプリントを使用して回路基板上に実装できる。この技術は電子回路が特定 用途向けＩＣ（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰ ＧＡ）上で実現される場合に特に有利である。すなわち、この発明は各々がたと えば８０００から１６０００のゲートを有する数個のＡＳＩＣまたはＦＰＧＡ上 に、たとえば３００００のゲートを有するような電子回路の実現化を可能にする 。

この発明の実装技術を使用して、複数のＡＳ　ＩＣまたはＦＰＧＡチップが個々 に実装され、パッケージはプリント回路基板上のフットプリントが単一パッケー ジのフットプリントになるように次々と上に重ねられる（ビギイバツタ方式スタ イル）。このような複数のパッケージのビギイバック方式は、回路設計者が実際 の動作条件下で回路を修理および修正する柔軟性を有するので、ＦＰＧＡに特に 有利である。

回路設計者はＦＰＧＡまたはＡＳＩＣ上で実現化されるべき電気回路をまず特定 し、一旦設計され確認されると、既知のシミュレーションプログラムを使用して 、この回路を選択された場所で様々なサブ回路に区分けすることが考えられる。

対応の数のチップ間での様々なサブ回路の割当てを特定するマツプか発生され、 各チップは個々に実装される。１つの特に好ましい実施例において、設計者はＦ ＰＧＡ上で選択された電気接続を完成させるフィールドプログラミングモジュー ルを使用して、対応の数のＦＰＧＡチップ上てサブ回路をプログラムすることが できる。

区分はプロセスの一部として、サブ回路の相互接続を示すネットリストもまた作 られる。このネットリストは好ましくは選択的に取除かれて積層体において２つ 以上のパッケージ間の分離ハスを形成するパッケージビンを識別する。

一旦様々なザブ回路がＦＰＧＡ上で実現され、適当なピンか取除かれると、設計 者は垂直積層配列で区分はマツプに従って様々なサブ回路を組合オ）せることか でき、積層構造は単一パッケージのフットプリントを使用して電子システムに結 合され得る。

例示として、たとえば電子回路が４つのサブ回路に区分けされると、各々がサブ 回路のうちの１つを収納する４つのパッケージは垂直積層配列に配線される。好 ましい実施例において、上部パッケージのピンはすぐ下の隣接するパッケージの 対応するピンに電気的に結合される。このように、最も上のパッケージのピンは 最も下のパッケージのピンに結合され、応じてプリント回路基板の信号リードお よび電源バス導電線に結合され得る。しかしながら、１つのパッケージから１つ の選択されたピンを取除くことによって、上部パッケージの対応するピンを下部 パッケージのピンから電気的に分離することが可能である。ピンの除去により、 異なったパッケージの内部回路ノードは回路基板上の信号リードにノートを結合 することなく接続される。この態様で、複数のＦＰＧＡをカスタムＴＣの同一の 電気フットプリントまたはピン構成に与えることが可能である。

１つの好ましい実施例において、各サブ回路はこの型のパッケージによって与え られる高密度のピンのためにＰＧＡパッケージに収納される。好ましくは、ＰＧ Ａパッケージのピンはパッケージを隣接するパッケージに対して回転できるよう に対称である。この態様で、複数の標準ボンディングパターンは様々な構成で組 合わされ得る。１つの好ましい実施例において、２つまたは３つの標準ボンディ ングパターンがコストを最小限に保つために設計者が使用するように与えられる 。各パッケージが、垂直経路指定のためにもっばら使用され、対応するサブ回路 の回路ノードに接続またはボンディングされない付加的なピンを有することもま た好ましい。この態様で、隣接していないパッケージが１つまたは複数の中間の パッケージに結合することなく結合され得る。

上述のように、１つ以上のＰＧＡパッケージ上で選択されたピンを除去すること が必要である。したがって、この発明はとのパッケージピンを取除（べきかを識 別するための新規の方法、具体的には、テンプレートおよびマーカを含む。テン プレートは取除かれてもよい複数個の孔のあいた窓を含み、マーカが除去される べき単数または複数のピンをマークするか、または識別することを可能にする。

好ましい実施例において、窓の数はパッケージ上のピンの数に対応する。

積層プロフィールによって与えられる他の利点はサブ回路によって発生される熱 の改良された発散である。積層されたパッケージでは、上方のバッヶニジは直接 の空気の流れにより良く曝されるのて、上方のパッケージがらのより多くの放熱 が可能である。放熱はこの発明の積層構成と組合わせて新規のし−１−ノンクを 使用することによってさらに改良される。

この発明は添（＝ｊの図面とともに以下の詳細な説明を参照することによってよ り良く理解される。

図面の簡単な説明 図１は４つの電気的に結合されたピングリッドアレイ（ＰＧＡ）パッケージのス タックの上面斜視図である。

図２は図１に示されたパッケージのスタックの側面図である。

図３は図１の積層態様で結合された個々のパッケージに実装された４つのチップ の部分概略図である。

図４Ａ−図４０はＰＧＡパッケージの底面図を示す図である。

図５はパッケージピンを識別するのを助けるための図１のパッケージと関連づけ られ得るテンプレートを示す図である。

図６は反転されたＰＧＡパッケージの上に位置決めされた図５のテンプレートを 示す図である。

図７はこの発明に従う３チツプスタツクの選択されたピンを配線するための図で ある。

図８は図７のパッケージスタックの選択されたピンを配線する１つの態様を示す 図７のパッケージの部分側面図である。

詳細な説明 ここで図面を参照するが、図面においては類似の参照番号はいくつかの図面にわ たって同一または対応する部分を示す。この発明の実装技術は図１に示され、図 １では各々か集積回路ダイまたはチップ１５上にサブ回路を収納する数個の電子 パッケージ１２が相互接続されて垂直スタックＩＯを形成する。図１はピングリ ッドアレイ（ＰＧＡ）と通常呼ばれるタイプの４つのパッケージ１２の上面斜視 図である。１つの特に好ましい実施例において、ＰＧＡパッケージは銅ワイヤお よびバンチスルー（貫通）ピンを使用する低価格の繊維ガラスパッケージである が、このパッケージはセラミックまたはプラスチックから作られてもよい。

好ましい実施例において各パッケージはチップの入力または出力パットより多い 信号ピンを有する。

各パッケージＩ２は中央チップ部位１４を有し、それにチップ１５が取付けられ る。典型的には、チップ部位１４は金属合金で被覆され、チップ１５は銀充填エ ポキシで取付けられるか、他の取付方法か既知であり、この発明で使用され得る 。ボンディングワイヤは各チップ１５」二の選択されたポンディングパッドを対 応するパッケージボンディングパットに接続し、各パッケージポンディングパッ ドはパッケージ１２のピン１６に対応する。ピンＩ６の暗い正方形内部はチップ １５上のポンディングパッドへの電気的接続を示す。信号ビンの数が増えるにつ れ、パッケージ１２か多層のホンディングパッドを有することが普通である。

チップＩ５の寸法に対するチップ部位１４のキャビティ寸法を保つことによって 、ボンディングワイヤが垂れ下がるのを防ぐことか可能である。

ピン２０および２２もまた各パッケージ１２上に設けられることが重要である。

ピン２０にはパッケージポンディングパッドが設けられるが、チップ１５上の対 応するパッドにはボンディングされない。したがって、これらのピンは１つのパ ッケージ上の対応するピン１６を、別の隣接していないパッケージ上の対応する ピン１６と結合するための電気的経路を与える。ピン２０はチップパッドにボン ディングされていないので、ピン２０には暗い正方形内部か示されていない。ピ ン２２は、チップ１５上の対応するパッド、ゆえに暗い正方形内部にボンディン グされているが、下側の隣接パッケージ上の対応するピン１６からは電気的に分 離されている。

スタック１０のパッケージ１２を相互接続する様々な手段は図２を参照してより 良く理解され得る。ここでは、４つのパッケージＩ２を含むスタック１０の側面 図が示される。各ピン１６は−に１部リセプタクル１６ａおよび下部シャツＩ− １６ｂを有する。対照的に、かつ例示として、スタックの第２のパッケージ１２ 上のピン２２のみが上部リセプタクル部２２を有し、下部シャフト部は取除かれ ている。

ピン２２はこのようにスタックＩＯの最も下のパッケージ１２のピン１６から電 気的に分離されている。下側の２っのパッケージ１２から上側の２つのパッケー ジ１２を分離する別のピン２２か示される。

次に図３を参照して、垂直スタック１０に配列された４つのチップの部分概略図 が示される。この発明のある特定の実施例において、各チップは対応するピン１ ６または２２ならびに三状態出力バッファ３４および入力バッファ３Ｇに結合さ れる信号パッド３０または３２を有する。

この発明の１つの重要な特徴に従って、ピン２２のシャフトは除去される。この 態様で、ピン１６に結合されるチップ４のパッド３０はまたチップ３のパッド３ ｏにも結合されるか、チップ１および２のパッド３２がらは分離される。

この発明の１つの特に好ましい実施例において、フィールドプログラマブルゲー トアレイ（ＦＰＧＡ）は２つ以上のチップ上で電子回路を構成するために使用さ れる。ＦＰＧＡはカスタムＩＣまたは特定用途向けＩｃ（ＡＳＩＣ）のような池 の半導体技術からは得られない設計の柔軟性を与える。コスｊ・を増大させるこ となく最大の柔軟性を与えるために、ＦＰＧＡは制限された数のホンディングパ ターンの１つに従ってパッケージビン１６に電気的に取付けまたはホンディング される。しかしながら、制限された数のボンディングパターンでは、パッケージ をスタックに組合オ）せる際の柔軟性か失われる。したかって、パッケージを相 互接続する際の柔軟性を増すために、付加的なピン２゜および２２か各パッケー ジが隣接するパッケージに対して回転されるような態様で各パッケージに与えら れる。このように、ピン２ｏおよび２２は、ボンディングパターンが選択された 後、ＦＰＧＡ上で実現される特定の電子回路の要件に依存するパッケージ間接続 をつくるために使用される。

図４へ−図４Ｂにおいて、ＰＧＡパッケージの底面図が示され、各正方形は単一 のピン１６を表わす。典型的なアプリケーションでは、各パッケージ１２上の選 択されたピン１６はそれぞれＰおよびＧとして示された電源および接地接続のた めに確保され、付加的なピン１６はそれぞれＴおよびＣとして示されたテスト機 能およびクロック信号のために確保される。さらに、幾つかの四角がその下部シ ャフト部か除去されたピン２２、またはチップ上のパッドにボンディングされて いないピン２ｏを表わすこと力呵能であることか理解される。好ましくは、残り の正方形はチップ上の対応するパッドにボンディングされたピン１６を表わす。

例示として、１つの可能なボンディングパターンが図４Ｂに示され、単一のパッ ケージＩ２のポンディングされていないピン２ｏはクロスハツチングによって示 される。図４Ｂに示されるボンディングパターンを有する２つのパッケージの合 成図が図４ｃのスタック４ｏて示される。スタック４０ては、第１の、すなわち 下側パッケージは図４Ｂに示されたのと同じ配列を有する。第２の、つまり上側 パッケージは同一のホンディングパターンを有するか、第２のパッケージは第１ のパッケージに対して時計方向に９０度回転されている。図４Ｂのボンディング パターンは例示の目的のために示され、様々なボンディングパターンが容易に考 えられ、その各々はこの発明の範囲内であることが理解されなけれはならない。

図４０のスタック４０において、破線４２によって示された領域のピン１６はチ ップｌおよび２のバット３２か図３で結合されるのと同し態様で結合される。一 番下のパッケージの領域４４のピン１６は、一番下のパッケージによって支持さ れたチップにポンディングされていないピン２０に結合される。このように、一 番下のパッケージの領域４４のピンは、それに一番下のパッケージのピン２０か 取付けられているプリン１へ回路基板の信号リードにより直接結合される。領域 ４６の一番下のパッケージのピン１６は、一番下のパッケージの対応するピンが そのチップにポジディングされていないのて、一番下のパッケージのチップには 結合されない。各パッケージＩ２のピンの幾つかは接続されていないか、接続さ れていないピンの数はスタック４０上でパッケージを回転させる能力によって最 小限にされる。たとえは、図４０の実施例では、１２６のピンを有するＰＧＡパ ッケージか示される。単一のホンディングパターンを使用すると、双方のパッケ ージ上の１０のピンか接続されない。これらの１０のピンは各々二重のクロスハ ツチングを有する正方形として示される。しかしながら、接続されていないピン の数はスタック４ｏのパッケージの数か増大するにつれて減少し、１つ以上のパ ッケージは出力を上部パッケージがら下部パッケージに、またはプリント回路基 板に経路指定するために接続されていないピンを利用する様に回転される。

したかって、顕著な柔軟性がスタックの１つ以上のパッケージを回転することと 組合わせてピン２ｏによって与えられる。しかしながら、スタック４ｏのパッケ ージが回転されなけれはならないという必要性はない。パッケージがスタック４ ０の下部の隣接するパッケージに対して９０度回転されなければならないという 必要性もない。したがって、スタック４ｏの各パッケージは０度、１８０度また は２７０度回転され得ることが理解されなければならない。

さらに、図４へ−図４０の上述の説明では単一のボンディング図か示されるが、 異なったホンディングパターンを有するパッケージを積重ねることによって、パ ッケージを相互接続する際のさらなる柔軟性が得られる。これらの付加的なボン ディングパターンはさらにパッケージ１２を相互接続する際の柔軟性を増す。

図１および図３に関して上に説明したように、付加的な柔軟性はピン２２の下部 シャフト部を除去することによってｈえられる。このような特徴は３つ以上のパ ッケージｌ２のスタックには特に有利である。その理由はピン２２を備えるパッ ケージは上のパッケージのピン１６または２゜には結合され得るが、下のパッケ ージからは分離されるからである。

当業者には明らかであるように、複数のパッケージ１２の間で電気回路を区分け し、適当な回転パターンを決定し、かつ好ましくはクリップされるピンを選択す ることは、コンピュータアルゴリズムとして実現されるのに適したタスクである 。

ピン２２は柔軟性を与えるが、何百ものビンシャフトの中から除去すべき単数ま たは複数の適当なピンシャフトを識別して除去するというタスクは困難なもので ある。適当なピンシャフトを選択し除去するタスクはパッケージ１２上のピンの 数か増えると特に困難になる。したがって、この発明はまたそれからピンシャフ トか除去されるへき選択されたピンを識別するために使用され得るテンプレート を与える。

テンブレー１・の一実施例か図５に示される。この好ましい実施例において、上 部表面に沿って配列された複数個の容易に除去可能な窓５２を有するプラスチッ クのシェル状の囲い５０か設けられる。選択窓５２は囲い５ｏから取除かれ、下 のピンのシャフトを露出させる。たとえば、図６に示されるように、単一のパッ ケージ１２はピン１６のシャフトか上を指している状態で配置され、囲い５ｏは 反転゛　されたＰＧＡパッケージ１２の上に置かれるようにサイズ決めされる。

５４で示されるように、選択された窓が除去された状態で、対応するピン１６の シャフトは露出され、一方隣接するシャフトビン１６のシャフトは窓５２によっ て覆われたままである。ピン１６の露出されたシャフト部分は、囲い５０か取除 かれると容易に識別できるように、以下に説明される態様でマークが付けられる 。

囲い５０の一番上のプレートの内表面間の寸法はピン１６のシャフトの最大の高 さに対応することが好ましい。したかって、図６のＨて示される囲い５ｏの外側 壁の寸法はシャフトの端部に極めて近接するように内表面５６を配置するのに十 分てなければならない。１つの好ましい実施例において、囲い５ｏは約０．０６ ２インチのほぼ均一な厚みを有するインジェクトモールドハウジングである。し がしなから、窓５２はパンチなどの任意の細長い物体で簡単に除去できるように 囲い５ｏに好ましくは取付けられる。

１つの好ましい実施例において、窓５２は約０．０３インチの厚みを有し、各窓 ５２のエツジに不完全な孔が設けられる。

図５に示される実施例には、水溶性インクを使用して露出したピン１６にマーク を付けるために使用されるソフトフォウムインクローラ５５か含まれる。本実施 例では、インクローラ５５は囲い５ｏの上部に広がったインクで被覆される。た とえば５４のような窓５２が除去されたところてはとこでも、インクは容易に囲 い５０を通り抜け、ピン１６の露出されたシャフトへと流れる。

別の実施例において、囲い５０の一番上の表面とほぼ等しい寸法を有するパッド （図示せず）はインクを付けられてもよいし、囲い５０の一番上に押圧されても よく、インクが開口窓５４を介してパッドから露出されたピンシャフト１６ｂへ と流れるのを可能にする。　′露出されたピンにマークを付けるために水溶性イ ンクを使用する１つの利点は、このような溶液は囲い５０上のソフトフオウムイ ンクローラの作用によって発生し得る静電気の蓄積を妨げることである。他の利 点は、水溶性インクはまた使用後囲い５０を洗浄する際に、洗浄液としてクロロ フルオロカーボン（ＣＦＣ）溶媒を使用する必要性を排除することである。この ように、除去すべきピンシャフトにマークを付けた後、囲い５０はパッケージか ら容易に取外され、水で洗浄される。さらに別のパッケージにマークを付ける際 に再利用することも可能である。

ピン１６の選択されたシャフトがマークされると、囲い５０はパッケージから取 除かれ、これらのシャフトが取除かれ、それによってピンのりセブタクル部分て 構成されるピン２２を与える。

スタック１０および４０はかなりの量の熱を発生する電子回路を収納し、この熱 はチップへのダメージを妨げるために発散されなければならない。１つの特に好 ましい実施例において、ヒートバイブがスタック１ｏおよび４ｏに取付けられる 。他の実施例において、ヒートシンクがパッケージ１２に取付けられ、チップに よって発生する熱を発散させる。ヒートパイプおよびヒートシンクは単一のスタ ックで合わせて使用されてもよく、放熱をさらに増大させる。

例示として、金属プラグを含むヒートパイプはスタック１０を包むフレオンまた は類似のガスで充填される。チップ１５によって発生した熱はヒートバイブ中で 液体に変えられ、液体を蒸発させてガスにし、パイプの一番上へと上昇させる。

ヒートパイプの頂上はたとえば空気の流れのために冷たいので、ガスは冷却され 、凝縮して液体に戻り、パイプの底に循環する。

ヒートパイプに加えて、スタック１ｏはまた中央チップ部位１４の近くのパッケ ージＩ２に取付けられた銅プレートなどのヒートシンクを含んでもよい。ヒート シンクはパッケージの中央からヒートパイプへ熱を伝えるための手段を与える。

当業者はヒートシンクだけでも十分な放熱を与えるのであれば、ヒートパイプを 使用することなくヒートシンクを使うことかできることを理解するであろう。

１つの好ましい実施例において、ヒートシンクは固体の中央領域および複数個の 開口部を有する外側領域を存する銅のディスクを含む。各開口部はパッケージピ ン１６またはパッケージビンのグループに対応し、これによりヒートシンクかピ ン１６の上を滑らかに移動し、中央チップ部位のすぐ下のパッケージ１２と接触 する。熱はヒートシンクによって中央領域から外方向に伝えられ、それによって チップ１５を冷却する。

再び図３および図４Ａを参照して、図４ＡのＴと符号が付けられたビンに関する この発明の付加的な特徴が開示される。Ｔビンはスタック５９のパッケージの相 互接続の確認を含む様々なテスト機能を実現するために使用され得る。

Ｔビンはパッケージ１２の各コーナで模写され、テストデータ入力ビン、ＴＤＩ 、テストデータ出力ビン、ＴＤＯ、テストクロックビン、ＴＣＬＫおよびモード セレクトビン、ＴＭＯＤＥとして規定される。これらの４つのビンで、標準的な ＪＴＡＧプログラミングテスト機能は様々なチップに経路指定され得る。

スタック５９のパッケージは隣接するパッケージに対して回転可能であるので、 Ｔビンの場所がパッケージ間の相互接続に適切であることを確実にするのに特別 注意しなければならない。３チツプスタツクのためのテストビンの配列の１つの 好ましい実施例は図７に示される。６０で示される電子回路からの入力信号はＴ Ｄ　Ｌ　ＴＭＯＤＥＳＴＣＬＫ入力に、およびＴＤＯ出力から図式的に経路指定 される。回路６０からパッケージ３の入力への相互接続はパッケージビン１６お よび２０を介して与えられる。具体的には、ＴＤＴピンに対するテストデータ入 力はパッケージｌのビン２０を介して回路６０から経路指定される。図１に関し て上に記されたように、ビン２ｏはチップｌに電気的に接続されていない。この 態様で、信号は回路６ｏからパッケージ２のビン２０へと送られ得る。バツウ゛ −ジ２のビン２０はパッケージ３のビン１６に電気的に接続されているので、回 路６ｏからの入力信号は回路６ｏからパッケージ３のＴＤＩ入カへ直接結合され る。

ＴＭＯＤＥおよびＴＣＬＫへの回路６ｏがらの入力は並列に結合される。具体的 には、ＴＭＯＤＥおよびＴＣＬＫは３つのパッケージの各々に共通であるので、 パッケージｌの１つのビン１６はチップ１のＴＭＯＤＥ入力にボンディングされ る。同様に、パッケージ２の１つのパッケージビン１６はパッケージｌの対応ビ ン１６に結合され、チップ２のＴＭＯＤＥ入力にボンディングされる。最後に、 パッケージ３の１つのビン１６はパッケージ２の対応ピン１６に結合される。上 述のビン結合で、回路６ｏがらの入力信号はスタック５９の３つのパッケージの 各々のＴＭＯＤＥ大入力並列に与えられる。各パッケージのＴＣＬＫ入カは同様 にビン１６を使用して結合される。パッケージ３および２のテストデータ出力Ｔ ＤＯは、ビン１６によってそれぞれパッケージ２および３の対応ＴＤＩ入力に結 合される。

ＴＤＩおよびＴＤＯのパッケージ間接続は図８を参照して最もよく理解され、こ の図はパッケージスタック５９の側面図を示す。具体的には、パッケージｌおよ び２の２っのビン２０は回路６０をパッケージ３に電気的に結合する。

内部ジャンパ６４はビン１６をＴＤＩ入力に電気的に結合する。パッケージ３の ＴＤＩ入力に通常関連づけられるビンはビン２２によって示されるように取除か れ、ビン２２は上述の態様でシャフトが取除かれている。したがって、ＴＤＩ入 力は下のパッケージから電気的に分離される。データは回路６０によってＴＤＩ 、Ｔ　ＣＬ　ＫおよびＴＭＯＤＥ大入力与えられるので、チップ３上に形成され た様々なテスト構造はＴＤＯ出力に出力を発生する。この出力はビン１６によっ てパッケージ３からパッケージ２のＴＤＩ入力へ結合される。

パッケージ２のＴＤＩ入力をパッケージｌに通常であれば結合するビン２２が取 除かれたので、パッケージ２のＴＤ１人力はパッケージｌのＴＤＯ出力から電気 的に分離される。パッケージ２の内部で、ＴＤＩ入力は線６６によって示される 回路構成によってＴＤＯ出力に電気的に結合される。パッケージ２のＴＤＯ出力 はパッケージ２の別のビン１６によってパッケージ１のＴＤＩ入力に結合される 。

パッケージｌのＴＤＩ入力を回路６０から分離するために、ＴＤＩに関連するビ ン２２のシャフトは取除かれる。パッケージ１のＴＤＯ出力はパッケージ１のビ ン１６によって回路６０に結合される。この態様で、テスト信号入力はパッケー ジ３に経路指定され、様々なチップを通してフィルタリングされ、パッケージｌ のビン１６から読出される出力によりスタック５９の正しい実現化を確認する。

この実装方式は例示のみてあり、具体的なビンの数またはホンディング図に依存 しないことは当業者によって理解されるはずである。このような実装方式はより 多くのビンおよび異なったホンディングパターンを有するノ（・ノケージにも明 らかに拡張され得る。この発明をその好ましし１実施例に関連して説明したが、 当業者には様々な変形および修正か明らかであろう。したがって、この発明はこ の具体的な開示によってではなく、添付の請求の範囲によってのみ制限されるこ とが好ましい。

ＦＩＧ　５ ＦＩＧ　６゜ 、１５９ ＦＩＧ、８゜ フロントページの硬き Ｉ

Claims (12)

【特許請求の範囲】
1. １．電子パッケージを装着するための回路基板を有する電子システムにおいて、 前記システムは複数個のサブ回路に区分け可能な少なくとも１つの集積電子回路 を含み、パッケージ機構は 各々が複数個の入出力ボンディングパッドならびに複数個の電源および接地パッ ドを有する少なくとも２つのサプ回路に前記集積電子回路を区分けするための手 段と、複数個の電子実装手段とを含み、前記電子実装手段は前記サブ回路の各々 が前記実装手段の対応のものに装着されるように前記サブ回路を装着し、 第１および第２の相互接続手段を含み、前記第１の相互接続手段は前記ボンディ ングパッドならびに前記電源および接地パッドを前記第２の相互接続手段に結合 し、前記第２の相互接続手段は前記サプ回路が相互接続されて前記電子回路を形 成するように前記複数個のパッケージを前記回路基板に垂直に相互接続する、パ ッケージ機構。
2. ２．前記電子実装手段は複数個の入出力ピン、複数個のクロックピンおよび複数 個の電源ピンを有するピングリッドアレイパッケージを備える、請求項１に記載 のパッケージ機構。
3. ３．前記電源およびクロックピンは回転可能に対称的なパターンに配置される、 請求項２に記載のパッケージ機構。
4. ４．前記電子実装手段は前記サブ回路を収納するための本体部分と、複数個のパ ッケージビンと、前記サプ回路からの入出力信号を前記パッケージピンに相互接 続するための手段とを含み、前記パッケージビンの各々は下部延長部と上部受取 り端部とを有する実質的に円管状の形状を有し、各パッケージピンの前記受取り 端部は、１つのパッケージピンの下部延長部の別のパッケージピンの受取り端部 への挿入が前記パッケージピンを電気的に結合するように、前記パッケージピン の下部延長部に対して相補的にサイズ決めされる、請求項１に記載のパッケージ 機構。
5. ５．複数個の多ピンパッケージの間で電子回路を区分けするための方法であって 、 前記電子回路が区分けされることになるサブ回路の数を決定するステップと、 前記電子回路を各々が指定された数の論理ゲートならびに信号入力および信号出 力を有する少なくとも２つのサブ回路に区分けするように前記電子回路に区分け 変換を与えるステップと、 前記サプ回路の各信号入力および信号出力が前記パッケージピンの対応する１つ に電気的に接続するように、前記サブ回路の各々を前記パッケージの対応する１ つに取付けるステップと、 前記パッケージピンのうちの選択されたものを取除くステップと、 前記パッケージピンが１つのパッケージの選択された信号入力および信号出力を 、前記複数個のパッケージのうちの別のパッケージの選択された信号入力または 信号出力に電気的に接続するように前記パッケージを垂直に積層するステップと を備える、方法。
6. ６．前記サプ回路は複数個の標準ボンディングパターンの１つに従ってボンディ ングされたフィールドプログラマブルゲートアレイを備える、請求項５に記載の 方法。
7. ７．前記パッケージの各々は隣接するパッケージに対して回転される、請求項６ に記載の方法。
8. ８．前記区分け変換はさらに 除去の対象となる前記複数個のピンのうちの選択されたものを指定する前記複数 個のパッケージの各々のためのピンマップを発生するステップと、 前記複数個のパッケージが積層される順序、および前記パッケージの回転方向を 特定するためのスタックマップを発生するステップと、 前記サプ回路が積層された垂直態様で相互接続されたとき、前記電子回路の動作 を確認するテストパターンを発生するステップとを備える、請求項５に記載の方 法。
9. ９．垂直に相互接続されたパッケージの前記スタックの前記信号入力および信号 出力のうちの選択されたものを電子システムに結合するための相互接続手段をさ らに備える、請求項５に記載の方法。
10. １０．前記相互接続手段は、前記パッケージの１つの信号入力および信号出力を 前記電子システムに結合するようにされた電気ソケットを備える、請求項９に記 載の方法。
11. １１．複数個の個々に実装されたサプ回路に区分け可能な電子回路を電子システ ムに垂直に相互接続するための方法であって、前記方法は １）前記実装されたサブ回路の１つの信号ピンを受取るようにされた場所を前記 電子システム内に設けるステップと、 ２）複数個のパッケージピンのうち選択されたものを指定し、前記パツケージの 各々から取除くステップと、３）区分けプログラム図を発生し、前記パッケージ を前記区分けプログラム図に従って垂直に積層するステップと、 ４）ヒートパイプを前記パッケージスタックの頂部に加えるステップと、さらに ５）前記パッケージスタックを前記場所に挿入するステップとを備える、方法。
12. １２．前記実装されたサブ回路は個々に前記場所に挿入される、請求項１１に記 載の方法。