JPH0746483A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH0746483A JPH0746483A JP5205631A JP20563193A JPH0746483A JP H0746483 A JPH0746483 A JP H0746483A JP 5205631 A JP5205631 A JP 5205631A JP 20563193 A JP20563193 A JP 20563193A JP H0746483 A JPH0746483 A JP H0746483A
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- JP
- Japan
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- shift register
- section
- block
- light receiving
- switch
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Abstract
(57)【要約】
【目的】 クロックパルスの複雑な制御なしでシフトレ
ジスタの動作を停止させることができ、且つシフトレジ
スタの初期化動作を必要としない、受光面の任意領域の
読み出しを可能とした固体撮像装置を提供する。 【構成】 スイッチ部2とシフトレジスタ部3とからな
る走査回路部1と、読み出し部4と、受光部6とで固体
撮像装置が構成され、前記走査回路部1のシフトレジス
タ部3は3つのブロックに分割され、スイッチ部2は各
ブロックの初段入力部に走査開始パルスを選択的に供給
するための第1のスイッチと、ブロックの最終段出力部
と隣接ブロックの初段入力部とを接離する第2のスイッ
チとで構成され、第1のスイッチの開閉制御でシフトレ
ジスタのシフト動作の開始を、第2のスイッチの開閉制
御によりシフト動作停止を行う。
ジスタの動作を停止させることができ、且つシフトレジ
スタの初期化動作を必要としない、受光面の任意領域の
読み出しを可能とした固体撮像装置を提供する。 【構成】 スイッチ部2とシフトレジスタ部3とからな
る走査回路部1と、読み出し部4と、受光部6とで固体
撮像装置が構成され、前記走査回路部1のシフトレジス
タ部3は3つのブロックに分割され、スイッチ部2は各
ブロックの初段入力部に走査開始パルスを選択的に供給
するための第1のスイッチと、ブロックの最終段出力部
と隣接ブロックの初段入力部とを接離する第2のスイッ
チとで構成され、第1のスイッチの開閉制御でシフトレ
ジスタのシフト動作の開始を、第2のスイッチの開閉制
御によりシフト動作停止を行う。
Description
【0001】
【産業上の利用分野】この発明は、受光面の任意領域の
受光画素の出力を読み出すことの可能な固体撮像装置に
関する。
受光画素の出力を読み出すことの可能な固体撮像装置に
関する。
【0002】
【従来の技術】従来、受光面の任意領域の受光画素の読
み出し可能な固体撮像装置としては、受光画素の出力を
時系列的に読み出すための走査手段であるシフトレジス
タを複数のブロックに分割し、各分割したブロックに対
応した領域を読み出す方法が知られている。例えば、特
開平4−277986号には、図29に示すような構成の
走査回路が開示されている。この走査回路のシフトレジ
スタ部は、2段のCMOSクロックドインバータからな
る単位回路200 を9段縦続接続したものと、1段のCM
OSクロックドインバータ201 とで構成され、クロック
パルスΦ1 ,Φ2及びその反転パルスである/Φ1 ,/
Φ2 により駆動されるようになっている。そして上記シ
フトレジスタ部は3つのブロックに分割され、1ブロッ
クが3つの単位回路200 からなる構成となっており、各
単位回路にはそれぞれ出力端子O1A,O2A,・・・ O3Cが
設けられている。また走査開始パルスを選択的に各ブロ
ックのノードa,b,cに入力する手段として、制御パ
ルスΦSTA ,ΦSTB ,ΦSTCで制御されるトライステー
トバッファ202 ,203 ,204 が用いられている。
み出し可能な固体撮像装置としては、受光画素の出力を
時系列的に読み出すための走査手段であるシフトレジス
タを複数のブロックに分割し、各分割したブロックに対
応した領域を読み出す方法が知られている。例えば、特
開平4−277986号には、図29に示すような構成の
走査回路が開示されている。この走査回路のシフトレジ
スタ部は、2段のCMOSクロックドインバータからな
る単位回路200 を9段縦続接続したものと、1段のCM
OSクロックドインバータ201 とで構成され、クロック
パルスΦ1 ,Φ2及びその反転パルスである/Φ1 ,/
Φ2 により駆動されるようになっている。そして上記シ
フトレジスタ部は3つのブロックに分割され、1ブロッ
クが3つの単位回路200 からなる構成となっており、各
単位回路にはそれぞれ出力端子O1A,O2A,・・・ O3Cが
設けられている。また走査開始パルスを選択的に各ブロ
ックのノードa,b,cに入力する手段として、制御パ
ルスΦSTA ,ΦSTB ,ΦSTCで制御されるトライステー
トバッファ202 ,203 ,204 が用いられている。
【0003】次に、図30に示すタイミングチャートを用
いて、図29に示した走査回路の動作を説明する。図30は
ブロックBに対応する受光面のみを走査する場合の信号
波形を示すタイミングチャートである。この場合、制御
パルスΦSTB をクロックパルスΦ1 の立ち上がりに同期
して“H”レベルとする。トライステートバッファ203
は、この制御パルスΦSTB が“H”レベルの期間(t=
t1 〜t4 )、クロックパルス/Φ1 を出力する。出力
端子O1Bの出力は、クロックパルスΦ2 が“L”レベル
となると、ノードbの状態がクロックドインバータ205
に取り込まれるので、t=t2 で“H”レベルとなる。
以下クロックパルスΦ1 ,Φ2 に同期して出力端子
O2B,O3Bからパルスが順次出力される。出力端子O3B
に出力がなされた後、シフトレジスタのシフト動作を停
止するために、t=t5 でクロックパルスΦ1 ,Φ2 と
も“L”レベルにし、シフトレジスタを構成する全ての
クロックドインバータを単なるインバータとして動作さ
せる。このようにクロックパルスを制御することによ
り、シフト動作を停止させることができる。
いて、図29に示した走査回路の動作を説明する。図30は
ブロックBに対応する受光面のみを走査する場合の信号
波形を示すタイミングチャートである。この場合、制御
パルスΦSTB をクロックパルスΦ1 の立ち上がりに同期
して“H”レベルとする。トライステートバッファ203
は、この制御パルスΦSTB が“H”レベルの期間(t=
t1 〜t4 )、クロックパルス/Φ1 を出力する。出力
端子O1Bの出力は、クロックパルスΦ2 が“L”レベル
となると、ノードbの状態がクロックドインバータ205
に取り込まれるので、t=t2 で“H”レベルとなる。
以下クロックパルスΦ1 ,Φ2 に同期して出力端子
O2B,O3Bからパルスが順次出力される。出力端子O3B
に出力がなされた後、シフトレジスタのシフト動作を停
止するために、t=t5 でクロックパルスΦ1 ,Φ2 と
も“L”レベルにし、シフトレジスタを構成する全ての
クロックドインバータを単なるインバータとして動作さ
せる。このようにクロックパルスを制御することによ
り、シフト動作を停止させることができる。
【0004】更に、シフトレジスタを初期化するために
は、クロックパルスΦ1 ,Φ2 ともに“L”レベルの状
態のまま、初段のクロックドインバータ201 の入力が
“H”レベルであることを利用し、全ての出力端子
O1A,O2A,・・・ O3Cの出力を“L”レベルにする。す
なわち、シフトレジスタのシフト動作停止直前には
“H”レベルであったO3Bについても、初段ビットの
“L”レベルが伝達される。このようにシフトレジスタ
の全出力が“L”レベルに固定された時に、初期化が完
了し、次の走査が可能となる。
は、クロックパルスΦ1 ,Φ2 ともに“L”レベルの状
態のまま、初段のクロックドインバータ201 の入力が
“H”レベルであることを利用し、全ての出力端子
O1A,O2A,・・・ O3Cの出力を“L”レベルにする。す
なわち、シフトレジスタのシフト動作停止直前には
“H”レベルであったO3Bについても、初段ビットの
“L”レベルが伝達される。このようにシフトレジスタ
の全出力が“L”レベルに固定された時に、初期化が完
了し、次の走査が可能となる。
【0005】図31は、図29に示した走査回路を用いた固
体撮像装置の構成例を示す概略構成図である。受光部30
0 は、受光画素301 が9個ライン状に配置され、3個の
受光画素を1ブロックとして構成している。受光画素の
出力読み出し部302 は、図29に示した構成の走査回路30
5 により駆動される、9個の信号読み出しスイッチ303
で構成され、信号読み出しスイッチ303 はゲートに
“H”レベルが印加された時のみ“ON”し、受光画素
301 の出力を端子304 に出力するようになっている。本
構成において、図30のタイミングチャートに示したよう
にブロックBのみを走査した場合、図32に示すように、
1次元の受光面のうち、斜線で示した中央ブロックのみ
の領域を読み出すことになる。
体撮像装置の構成例を示す概略構成図である。受光部30
0 は、受光画素301 が9個ライン状に配置され、3個の
受光画素を1ブロックとして構成している。受光画素の
出力読み出し部302 は、図29に示した構成の走査回路30
5 により駆動される、9個の信号読み出しスイッチ303
で構成され、信号読み出しスイッチ303 はゲートに
“H”レベルが印加された時のみ“ON”し、受光画素
301 の出力を端子304 に出力するようになっている。本
構成において、図30のタイミングチャートに示したよう
にブロックBのみを走査した場合、図32に示すように、
1次元の受光面のうち、斜線で示した中央ブロックのみ
の領域を読み出すことになる。
【0006】
【発明が解決しようとする課題】図29に示した構成の走
査回路においては、シフトレジスタのシフト動作を停止
する際に、クロックパルスの制御が複雑である。また、
シフトレジスタを初期化する際に、シフトレジスタの全
出力を“L”レベルにするのに時間がかかり、更に、本
来、不要な受光画素の出力を読み出してしまう恐れがあ
るという等の問題がある。上記問題点を詳細に説明する
と、図29で示した従来の走査回路では、所定のブロック
のみで走査を停止する際に、そのブロックのシフトレジ
スタのシフト動作が終了後、クロックパルスを“L”レ
ベルに固定するという複雑なクロックパルスの制御を必
要とし、これに伴い周辺回路の駆動方法も複雑となる。
査回路においては、シフトレジスタのシフト動作を停止
する際に、クロックパルスの制御が複雑である。また、
シフトレジスタを初期化する際に、シフトレジスタの全
出力を“L”レベルにするのに時間がかかり、更に、本
来、不要な受光画素の出力を読み出してしまう恐れがあ
るという等の問題がある。上記問題点を詳細に説明する
と、図29で示した従来の走査回路では、所定のブロック
のみで走査を停止する際に、そのブロックのシフトレジ
スタのシフト動作が終了後、クロックパルスを“L”レ
ベルに固定するという複雑なクロックパルスの制御を必
要とし、これに伴い周辺回路の駆動方法も複雑となる。
【0007】また、シフトレジスタの全出力を“L”レ
ベルにするという初期化動作は、初段ビットの“L”レ
ベルがシフトレジスタを時系列的に伝達していく動作で
ある。したがって、クロックドインバータ自体の遅延時
間が障害となり、この初期化動作に対して上記遅延時間
を割り当てる必要がある。この遅延時間は信号読み出し
をできない時間であり、一部の領域のみの読み出しにお
ける効果の一つである高フレームレートには不利とな
る。また、この遅延時間はシフトレジスタを構成するク
ロックドインバータの段数,トランジスタサイズ,電源
電圧などのパラメータにより変動し、タイミング設計上
非常に大きな問題となる。
ベルにするという初期化動作は、初段ビットの“L”レ
ベルがシフトレジスタを時系列的に伝達していく動作で
ある。したがって、クロックドインバータ自体の遅延時
間が障害となり、この初期化動作に対して上記遅延時間
を割り当てる必要がある。この遅延時間は信号読み出し
をできない時間であり、一部の領域のみの読み出しにお
ける効果の一つである高フレームレートには不利とな
る。また、この遅延時間はシフトレジスタを構成するク
ロックドインバータの段数,トランジスタサイズ,電源
電圧などのパラメータにより変動し、タイミング設計上
非常に大きな問題となる。
【0008】更に、初期化動作において、動作停止直前
に選択されていたビットの“H”レベルが、ある期間初
期化の進行方向に伝達してしまい、本来動作してはなら
ない信号読み出しスイッチを“ON”させ、不要な受光
画素の出力を読み出してしまうという現象を生じさせる
問題点がある。
に選択されていたビットの“H”レベルが、ある期間初
期化の進行方向に伝達してしまい、本来動作してはなら
ない信号読み出しスイッチを“ON”させ、不要な受光
画素の出力を読み出してしまうという現象を生じさせる
問題点がある。
【0009】本発明は、上記問題点を解消するためにな
されたもので、受光画素の走査手段であるシフトレジス
タの動作停止、及び初期化動作に関する問題を発生せず
に、受光面の任意領域の受光画素の出力を読み出し可能
な固体撮像装置を提供することを目的とする。
されたもので、受光画素の走査手段であるシフトレジス
タの動作停止、及び初期化動作に関する問題を発生せず
に、受光面の任意領域の受光画素の出力を読み出し可能
な固体撮像装置を提供することを目的とする。
【0010】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、受光画素を1次元あるいは2次
元に配列した受光部と、受光部を走査するシフトレジス
タを用いた走査回路部と、信号読み出し部とを備えた固
体撮像装置において、前記走査回路部を構成するシフト
レジスタを複数のブロックに分割し、任意のブロックの
シフトレジスタの初段入力部に、走査開始パルスを選択
的に供給するための第1のスイッチ手段と、任意のブロ
ックのシフトレジスタの最終段出力部と、隣接するブロ
ックのシフトレジスタの初段入力部とを電気的に分離あ
るいは接続するための第2のスイッチ手段とを設けるも
のである。
決するため、本発明は、受光画素を1次元あるいは2次
元に配列した受光部と、受光部を走査するシフトレジス
タを用いた走査回路部と、信号読み出し部とを備えた固
体撮像装置において、前記走査回路部を構成するシフト
レジスタを複数のブロックに分割し、任意のブロックの
シフトレジスタの初段入力部に、走査開始パルスを選択
的に供給するための第1のスイッチ手段と、任意のブロ
ックのシフトレジスタの最終段出力部と、隣接するブロ
ックのシフトレジスタの初段入力部とを電気的に分離あ
るいは接続するための第2のスイッチ手段とを設けるも
のである。
【0011】このように構成した固体撮像装置におい
て、第1のスイッチ手段及び第2のスイッチ手段を選択
的に駆動することにより、任意のブロックのシフトレジ
スタのシフト動作を開始させ、シフトレジスタを駆動す
るクロックパルスの複雑な制御なしで、任意のブロック
のシフトレジスタのシフト動作を停止させることがで
き、またシフトレジスタの初期化動作の必要がなく、こ
れに伴う問題を生じさせることなく、受光面の任意領域
の読み出しが可能となる。
て、第1のスイッチ手段及び第2のスイッチ手段を選択
的に駆動することにより、任意のブロックのシフトレジ
スタのシフト動作を開始させ、シフトレジスタを駆動す
るクロックパルスの複雑な制御なしで、任意のブロック
のシフトレジスタのシフト動作を停止させることがで
き、またシフトレジスタの初期化動作の必要がなく、こ
れに伴う問題を生じさせることなく、受光面の任意領域
の読み出しが可能となる。
【0012】
【実施例】(第1実施例)次に実施例について説明す
る。図1は、本発明をラインセンサに適用した第1実施
例を示す概略構成図である。図1において、1は走査回
路部で、該走査回路部1はスイッチ部2とシフトレジス
タ部3とで構成されている。受光画素の出力読み出し部
4は、9個の信号読み出しスイッチングトランジスタ5
で構成され、ゲートに“H”レベルが印加された時のみ
“ON”し、受光画素7の出力を端子8に出力するよう
になっている。受光部6は、受光画素7が9個ライン状
に配置され、3個の受光画素を1ブロックとしている。
る。図1は、本発明をラインセンサに適用した第1実施
例を示す概略構成図である。図1において、1は走査回
路部で、該走査回路部1はスイッチ部2とシフトレジス
タ部3とで構成されている。受光画素の出力読み出し部
4は、9個の信号読み出しスイッチングトランジスタ5
で構成され、ゲートに“H”レベルが印加された時のみ
“ON”し、受光画素7の出力を端子8に出力するよう
になっている。受光部6は、受光画素7が9個ライン状
に配置され、3個の受光画素を1ブロックとしている。
【0013】図2は、走査回路部1の詳細な回路構成図
である。図2において、受光画素の出力を時系列的に読
み出すための走査手段であるシフトレジスタ部は、2段
のCMOSクロックドインバータからなる単位回路18を
9段縦続接続したもので構成され、クロックパルス
Φ1 ,Φ2 及び、その反転パルス/Φ1 ,/Φ2 により
駆動される。上記シフトレジスタ部は3つのブロック
A,B,Cに分割され、1ブロックが3つの単位回路18
からなる構成となっている。各単位回路18にはそれぞれ
出力端子O1A,O2A,・・・ O3Cが設けられている。19-
1,19-2は1段のクロックドインバータであり、クロッ
クパルスΦ2 ,/Φ2 により駆動されるようになってい
る。
である。図2において、受光画素の出力を時系列的に読
み出すための走査手段であるシフトレジスタ部は、2段
のCMOSクロックドインバータからなる単位回路18を
9段縦続接続したもので構成され、クロックパルス
Φ1 ,Φ2 及び、その反転パルス/Φ1 ,/Φ2 により
駆動される。上記シフトレジスタ部は3つのブロック
A,B,Cに分割され、1ブロックが3つの単位回路18
からなる構成となっている。各単位回路18にはそれぞれ
出力端子O1A,O2A,・・・ O3Cが設けられている。19-
1,19-2は1段のクロックドインバータであり、クロッ
クパルスΦ2 ,/Φ2 により駆動されるようになってい
る。
【0014】スイッチ部について説明すると、スイッチ
11-1,11-2,11-3は走査開始を指示するためのパルス
(以下スタートパルスと称する)を、分割された各ブロ
ックのシフトレジスタの初段入力部に選択的に供給する
ためスイッチ(以下スタート位置選択スイッチと称す
る)であり、スイッチ15-1,15-2は分割ブロックのシフ
トレジスタの最終段出力がなされた後、その分割ブロッ
クで走査を終了するか、あるいは、次ブロックのシフト
レジスタの初段入力部に最終段出力を入力するかを選択
するためのスイッチ(以下ストップ位置選択スイッチと
称する)である。スイッチ12-1,12-2,12-3、及びスイ
ッチ16-1,16-2により、走査を行わないブロックのシフ
トレジスタの初段入力を“L”レベルにすることによっ
て、そのブロックのシフトレジスタの全出力を“L”レ
ベルにする。またスイッチ12-2,12-3は、スタートパル
スΦSTが入力されるブロックのシフトレジスタの初段入
力部と、隣接する前ブロックのシフトレジスタの最終段
出力部とを電気的に切り離す機能ももっている。またス
イッチ13-1,13-2,13-3、及びスイッチ14-1,14-2,14
-3により、3入力NOR回路17からパルスΦEOS を出力
するようになっている。
11-1,11-2,11-3は走査開始を指示するためのパルス
(以下スタートパルスと称する)を、分割された各ブロ
ックのシフトレジスタの初段入力部に選択的に供給する
ためスイッチ(以下スタート位置選択スイッチと称す
る)であり、スイッチ15-1,15-2は分割ブロックのシフ
トレジスタの最終段出力がなされた後、その分割ブロッ
クで走査を終了するか、あるいは、次ブロックのシフト
レジスタの初段入力部に最終段出力を入力するかを選択
するためのスイッチ(以下ストップ位置選択スイッチと
称する)である。スイッチ12-1,12-2,12-3、及びスイ
ッチ16-1,16-2により、走査を行わないブロックのシフ
トレジスタの初段入力を“L”レベルにすることによっ
て、そのブロックのシフトレジスタの全出力を“L”レ
ベルにする。またスイッチ12-2,12-3は、スタートパル
スΦSTが入力されるブロックのシフトレジスタの初段入
力部と、隣接する前ブロックのシフトレジスタの最終段
出力部とを電気的に切り離す機能ももっている。またス
イッチ13-1,13-2,13-3、及びスイッチ14-1,14-2,14
-3により、3入力NOR回路17からパルスΦEOS を出力
するようになっている。
【0015】なお上記各スイッチは、CMOSクロック
ドインバータ,CMOSトランスファーゲート,トライ
ステートバッファ,PMOSトランジスタ,NMOSト
ランジスタ等、電気的にスイッチングの機能を有するも
のであれば、何れでも用いることができる。このこと
は、以下全ての実施例についても同様である。
ドインバータ,CMOSトランスファーゲート,トライ
ステートバッファ,PMOSトランジスタ,NMOSト
ランジスタ等、電気的にスイッチングの機能を有するも
のであれば、何れでも用いることができる。このこと
は、以下全ての実施例についても同様である。
【0016】次に、図2に示した走査回路部の説明に入
る前に、2段のCMOSクロックドインバータからなる
単位回路18について説明する。図3は、トランジスタレ
ベルで示した単位回路の回路構成図である。1段目のク
ロックドインバータ18-Oは、2個のp−MOSFET
1,2と2個のn−MOSFET1,2とを直列接続
し、p−MOSFET1とn−MOSFET2の各ゲー
トに共通に入力信号INを印加し、p−MOSFET2
のゲートにはクロックパルスΦ1 、n−MOSFET1
のゲートにはクロックパルス/Φ1 が印加されるように
構成されている。また2段目のクロックドインバータ18
-Eは、同様にp−MOSFET3,4とn−MOSFE
T3,4とからなり、p−MOSFET3とn−MOS
FET4の各ゲートには1段目のクロックドインバータ
18-Oの出力Mが接続され、p−MOSFET4のゲート
にはクロックパルスΦ2 、n−MOSFET3のゲート
にはクロックパルス/Φ2 が印加されるように構成され
ている。そしてp−MOSFET1,3のソースは電源
VDDに、n−MOSFET2,4のソースは電源VSSに
接続されている。
る前に、2段のCMOSクロックドインバータからなる
単位回路18について説明する。図3は、トランジスタレ
ベルで示した単位回路の回路構成図である。1段目のク
ロックドインバータ18-Oは、2個のp−MOSFET
1,2と2個のn−MOSFET1,2とを直列接続
し、p−MOSFET1とn−MOSFET2の各ゲー
トに共通に入力信号INを印加し、p−MOSFET2
のゲートにはクロックパルスΦ1 、n−MOSFET1
のゲートにはクロックパルス/Φ1 が印加されるように
構成されている。また2段目のクロックドインバータ18
-Eは、同様にp−MOSFET3,4とn−MOSFE
T3,4とからなり、p−MOSFET3とn−MOS
FET4の各ゲートには1段目のクロックドインバータ
18-Oの出力Mが接続され、p−MOSFET4のゲート
にはクロックパルスΦ2 、n−MOSFET3のゲート
にはクロックパルス/Φ2 が印加されるように構成され
ている。そしてp−MOSFET1,3のソースは電源
VDDに、n−MOSFET2,4のソースは電源VSSに
接続されている。
【0017】次に、図4のタイミングチャートを用いて
単位回路18の動作を説明する。t=t0 で入力パルスI
Nが“H”レベルとなり、t=t1 でクロックパルスΦ
1 が“L”レベルとなると、1段目のクロックドインバ
ータ18-Oのp−MOSFET2,n−MOSFET1,
2が導通し、1段目のクロックドインバータ18-Oの出力
Mは、“L”レベルとなる。次に、t=t3 でクロック
パルスΦ2 が“L”レベルとなると、2段目のクロック
ドインバータ18-Eのp−MOSFET3,4,n−MO
SFET3が導通し、2段目のクロックドインバータ18
-Eの出力OUTは“H”レベルとなる。t=t4 で入力
パルスINが“L”レベルとなった後、t=t5 でクロ
ックパルスΦ1 が“L”レベルとなると、上記と同様な
動作の結果、1段目のクロックドインバータ18-Oの出力
Mは“H”レベルとなる。t=t7 でクロックパルスΦ
2 が“L”レベルとなると、上記と同様な動作の結果、
出力OUTは“L”レベルとなる。
単位回路18の動作を説明する。t=t0 で入力パルスI
Nが“H”レベルとなり、t=t1 でクロックパルスΦ
1 が“L”レベルとなると、1段目のクロックドインバ
ータ18-Oのp−MOSFET2,n−MOSFET1,
2が導通し、1段目のクロックドインバータ18-Oの出力
Mは、“L”レベルとなる。次に、t=t3 でクロック
パルスΦ2 が“L”レベルとなると、2段目のクロック
ドインバータ18-Eのp−MOSFET3,4,n−MO
SFET3が導通し、2段目のクロックドインバータ18
-Eの出力OUTは“H”レベルとなる。t=t4 で入力
パルスINが“L”レベルとなった後、t=t5 でクロ
ックパルスΦ1 が“L”レベルとなると、上記と同様な
動作の結果、1段目のクロックドインバータ18-Oの出力
Mは“H”レベルとなる。t=t7 でクロックパルスΦ
2 が“L”レベルとなると、上記と同様な動作の結果、
出力OUTは“L”レベルとなる。
【0018】次に、図5及び図6のタイミングチャート
を用いて、図2に示した走査回路部の動作を説明する。
図5はブロックA,B,Cに対応する受光面を全て走査
する通常走査の場合の信号波形を示すタイミングチャー
トである。まず、この場合の動作について説明する。図
2において、スタート位置選択スイッチ11-1が“O
N”、11-2,11-3は“OFF”とし、ストップ位置選択
スイッチ15-1,15-2が“ON”とする。また、スイッチ
12-1は“OFF”、12-2,12-3が“ON”、スイッチ13
-1,13-2は“OFF”、13-3が“ON”、スイッチ14-
1,14-2が“ON”、14-3は“OFF”、スイッチ16-
1,16-2は“OFF”とする。
を用いて、図2に示した走査回路部の動作を説明する。
図5はブロックA,B,Cに対応する受光面を全て走査
する通常走査の場合の信号波形を示すタイミングチャー
トである。まず、この場合の動作について説明する。図
2において、スタート位置選択スイッチ11-1が“O
N”、11-2,11-3は“OFF”とし、ストップ位置選択
スイッチ15-1,15-2が“ON”とする。また、スイッチ
12-1は“OFF”、12-2,12-3が“ON”、スイッチ13
-1,13-2は“OFF”、13-3が“ON”、スイッチ14-
1,14-2が“ON”、14-3は“OFF”、スイッチ16-
1,16-2は“OFF”とする。
【0019】上記のようにスイッチ群の開閉状態を設定
した後、スタートパルスΦSTを入力すると、スタートパ
ルスΦSTは、スタート位置選択スイッチ11-1を介してノ
ードSA1に現れ、ブロックAのシフトレジスタの初段
入力パルスとなり、クロックパルスΦ1 ,Φ2 に同期
し、順次シフトしたパルスが出力端子O1A,O2A,O3A
に出力され、ブロックAに対応する受光面の領域の受光
画素を走査する。ノードMA1に現れるパルスは、1段
のクロックドインバータ19-1,ストップ位置選択スイッ
チ15-1,及びスイッチ12-2を介してノードSB1に伝わ
り、ブロックBのシフトレジスタの初段入力パルスとな
る。出力端子O3Aに出力されるパルスとノードSB1に
現れるパルスとは、同一パルスである。また、ノードE
A1は常に“L”レベルとなる。ノードSB1に現れた
パルスが、クロックパルスΦ1 ,Φ2 に同期し、順次シ
フトし、出力端子O1B,O2B,O3Bに出力され、ブロッ
クBに対応する受光面の領域の受光画素を走査する。
した後、スタートパルスΦSTを入力すると、スタートパ
ルスΦSTは、スタート位置選択スイッチ11-1を介してノ
ードSA1に現れ、ブロックAのシフトレジスタの初段
入力パルスとなり、クロックパルスΦ1 ,Φ2 に同期
し、順次シフトしたパルスが出力端子O1A,O2A,O3A
に出力され、ブロックAに対応する受光面の領域の受光
画素を走査する。ノードMA1に現れるパルスは、1段
のクロックドインバータ19-1,ストップ位置選択スイッ
チ15-1,及びスイッチ12-2を介してノードSB1に伝わ
り、ブロックBのシフトレジスタの初段入力パルスとな
る。出力端子O3Aに出力されるパルスとノードSB1に
現れるパルスとは、同一パルスである。また、ノードE
A1は常に“L”レベルとなる。ノードSB1に現れた
パルスが、クロックパルスΦ1 ,Φ2 に同期し、順次シ
フトし、出力端子O1B,O2B,O3Bに出力され、ブロッ
クBに対応する受光面の領域の受光画素を走査する。
【0020】ノードMB1に現れるパルスは1段のクロ
ックドインバータ19-2,ストップ位置選択スイッチ15-
2,スイッチ12-3を介してノードSC1に伝わり、ブロ
ックCのシフトレジスタの初段入力パルスとなる。出力
端子O3Bに出力されるパルスとノードSC1に現れるパ
ルスとは、同一パルスである。また、ノードEB1は常
に“L”レベルとなる。ノードSC1に現れたパルス
が、クロックパルスΦ1 ,Φ2 に同期し、順次シフト
し、出力端子O1C,O2C,O3Cに出力され、ブロックC
に対応する受光面の領域の受光画素を走査する。
ックドインバータ19-2,ストップ位置選択スイッチ15-
2,スイッチ12-3を介してノードSC1に伝わり、ブロ
ックCのシフトレジスタの初段入力パルスとなる。出力
端子O3Bに出力されるパルスとノードSC1に現れるパ
ルスとは、同一パルスである。また、ノードEB1は常
に“L”レベルとなる。ノードSC1に現れたパルス
が、クロックパルスΦ1 ,Φ2 に同期し、順次シフト
し、出力端子O1C,O2C,O3Cに出力され、ブロックC
に対応する受光面の領域の受光画素を走査する。
【0021】ノードMC1に現れるパルスはスイッチ13
-3を介して、ノードEC1に現れる。ノードEA1,ノ
ードEB1,ノードEC1に現れるパルスが、3入力N
OR回路17の入力パルスとなり、シフトレジスタの動作
終了を示すパルスΦEOS が出力される。以上説明したよ
うに、上記のようにスイッチ群の状態を設定することに
より、ブロックA,B,Cに対応する受光面の受光画素
を、時系列的に全て走査する通常走査を行うことができ
る。
-3を介して、ノードEC1に現れる。ノードEA1,ノ
ードEB1,ノードEC1に現れるパルスが、3入力N
OR回路17の入力パルスとなり、シフトレジスタの動作
終了を示すパルスΦEOS が出力される。以上説明したよ
うに、上記のようにスイッチ群の状態を設定することに
より、ブロックA,B,Cに対応する受光面の受光画素
を、時系列的に全て走査する通常走査を行うことができ
る。
【0022】次に、ブロックBに対応する受光面のみを
走査する場合を、その場合の信号波形を示す図6のタイ
ミングチャートに基づいて説明する。図2において、ス
タート位置選択スイッチ11-2が“ON”、11-1,11-3は
“OFF”とし、ストップ位置選択スイッチ15-1が“O
N”、15-2は“OFF”とする。また、スイッチ12-1,
12-3が“ON”、12-2は“OFF”、スイッチ13-1,13
-3は“OFF”、13-2が“ON”、スイッチ14-1,14-3
が“ON”、14-2は“OFF”、スイッチ16-1は“OF
F”、16-2が“ON”とする。
走査する場合を、その場合の信号波形を示す図6のタイ
ミングチャートに基づいて説明する。図2において、ス
タート位置選択スイッチ11-2が“ON”、11-1,11-3は
“OFF”とし、ストップ位置選択スイッチ15-1が“O
N”、15-2は“OFF”とする。また、スイッチ12-1,
12-3が“ON”、12-2は“OFF”、スイッチ13-1,13
-3は“OFF”、13-2が“ON”、スイッチ14-1,14-3
が“ON”、14-2は“OFF”、スイッチ16-1は“OF
F”、16-2が“ON”とする。
【0023】このようにスイッチ群の開閉状態を設定す
ると、ノードSA1は常に“L”レベルとなり、これが
ブロックAのシフトレジスタの初段入力パルスとなるの
で、ブロックAのシフトレジスタの出力端子O1A,
O2A,O3Aには常に“L”レベルの出力がされ、ブロッ
クAに対応する受光面の領域の受光画素を走査しない。
ノードMA1は常に“H”レベルとなり、またノードE
A1は常に“L”レベルとなる。
ると、ノードSA1は常に“L”レベルとなり、これが
ブロックAのシフトレジスタの初段入力パルスとなるの
で、ブロックAのシフトレジスタの出力端子O1A,
O2A,O3Aには常に“L”レベルの出力がされ、ブロッ
クAに対応する受光面の領域の受光画素を走査しない。
ノードMA1は常に“H”レベルとなり、またノードE
A1は常に“L”レベルとなる。
【0024】スタートパルスΦSTを入力すると、ノード
MA1に現れる“H”レベルはノードSB1に伝わるこ
となく、スタートパルスΦSTがノードSB1に現れ、ブ
ロックBのシフトレジスタの初段入力パルスとなり、ク
ロックパルスΦ1 ,Φ2 に同期して順次シフトし、出力
端子O1B,O2B,O3Bに出力され、ブロックBに対応す
る受光面を走査する。また、ノードMB1に現れるパル
スはスイッチ13-2を介して、ノードEB1に現れる。ノ
ードSC1は常に“L”レベルとなり、これがブロック
Cのシフトレジスタの初段入力パルスとなるので、ブロ
ックCのシフトレジスタの出力端子O1C,O2C,O3Cに
は常に“L”レベルの出力がされ、ブロックCに対応す
る受光面を走査しない。ノードMC1は常に“H”レベ
ルとなる。またノードEC1は常に“L”レベルとな
る。ノードEA1,ノードEB1,ノードEC1に現れ
るパルスが、3入力NOR回路17の入力パルスとなりシ
フトレジスタの動作終了を示すパルスΦEOS が出力され
る。
MA1に現れる“H”レベルはノードSB1に伝わるこ
となく、スタートパルスΦSTがノードSB1に現れ、ブ
ロックBのシフトレジスタの初段入力パルスとなり、ク
ロックパルスΦ1 ,Φ2 に同期して順次シフトし、出力
端子O1B,O2B,O3Bに出力され、ブロックBに対応す
る受光面を走査する。また、ノードMB1に現れるパル
スはスイッチ13-2を介して、ノードEB1に現れる。ノ
ードSC1は常に“L”レベルとなり、これがブロック
Cのシフトレジスタの初段入力パルスとなるので、ブロ
ックCのシフトレジスタの出力端子O1C,O2C,O3Cに
は常に“L”レベルの出力がされ、ブロックCに対応す
る受光面を走査しない。ノードMC1は常に“H”レベ
ルとなる。またノードEC1は常に“L”レベルとな
る。ノードEA1,ノードEB1,ノードEC1に現れ
るパルスが、3入力NOR回路17の入力パルスとなりシ
フトレジスタの動作終了を示すパルスΦEOS が出力され
る。
【0025】したがって、以上のようにスイッチ群の開
閉状態を設定することにより、ブロックBに対応する受
光面の受光画素のみを時系列的に走査することができ
る。なお、本実施例において、図5,図6のタイミング
チャートに示したような走査をした場合、それぞれ図7
の(A),(B)に示すように、1次元の受光面のう
ち、斜線で示した領域を読み出すことになる。
閉状態を設定することにより、ブロックBに対応する受
光面の受光画素のみを時系列的に走査することができ
る。なお、本実施例において、図5,図6のタイミング
チャートに示したような走査をした場合、それぞれ図7
の(A),(B)に示すように、1次元の受光面のう
ち、斜線で示した領域を読み出すことになる。
【0026】以上説明したように、本実施例によれば、
シフトレジスタのシフト動作停止は、各ブロック間に設
けられているスイッチの開閉状態を制御することにより
行われるため、複雑なクロックパルスの制御は不要であ
る。また従来のように、シフトレジスタの初期化動作は
必要がなく、したがって、これに伴う問題を生じない。
また、走査しないブロックにおいては、各ブロックのシ
フトレジスタの初段入力部をある一定の電圧レベルに固
定するためのスイッチを設けたことにより、そのブロッ
クのシフトレジスタの全出力を“L”レベルに固定し、
信号読み出しスイッチングトランジスタを“OFF”さ
せ、受光画素の出力を読み出すことはない。更に、各ブ
ロックのシフトレジスタの最終段出力部に、その最終段
出力を送出するためのスイッチを設けたことにより、あ
る分割ブロックのシフトレジスタが走査され最終段出力
がなされた後、走査終了を示すパルスが出力されるの
で、シフトレジスタの動作確認が容易にできる。
シフトレジスタのシフト動作停止は、各ブロック間に設
けられているスイッチの開閉状態を制御することにより
行われるため、複雑なクロックパルスの制御は不要であ
る。また従来のように、シフトレジスタの初期化動作は
必要がなく、したがって、これに伴う問題を生じない。
また、走査しないブロックにおいては、各ブロックのシ
フトレジスタの初段入力部をある一定の電圧レベルに固
定するためのスイッチを設けたことにより、そのブロッ
クのシフトレジスタの全出力を“L”レベルに固定し、
信号読み出しスイッチングトランジスタを“OFF”さ
せ、受光画素の出力を読み出すことはない。更に、各ブ
ロックのシフトレジスタの最終段出力部に、その最終段
出力を送出するためのスイッチを設けたことにより、あ
る分割ブロックのシフトレジスタが走査され最終段出力
がなされた後、走査終了を示すパルスが出力されるの
で、シフトレジスタの動作確認が容易にできる。
【0027】なお上記第1実施例では、受光画素の走査
手段であるシフトレジスタを3つのブロックに分割し、
1ブロックが3個の受光画素を走査する場合を示した
が、ブロックの分割数、及び1ブロックを構成するクロ
ックドインバータの段数は、いくつであってもよい。ま
た、受光画素1個毎に対応させた場合には、受光画素単
位での受光面の任意領域を読み出すことも可能となる。
更に、この実施例ではCMOSクロックドインバータを
用いてシフトレジスタを構成したものを示したが、シフ
トレジスタの具体的な回路構成については、これに限ら
ず種々の構成のものを用いることができる。
手段であるシフトレジスタを3つのブロックに分割し、
1ブロックが3個の受光画素を走査する場合を示した
が、ブロックの分割数、及び1ブロックを構成するクロ
ックドインバータの段数は、いくつであってもよい。ま
た、受光画素1個毎に対応させた場合には、受光画素単
位での受光面の任意領域を読み出すことも可能となる。
更に、この実施例ではCMOSクロックドインバータを
用いてシフトレジスタを構成したものを示したが、シフ
トレジスタの具体的な回路構成については、これに限ら
ず種々の構成のものを用いることができる。
【0028】また、本実施例において、受光画素の出力
読み出し部4を図8に示すような構成に変更することに
より、複数のブロックを並列走査し、同時に複数のブロ
ックの受光画素の出力を得ることもできる。すなわち、
スイッチ20-1,20-2,・・・ 20-9により受光画素の出力S
1A,S2A,・・・ S3Cを出力端子SIG-1,SIG-2,S
IG-3、又は出力端子SIG-4のどちらに出力するかを
選択する。スイッチ21-1,21-2,・・・ 21-9は、スイッチ
20-1,20-2,・・・ 20-9の信号により制御され、スイッチ
20-1,20-2,・・・ 20-9が端子H1 ,H2 ,・・・ H9 側に
“ON”している場合に、入力端子I1A,I2A,・・・ I
3Cに入力されるパルスが“H”レベルの期間、受光画素
の出力S1A,S2A,・・・ S3Cを出力端子SIG-1,SI
G-2,SIG-3に出力する。スイッチ22-1,22-2,・・・
22-9もスイッチ21-1,21-2,・・・21-9と同様に、スイッ
チ20-1,20-2,・・・ 20-9が端子D1 ,D2 ,・・・ D9 側
に“ON”している場合に、受光画素の出力S1A,
S2A,・・・ S3Cを出力端子SIG-4に出力する。
読み出し部4を図8に示すような構成に変更することに
より、複数のブロックを並列走査し、同時に複数のブロ
ックの受光画素の出力を得ることもできる。すなわち、
スイッチ20-1,20-2,・・・ 20-9により受光画素の出力S
1A,S2A,・・・ S3Cを出力端子SIG-1,SIG-2,S
IG-3、又は出力端子SIG-4のどちらに出力するかを
選択する。スイッチ21-1,21-2,・・・ 21-9は、スイッチ
20-1,20-2,・・・ 20-9の信号により制御され、スイッチ
20-1,20-2,・・・ 20-9が端子H1 ,H2 ,・・・ H9 側に
“ON”している場合に、入力端子I1A,I2A,・・・ I
3Cに入力されるパルスが“H”レベルの期間、受光画素
の出力S1A,S2A,・・・ S3Cを出力端子SIG-1,SI
G-2,SIG-3に出力する。スイッチ22-1,22-2,・・・
22-9もスイッチ21-1,21-2,・・・21-9と同様に、スイッ
チ20-1,20-2,・・・ 20-9が端子D1 ,D2 ,・・・ D9 側
に“ON”している場合に、受光画素の出力S1A,
S2A,・・・ S3Cを出力端子SIG-4に出力する。
【0029】次に、図2に示した走査回路部の出力端子
O1A,O2A,・・・ O3Cを、図8における入力端子I1A,
I2A,・・・ I3Cにそれぞれ接続した場合の動作について
説明する。図9は、ブロックA,B,Cに対応する受光
面を全て走査する通常走査の場合の信号波形、及び受光
画素の信号出力波形を示すタイミングチャートであり,
図10は、ブロックA,B,Cに対応する受光面を各ブロ
ック同時にスタートパルスΦSTを供給して並列走査する
場合の信号波形、及び受光画素の信号出力波形を示すタ
イミングチャートである。まず、ブロックA,B,Cに
対応する受光面を全て走査する通常走査の場合の動作に
ついて説明する。図2に示した走査回路部は、図9に示
す信号波形O1A,O2A,・・・ O3Cが出力されるようにス
イッチ群の開閉状態を設定する。図8に示した受光画素
の出力読み出し回路は、スイッチ20-1,20-2,・・・ 20-9
を端子D1 ,D2 ,・・・ D9 側に“ON”することによ
り、出力端子SIG-4に受光画素の出力がされる。な
お、図9において、下部に示す(SIG-1),(SIG
-2),(SIG-3)は、スイッチ20-1,20-2,・・・ 20-9
を端子H1 ,H2 ,・・・ H9 側に“ON”した場合の受
光画素の信号出力波形である。
O1A,O2A,・・・ O3Cを、図8における入力端子I1A,
I2A,・・・ I3Cにそれぞれ接続した場合の動作について
説明する。図9は、ブロックA,B,Cに対応する受光
面を全て走査する通常走査の場合の信号波形、及び受光
画素の信号出力波形を示すタイミングチャートであり,
図10は、ブロックA,B,Cに対応する受光面を各ブロ
ック同時にスタートパルスΦSTを供給して並列走査する
場合の信号波形、及び受光画素の信号出力波形を示すタ
イミングチャートである。まず、ブロックA,B,Cに
対応する受光面を全て走査する通常走査の場合の動作に
ついて説明する。図2に示した走査回路部は、図9に示
す信号波形O1A,O2A,・・・ O3Cが出力されるようにス
イッチ群の開閉状態を設定する。図8に示した受光画素
の出力読み出し回路は、スイッチ20-1,20-2,・・・ 20-9
を端子D1 ,D2 ,・・・ D9 側に“ON”することによ
り、出力端子SIG-4に受光画素の出力がされる。な
お、図9において、下部に示す(SIG-1),(SIG
-2),(SIG-3)は、スイッチ20-1,20-2,・・・ 20-9
を端子H1 ,H2 ,・・・ H9 側に“ON”した場合の受
光画素の信号出力波形である。
【0030】次に、ブロックA,B,Cに対応する受光
面を、各ブロックに同時にスタートパルスΦSTを供給し
て並列走査する場合の動作について説明する。図2の走
査回路部は、図10に示す信号波形O1A,O2A,・・・ O3C
が出力されるようにスイッチ群の開閉状態を設定する。
図8に示した受光画素の出力読み出し回路は、スイッチ
20-1,20-2,・・・ 20-9を端子H1 ,H2 ,・・・ H9 側に
“ON”することにより、出力端子SIG-1,SIG-
2,SIG-3に受光画素の出力がされる。なお、図10に
おいて、下部に示す(SIG-4)は、スイッチ20-1,20
-2,・・・ 20-9を端子D1 ,D2 ,・・・ D9 側に“ON”
した場合の受光画素の信号出力波形であり、受光画素の
3加算出力S1A+S1B+S1C,S2A+S2B+S2C,S3A
+S3B+S3Cを得ることができる。なお、出力端子数は
図8に示したものに限らず、いくつでもよい。また、同
時に走査するブロックの組み合わせも自由である。
面を、各ブロックに同時にスタートパルスΦSTを供給し
て並列走査する場合の動作について説明する。図2の走
査回路部は、図10に示す信号波形O1A,O2A,・・・ O3C
が出力されるようにスイッチ群の開閉状態を設定する。
図8に示した受光画素の出力読み出し回路は、スイッチ
20-1,20-2,・・・ 20-9を端子H1 ,H2 ,・・・ H9 側に
“ON”することにより、出力端子SIG-1,SIG-
2,SIG-3に受光画素の出力がされる。なお、図10に
おいて、下部に示す(SIG-4)は、スイッチ20-1,20
-2,・・・ 20-9を端子D1 ,D2 ,・・・ D9 側に“ON”
した場合の受光画素の信号出力波形であり、受光画素の
3加算出力S1A+S1B+S1C,S2A+S2B+S2C,S3A
+S3B+S3Cを得ることができる。なお、出力端子数は
図8に示したものに限らず、いくつでもよい。また、同
時に走査するブロックの組み合わせも自由である。
【0031】以上説明したように、図8に示した受光画
素の出力読み出し回路を、図1に示した第1実施例の受
光画素の出力読み出し部4として用いた場合、同時に複
数のブロックの受光画素の出力を得ることができる。
素の出力読み出し回路を、図1に示した第1実施例の受
光画素の出力読み出し部4として用いた場合、同時に複
数のブロックの受光画素の出力を得ることができる。
【0032】(第2実施例)次に、第2実施例について
説明する。図11は、本発明をラインセンサに適用した第
2実施例を示す概略構成図である。図1に示した第1実
施例において、図2に示した走査回路部のスイッチ群を
チップ外部から個々に制御するためには、入力端子数は
スイッチの個数すなわち16個必要となり、チップサイズ
が大きくなる等の問題を生じる。この第2実施例は、上
記スイッチ群を制御する回路をセンサと同一チップ内に
形成し、走査するブロック位置をシリアル信号で時系列
的に入力し、パラレル信号として出力することにより、
上記入力端子数に関する問題を解決しようとするもので
ある。
説明する。図11は、本発明をラインセンサに適用した第
2実施例を示す概略構成図である。図1に示した第1実
施例において、図2に示した走査回路部のスイッチ群を
チップ外部から個々に制御するためには、入力端子数は
スイッチの個数すなわち16個必要となり、チップサイズ
が大きくなる等の問題を生じる。この第2実施例は、上
記スイッチ群を制御する回路をセンサと同一チップ内に
形成し、走査するブロック位置をシリアル信号で時系列
的に入力し、パラレル信号として出力することにより、
上記入力端子数に関する問題を解決しようとするもので
ある。
【0033】図11に示した構成は、図1に示した第1実
施例と走査回路部1-1の構成以外は同様である。すなわ
ち、走査回路部1-1は、図1に示した第1実施例におけ
る走査回路部1にスイッチ制御回路部30を付加したもの
である。図12は、スイッチ制御回路部30の詳細な回路構
成を示す図である。このスイッチ制御回路部は、2段の
CMOSクロックドインバータからなる単位回路18と、
スイッチとインバータからなるラッチ単位回路31と、1
段のCMOSクロックドインバータ32と、インバータ3
3,35、及び2入力NOR回路34-1,34-2とを、図12に
示すように接続して構成されている。なお、CMOSク
ロックドインバータはクロックパルスΦK1,ΦK2,及び
その反転パルス/ΦK1,/ΦK2により駆動されるように
なっている。
施例と走査回路部1-1の構成以外は同様である。すなわ
ち、走査回路部1-1は、図1に示した第1実施例におけ
る走査回路部1にスイッチ制御回路部30を付加したもの
である。図12は、スイッチ制御回路部30の詳細な回路構
成を示す図である。このスイッチ制御回路部は、2段の
CMOSクロックドインバータからなる単位回路18と、
スイッチとインバータからなるラッチ単位回路31と、1
段のCMOSクロックドインバータ32と、インバータ3
3,35、及び2入力NOR回路34-1,34-2とを、図12に
示すように接続して構成されている。なお、CMOSク
ロックドインバータはクロックパルスΦK1,ΦK2,及び
その反転パルス/ΦK1,/ΦK2により駆動されるように
なっている。
【0034】この図12に示したスイッチ制御回路部の説
明に入る前に、まずラッチ単位回路31について説明す
る。図13はラッチ単位回路31の構成図である。このラッ
チ単位回路31はスイッチ36,37、及びインバータ38,3
9,40とで構成されており、スイッチ36,37は、それぞ
れパルスΦM 及びその反転パルス/ΦM により制御さ
れ、パルスΦM ,/ΦM が“H”レベルの期間“ON”
し、“L”レベルの期間“OFF”するようになってい
る。次に、図14に示すタイミングチャートを用いて、ラ
ッチ単位回路31の動作を説明する。t=t0 〜t2 の期
間“H”レベルのパルスINと、t=t1 〜t3 の期間
“L”レベルのパルスΦM とを入力する。t=t0 〜t
1 の期間、パルスΦM が“H”レベル、パルス/ΦM は
“L”レベルであり、スイッチ36は“OFF”、スイッ
チ37が“ON”しているので、パルスINはノードM1
に伝わらず、パルスOUTにはスイッチ37とインバータ
38,39とにより、ラッチされていたある初期状態が出力
される。このとき、ノードM2にはノードM1の反転パ
ルスが現れる。t=t1 〜t3 の期間、パルスΦM は
“L”レベル、パルス/ΦM が“H”レベルであり、ス
イッチ36は“ON”、スイッチ37が“OFF”している
ので、パルスINはスイッチ36、及びインバータ38,40
を介してパルスOUTとして出力される。t=t3 にな
ると、スイッチ36は“OFF”、スイッチ37が“ON”
するので、t=t3 のタイミングにおけるパルスINの
状態をラッチし、パルスOUTとして出力する。そし
て、パルスΦM ,/ΦM が、それぞれ再度“L”レベ
ル,“H”レベルになるまで、t=t3 のタイミングに
おけるパルスINの状態をラッチし、パルスOUTに同
じ状態を出力し続ける。
明に入る前に、まずラッチ単位回路31について説明す
る。図13はラッチ単位回路31の構成図である。このラッ
チ単位回路31はスイッチ36,37、及びインバータ38,3
9,40とで構成されており、スイッチ36,37は、それぞ
れパルスΦM 及びその反転パルス/ΦM により制御さ
れ、パルスΦM ,/ΦM が“H”レベルの期間“ON”
し、“L”レベルの期間“OFF”するようになってい
る。次に、図14に示すタイミングチャートを用いて、ラ
ッチ単位回路31の動作を説明する。t=t0 〜t2 の期
間“H”レベルのパルスINと、t=t1 〜t3 の期間
“L”レベルのパルスΦM とを入力する。t=t0 〜t
1 の期間、パルスΦM が“H”レベル、パルス/ΦM は
“L”レベルであり、スイッチ36は“OFF”、スイッ
チ37が“ON”しているので、パルスINはノードM1
に伝わらず、パルスOUTにはスイッチ37とインバータ
38,39とにより、ラッチされていたある初期状態が出力
される。このとき、ノードM2にはノードM1の反転パ
ルスが現れる。t=t1 〜t3 の期間、パルスΦM は
“L”レベル、パルス/ΦM が“H”レベルであり、ス
イッチ36は“ON”、スイッチ37が“OFF”している
ので、パルスINはスイッチ36、及びインバータ38,40
を介してパルスOUTとして出力される。t=t3 にな
ると、スイッチ36は“OFF”、スイッチ37が“ON”
するので、t=t3 のタイミングにおけるパルスINの
状態をラッチし、パルスOUTとして出力する。そし
て、パルスΦM ,/ΦM が、それぞれ再度“L”レベ
ル,“H”レベルになるまで、t=t3 のタイミングに
おけるパルスINの状態をラッチし、パルスOUTに同
じ状態を出力し続ける。
【0035】次に、図15を用いて図12に示したスイッチ
制御回路部の動作を説明する。図15は、受光画素の走査
手段であるシフトレジスタを3ブロックA,B,Cに分
割した内、ブロックBのみを走査する場合のスイッチ群
を制御するタイミングチャートである。図15中の記号
A,B,Cは、全て、シフトレジスタのブロックの選択
に関する情報を有しており、3ブロックA,B,Cに対
応している。受光画素の読み出し走査を行うブロックが
“H”レベル、読み出し走査を行わないブロックは
“L”レベルの情報を与える。すなわち、Bに“H”レ
ベル、A,Cに“L”レベルの情報を与え、これをシリ
アル信号で時系列的にC,B,Aの順にシリアルパルス
ΦS としてチップ外部から入力する。
制御回路部の動作を説明する。図15は、受光画素の走査
手段であるシフトレジスタを3ブロックA,B,Cに分
割した内、ブロックBのみを走査する場合のスイッチ群
を制御するタイミングチャートである。図15中の記号
A,B,Cは、全て、シフトレジスタのブロックの選択
に関する情報を有しており、3ブロックA,B,Cに対
応している。受光画素の読み出し走査を行うブロックが
“H”レベル、読み出し走査を行わないブロックは
“L”レベルの情報を与える。すなわち、Bに“H”レ
ベル、A,Cに“L”レベルの情報を与え、これをシリ
アル信号で時系列的にC,B,Aの順にシリアルパルス
ΦS としてチップ外部から入力する。
【0036】これにより、クロックパルスΦK1,ΦK2に
同期し、順次シフトしたパルスがノードP1,P2,P
3に現れる。ノードP1に現れたパルスと、ノードP2
に現れたパルスのインバータ33を介した反転パルス/P
2とが2入力NOR回路34-1に入力され、その出力がノ
ードST0に現れる。すると、クロックパルスΦK1,Φ
K2に同期し、順次シフトしたパルスがノードST1,S
T2,ST3に現れる。また、ノードP2に現れたパル
スの反転パルス/P2と、ノードP3に現れたパルスと
が、2入力NOR回路34-2に入力され、その出力がノー
ドSE0に現れる。すると、クロックパルスΦK1,ΦK2
に同期し、順次シフトしたパルスがノードSE1,SE
2,SE3に現れる。
同期し、順次シフトしたパルスがノードP1,P2,P
3に現れる。ノードP1に現れたパルスと、ノードP2
に現れたパルスのインバータ33を介した反転パルス/P
2とが2入力NOR回路34-1に入力され、その出力がノ
ードST0に現れる。すると、クロックパルスΦK1,Φ
K2に同期し、順次シフトしたパルスがノードST1,S
T2,ST3に現れる。また、ノードP2に現れたパル
スの反転パルス/P2と、ノードP3に現れたパルスと
が、2入力NOR回路34-2に入力され、その出力がノー
ドSE0に現れる。すると、クロックパルスΦK1,ΦK2
に同期し、順次シフトしたパルスがノードSE1,SE
2,SE3に現れる。
【0037】更に、ラッチするタイミングを決定するパ
ルスΦK を入力すると、クロックパルスΦK1,ΦK2に同
期し、順次シフトしたパルスがノードK1,K2,K
3,K4,K5に現れ、ノードK5に現れたパルスがイ
ンバータ35を介し反転されて、ノードK6に現れる。ノ
ードST1,ST2,ST3、及びノードSE1,SE
2,SE3に現れるパルスは、t=t1 〜t3 の期間、
それぞれ出力端子KS1,KS2,KS3、KE1,K
E2,KE3に出力され、t=t3 のタイミングで状態
がラッチされる。そして出力端子KS1,KS2,KS
3に現れたパルスで、受光画素の読み出し走査を開始す
るブロックを選択し、出力端子KE1,KE2,KE3
に現れたパルスで、受光画素の読み出し走査を終了する
ブロックを選択する。この場合、t=t3 のタイミング
で、出力端子KS1,KS2,KS3、KE1,KE
2,KE3に、それぞれ“L”,“H”,“L”、
“L”,“H”,“L”レベルがラッチされる。
ルスΦK を入力すると、クロックパルスΦK1,ΦK2に同
期し、順次シフトしたパルスがノードK1,K2,K
3,K4,K5に現れ、ノードK5に現れたパルスがイ
ンバータ35を介し反転されて、ノードK6に現れる。ノ
ードST1,ST2,ST3、及びノードSE1,SE
2,SE3に現れるパルスは、t=t1 〜t3 の期間、
それぞれ出力端子KS1,KS2,KS3、KE1,K
E2,KE3に出力され、t=t3 のタイミングで状態
がラッチされる。そして出力端子KS1,KS2,KS
3に現れたパルスで、受光画素の読み出し走査を開始す
るブロックを選択し、出力端子KE1,KE2,KE3
に現れたパルスで、受光画素の読み出し走査を終了する
ブロックを選択する。この場合、t=t3 のタイミング
で、出力端子KS1,KS2,KS3、KE1,KE
2,KE3に、それぞれ“L”,“H”,“L”、
“L”,“H”,“L”レベルがラッチされる。
【0038】以上のように、この図12に示したスイッチ
制御回路部を用いることにより、読み出し走査を開始す
るブロック、及び読み出し走査を終了するブロックの位
置を選択するためのシリアルパルスΦS を入力すると、
各ブロックのスイッチの制御信号をパラレル信号として
得ることができる。
制御回路部を用いることにより、読み出し走査を開始す
るブロック、及び読み出し走査を終了するブロックの位
置を選択するためのシリアルパルスΦS を入力すると、
各ブロックのスイッチの制御信号をパラレル信号として
得ることができる。
【0039】次に、図11に示した第2実施例において、
ブロックBに対応する受光面のみを走査する場合の動作
について説明する。図16は、図2に示した第1実施例の
走査回路部に、受光画素の読み出し走査を開始するブロ
ックを選択するためのパルス入力端子IKS1,IKS
2,IKS3、読み出し走査を終了するブロックを選択
するためのパルス入力端子IKE1,IKE2,IKE
3、及びインバータ41-1,41-2,・・・ 41-6を付加した第
2実施例の走査回路部の回路構成図である。図12に示し
たスイッチ制御回路部の出力端子KS1,KS2,KS
3、KE1,KE2,KE3を、図16に示す入力端子I
KS1,IKS2,IKS3、IKE1,IKE2,I
KE3にそれぞれ接続する。なお、図16中のスイッチは
全て制御信号が“H”レベルの時“ON”し、“L”レ
ベルの時“OFF”するものとする。図15に示した出力
端子KS1,KS2,KS3、KE1,KE2,KE3
に現れるパルスが、そのまま図16に示す入力端子IKS
1,IKS2,IKS3、IKE1,IKE2,IKE
3に入力される。
ブロックBに対応する受光面のみを走査する場合の動作
について説明する。図16は、図2に示した第1実施例の
走査回路部に、受光画素の読み出し走査を開始するブロ
ックを選択するためのパルス入力端子IKS1,IKS
2,IKS3、読み出し走査を終了するブロックを選択
するためのパルス入力端子IKE1,IKE2,IKE
3、及びインバータ41-1,41-2,・・・ 41-6を付加した第
2実施例の走査回路部の回路構成図である。図12に示し
たスイッチ制御回路部の出力端子KS1,KS2,KS
3、KE1,KE2,KE3を、図16に示す入力端子I
KS1,IKS2,IKS3、IKE1,IKE2,I
KE3にそれぞれ接続する。なお、図16中のスイッチは
全て制御信号が“H”レベルの時“ON”し、“L”レ
ベルの時“OFF”するものとする。図15に示した出力
端子KS1,KS2,KS3、KE1,KE2,KE3
に現れるパルスが、そのまま図16に示す入力端子IKS
1,IKS2,IKS3、IKE1,IKE2,IKE
3に入力される。
【0040】t=t3 のタイミングで状態がラッチされ
るので、スイッチ群はこれに対応した状態を保持するこ
とになる。これは、図2に示した第1実施例の走査回路
部で説明した、ブロックBに対応する受光面のみを走査
する場合のスイッチ群の状態と同様である。この状態で
スタートパルスΦSTを入力すると、ブロックBに対応す
る受光面のみを走査することができる。また、スイッチ
群は、状態を一度設定しておけば、再びパルスΦK が
“H”レベルになるまで、その状態を保持し続けるの
で、ブロックBに対応する受光面のみを繰り返し走査す
ることができる。図2に示した第1実施例の走査回路部
のスイッチ群を、チップ外部から個々に制御するために
は、入力端子数は16個必要であったが、本実施例におい
ては、図12に示したスイッチ制御回路部を用いたことに
より、入力端子数を4個にすることができる。更に、ク
ロックパルスΦK1,ΦK2をクロックパルスΦ1 ,Φ2 に
置き換えれば、入力端子数を2個にすることも可能であ
る。
るので、スイッチ群はこれに対応した状態を保持するこ
とになる。これは、図2に示した第1実施例の走査回路
部で説明した、ブロックBに対応する受光面のみを走査
する場合のスイッチ群の状態と同様である。この状態で
スタートパルスΦSTを入力すると、ブロックBに対応す
る受光面のみを走査することができる。また、スイッチ
群は、状態を一度設定しておけば、再びパルスΦK が
“H”レベルになるまで、その状態を保持し続けるの
で、ブロックBに対応する受光面のみを繰り返し走査す
ることができる。図2に示した第1実施例の走査回路部
のスイッチ群を、チップ外部から個々に制御するために
は、入力端子数は16個必要であったが、本実施例におい
ては、図12に示したスイッチ制御回路部を用いたことに
より、入力端子数を4個にすることができる。更に、ク
ロックパルスΦK1,ΦK2をクロックパルスΦ1 ,Φ2 に
置き換えれば、入力端子数を2個にすることも可能であ
る。
【0041】以上説明したように、本実施例によれば、
受光画素の読み出し走査を開始するブロック、及び読み
出し走査を終了するブロックの位置をシリアル信号とし
て入力することができるので、チップ外部からスイッチ
手段を個々に制御する場合に比べ、入力端子数を大幅に
削減することができ、周辺回路の複雑化を回避できる。
なお上記第2実施例においては、シフトレジスタを3ブ
ロックA,B,Cに分割し、ブロックBに対応する受光
面のみを走査する場合の動作を説明したが、ブロックの
分割数、及び読み出し走査を行うブロックの位置が変わ
っても、本実施例のシフトレジスタを構成するクロック
ドインバータと、ラッチ回路の段数、及びシリアルパル
スΦS ,パルスΦK を変えることにより、対応できるこ
とは自明のことである。
受光画素の読み出し走査を開始するブロック、及び読み
出し走査を終了するブロックの位置をシリアル信号とし
て入力することができるので、チップ外部からスイッチ
手段を個々に制御する場合に比べ、入力端子数を大幅に
削減することができ、周辺回路の複雑化を回避できる。
なお上記第2実施例においては、シフトレジスタを3ブ
ロックA,B,Cに分割し、ブロックBに対応する受光
面のみを走査する場合の動作を説明したが、ブロックの
分割数、及び読み出し走査を行うブロックの位置が変わ
っても、本実施例のシフトレジスタを構成するクロック
ドインバータと、ラッチ回路の段数、及びシリアルパル
スΦS ,パルスΦK を変えることにより、対応できるこ
とは自明のことである。
【0042】(第3実施例)次に、第3実施例について
説明する。図17は、第3実施例の走査回路部の構成を示
す回路構成図である。この実施例の走査回路部の構成
は、図2に示した第1実施例の走査回路部とは、各ブロ
ックに設けられているスイッチ群の構成が異なってい
る。したがって、本実施例においては、各ブロックに設
けられているスイッチ群の構成についてのみ説明する。
51-1,51-2,51-3はスタート位置選択スイッチで、該ス
タート位置選択スイッチ51-1,51-2,51-3により、分割
された各ブロックのシフトレジスタの初段入力部に、ス
タートパルスΦSTを選択的に供給するようになってい
る。一方、ストップ位置選択スイッチ55-1,55-2によ
り、分割ブロックのシフトレジスタの最終段出力がなさ
れた後、その分割ブロックで走査を終了するか、あるい
は、次ブロックのシフトレジスタの初段入力部に最終段
出力を入力するかを選択するように構成されている。ま
たスイッチ52-1,52-2,52-3により、走査を行わないブ
ロックのシフトレジスタの初段入力を“L”レベルにす
ることによって、そのブロックのシフトレジスタの全出
力を“L”レベルにする。スイッチ56-1,56-2は、スタ
ートパルスΦSTが入力されるブロックのシフトレジスタ
の初段入力部と、隣接する前ブロックのシフトレジスタ
の最終段出力部とを電気的に切り離すものであり、また
スイッチ53-1,53-2,53-3、及びスイッチ54-1,54-2,
54により、3入力NOR回路17とインバータ57とを介し
てパルスΦEOS を出力するようになっている。
説明する。図17は、第3実施例の走査回路部の構成を示
す回路構成図である。この実施例の走査回路部の構成
は、図2に示した第1実施例の走査回路部とは、各ブロ
ックに設けられているスイッチ群の構成が異なってい
る。したがって、本実施例においては、各ブロックに設
けられているスイッチ群の構成についてのみ説明する。
51-1,51-2,51-3はスタート位置選択スイッチで、該ス
タート位置選択スイッチ51-1,51-2,51-3により、分割
された各ブロックのシフトレジスタの初段入力部に、ス
タートパルスΦSTを選択的に供給するようになってい
る。一方、ストップ位置選択スイッチ55-1,55-2によ
り、分割ブロックのシフトレジスタの最終段出力がなさ
れた後、その分割ブロックで走査を終了するか、あるい
は、次ブロックのシフトレジスタの初段入力部に最終段
出力を入力するかを選択するように構成されている。ま
たスイッチ52-1,52-2,52-3により、走査を行わないブ
ロックのシフトレジスタの初段入力を“L”レベルにす
ることによって、そのブロックのシフトレジスタの全出
力を“L”レベルにする。スイッチ56-1,56-2は、スタ
ートパルスΦSTが入力されるブロックのシフトレジスタ
の初段入力部と、隣接する前ブロックのシフトレジスタ
の最終段出力部とを電気的に切り離すものであり、また
スイッチ53-1,53-2,53-3、及びスイッチ54-1,54-2,
54により、3入力NOR回路17とインバータ57とを介し
てパルスΦEOS を出力するようになっている。
【0043】次に、図18を用いて図17に示した走査回路
部の動作について説明する。図18は、ブロックA,Bに
対応する受光面を、ブロックA,Bの順序で走査する場
合の信号波形を示すタイミングチャートである。図17に
おいて、スタート位置選択スイッチ51-1が“ON”、51
-2,51-3は“OFF”であり、ストップ位置選択スイッ
チ55-1が“ON”、55-2は“OFF”である。また、ス
イッチ52-1,52-2は“OFF”、52-3が“ON”、スイ
ッチ53-1,53-3は“OFF”、53-2が“ON”、スイッ
チ54-1,54-3が“ON”、54-2は“OFF”、スイッチ
56-1,56-2が“ON”である。このようにスイッチ群の
開閉状態を設定した後、スタートパルスΦSTを入力する
と、スタートパルスΦSTはスタート位置選択スイッチ51
-1を介して、ノードSA2に現れ、ブロックAのシフト
レジスタの初段入力パルスとなり、クロックパルス
Φ1 ,Φ2 に同期し、順次シフトしたパルスが出力端子
O1A,O2A,O3Aに出力され、ブロックAに対応する受
光面を走査する。
部の動作について説明する。図18は、ブロックA,Bに
対応する受光面を、ブロックA,Bの順序で走査する場
合の信号波形を示すタイミングチャートである。図17に
おいて、スタート位置選択スイッチ51-1が“ON”、51
-2,51-3は“OFF”であり、ストップ位置選択スイッ
チ55-1が“ON”、55-2は“OFF”である。また、ス
イッチ52-1,52-2は“OFF”、52-3が“ON”、スイ
ッチ53-1,53-3は“OFF”、53-2が“ON”、スイッ
チ54-1,54-3が“ON”、54-2は“OFF”、スイッチ
56-1,56-2が“ON”である。このようにスイッチ群の
開閉状態を設定した後、スタートパルスΦSTを入力する
と、スタートパルスΦSTはスタート位置選択スイッチ51
-1を介して、ノードSA2に現れ、ブロックAのシフト
レジスタの初段入力パルスとなり、クロックパルス
Φ1 ,Φ2 に同期し、順次シフトしたパルスが出力端子
O1A,O2A,O3Aに出力され、ブロックAに対応する受
光面を走査する。
【0044】ブロックAのシフトレジスタの最終段出力
が、ストップ位置選択スイッチ55-1,及びスイッチ56-1
を介してノードSB2に伝わり、ブロックBのシフトレ
ジスタの初段入力パルスとなる。また、ノードEA2は
常に“L”レベルとなる。ノードSB2に現れたパルス
が、クロックパルスΦ1 ,Φ2 に同期して順次シフト
し、出力端子O1B,O2B,O3Bに出力され、ブロックB
に対応する受光面を走査する。また、ブロックBのシフ
トレジスタの最終段出力が、スイッチ53-2を介してノー
ドEB2に現れる。ノードSC2は常に“L”レベルと
なり、これがブロックCのシフトレジスタの初段入力パ
ルスとなるので、ブロックCのシフトレジスタの出力端
子O1C,O2C,O3Cには常に“L”レベルの出力がさ
れ、ブロックCに対応する受光面を走査しない。ノード
EC2は常に“L”レベルとなる。ノードEA,EB,
ECに現れるパルスが3入力NOR回路17の入力パルス
となり、シフトレジスタの動作終了を示すパルスΦEOS
が出力される。
が、ストップ位置選択スイッチ55-1,及びスイッチ56-1
を介してノードSB2に伝わり、ブロックBのシフトレ
ジスタの初段入力パルスとなる。また、ノードEA2は
常に“L”レベルとなる。ノードSB2に現れたパルス
が、クロックパルスΦ1 ,Φ2 に同期して順次シフト
し、出力端子O1B,O2B,O3Bに出力され、ブロックB
に対応する受光面を走査する。また、ブロックBのシフ
トレジスタの最終段出力が、スイッチ53-2を介してノー
ドEB2に現れる。ノードSC2は常に“L”レベルと
なり、これがブロックCのシフトレジスタの初段入力パ
ルスとなるので、ブロックCのシフトレジスタの出力端
子O1C,O2C,O3Cには常に“L”レベルの出力がさ
れ、ブロックCに対応する受光面を走査しない。ノード
EC2は常に“L”レベルとなる。ノードEA,EB,
ECに現れるパルスが3入力NOR回路17の入力パルス
となり、シフトレジスタの動作終了を示すパルスΦEOS
が出力される。
【0045】このように、上記スイッチ群の開閉状態を
設定することにより、ブロックA,Bに対応する受光面
をブロックA,Bの順序で走査することができる。本実
施例において、図18のタイミングチャートで示した走査
をした場合、図19に示すように、1次元の受光面のう
ち、斜線で示した領域を読み出すことになる。
設定することにより、ブロックA,Bに対応する受光面
をブロックA,Bの順序で走査することができる。本実
施例において、図18のタイミングチャートで示した走査
をした場合、図19に示すように、1次元の受光面のう
ち、斜線で示した領域を読み出すことになる。
【0046】以上説明したように、本実施例において
も、第1実施例と同様に、シフトレジスタのシフト動作
停止に関する問題を発生せずに、また初期化動作を行う
ことなく受光面の任意領域を読み出すことができ、第1
実施例と同等の効果が得られる。更に、本実施例は第1
実施例と比べ、スイッチ群の構成を簡単にできるという
利点を有している。なお、本実施例の走査回路部を用い
て、図11に示した第2実施例のように構成したり、ある
いは本実施例の走査回路部に対して、図8に示した受光
画素の出力読み出し回路を用いて、並列読み出しを実現
できるように構成したりすることができることは、いう
までもない。
も、第1実施例と同様に、シフトレジスタのシフト動作
停止に関する問題を発生せずに、また初期化動作を行う
ことなく受光面の任意領域を読み出すことができ、第1
実施例と同等の効果が得られる。更に、本実施例は第1
実施例と比べ、スイッチ群の構成を簡単にできるという
利点を有している。なお、本実施例の走査回路部を用い
て、図11に示した第2実施例のように構成したり、ある
いは本実施例の走査回路部に対して、図8に示した受光
画素の出力読み出し回路を用いて、並列読み出しを実現
できるように構成したりすることができることは、いう
までもない。
【0047】(第4実施例)次に第4実施例について説
明する。本実施例は、第1,3実施例に示した走査回路
部の構成では実現できない、ブロックの飛び越し走査
(例えば、ブロックAを走査した後、ブロックCを走査
する場合である。)を実現できるように構成したもので
ある。
明する。本実施例は、第1,3実施例に示した走査回路
部の構成では実現できない、ブロックの飛び越し走査
(例えば、ブロックAを走査した後、ブロックCを走査
する場合である。)を実現できるように構成したもので
ある。
【0048】図20は、第4実施例の走査回路部の構成を
示す回路構成図である。本実施例も図2に示した第2実
施例の走査回路部の構成とは、各ブロックに設けられて
いるスイッチ群の構成のみが異なっているので、各ブロ
ックに設けられているスイッチ群の構成についてのみ説
明する。スイッチ61-1,61-2,61-3、及びスイッチ63-
1,63-2,63-3により、分割された各ブロックのシフト
レジスタの初段入力部に、スタートパルスΦSTを選択的
に供給するように構成している。また、スイッチ61-1,
61-2,61-3、及びスイッチ63-1,63-2,63-3は、その分
割ブロックで走査を終了するか、あるいは、次に走査す
るブロックのシフトレジスタの初段入力部に最終段出力
を入力するかを選択する役目も持っている。またスイッ
チ62-1,62-2,62-3により、走査を行わないブロックの
シフトレジスタの初段入力を“L”レベルにすることに
よって、そのブロックのシフトレジスタの全出力を
“L”レベルにするようになっている。またスイッチ64
-1,64-2,64-3は、受光面を走査するブロックのシフト
レジスタの初段入力部と、走査しないブロックのシフト
レジスタの最終段出力部とを電気的に切り離すものであ
る。
示す回路構成図である。本実施例も図2に示した第2実
施例の走査回路部の構成とは、各ブロックに設けられて
いるスイッチ群の構成のみが異なっているので、各ブロ
ックに設けられているスイッチ群の構成についてのみ説
明する。スイッチ61-1,61-2,61-3、及びスイッチ63-
1,63-2,63-3により、分割された各ブロックのシフト
レジスタの初段入力部に、スタートパルスΦSTを選択的
に供給するように構成している。また、スイッチ61-1,
61-2,61-3、及びスイッチ63-1,63-2,63-3は、その分
割ブロックで走査を終了するか、あるいは、次に走査す
るブロックのシフトレジスタの初段入力部に最終段出力
を入力するかを選択する役目も持っている。またスイッ
チ62-1,62-2,62-3により、走査を行わないブロックの
シフトレジスタの初段入力を“L”レベルにすることに
よって、そのブロックのシフトレジスタの全出力を
“L”レベルにするようになっている。またスイッチ64
-1,64-2,64-3は、受光面を走査するブロックのシフト
レジスタの初段入力部と、走査しないブロックのシフト
レジスタの最終段出力部とを電気的に切り離すものであ
る。
【0049】次に、図21を用いて図20に示した走査回路
部の動作について説明する。図21は、ブロックA,Cに
対応する受光面を、ブロックA,Cの順序で飛び越し走
査する場合の信号波形を示すタイミングチャートであ
る。図20において、スイッチ61-2が“ON”、61-1,61
-3は“OFF”であり、スイッチ63-1,63-3が“O
N”、63-2は“OFF”である。また、スイッチ62-1,
62-3は“OFF”、62-2が“ON”、スイッチ64-1,64
-3が“ON”、64-2は“OFF”である。このようにス
イッチ群の開閉状態を設定した後、スタートパルスΦST
を入力すると、スタートパルスΦSTはスイッチ63-1を介
してノードSA3に現れ、ブロックAのシフトレジスタ
の初段入力パルスとなり、クロックパルスΦ1 ,Φ2 に
同期し、順次シフトしたパルスが出力端子O1A,O2A,
O3Aに出力され、ブロックAに対応する受光面を走査す
る。
部の動作について説明する。図21は、ブロックA,Cに
対応する受光面を、ブロックA,Cの順序で飛び越し走
査する場合の信号波形を示すタイミングチャートであ
る。図20において、スイッチ61-2が“ON”、61-1,61
-3は“OFF”であり、スイッチ63-1,63-3が“O
N”、63-2は“OFF”である。また、スイッチ62-1,
62-3は“OFF”、62-2が“ON”、スイッチ64-1,64
-3が“ON”、64-2は“OFF”である。このようにス
イッチ群の開閉状態を設定した後、スタートパルスΦST
を入力すると、スタートパルスΦSTはスイッチ63-1を介
してノードSA3に現れ、ブロックAのシフトレジスタ
の初段入力パルスとなり、クロックパルスΦ1 ,Φ2 に
同期し、順次シフトしたパルスが出力端子O1A,O2A,
O3Aに出力され、ブロックAに対応する受光面を走査す
る。
【0050】ブロックAのシフトレジスタの最終段出力
が、スイッチ64-1及びスイッチ61-2を介して、ノードM
B3に現れる。また、ノードSB3は常に“L”レベル
となり、これがブロックBのシフトレジスタの初段入力
パルスとなるので、ブロックBのシフトレジスタの出力
端子O1B,O2B,O3Bには常に“L”レベルの出力がさ
れ、ブロックBに対応する受光面を走査しない。ノード
MB3に現れるパルスは、スイッチ63-3を介してノード
SC3に現れ、ブロックCのシフトレジスタの初段入力
パルスとなり、クロックパルスΦ1 ,Φ2 に同期し、順
次シフトしたパルスが出力端子O1C,O2C,O3Cに出力
され、ブロックCに対応する受光面を走査する。また、
ブロックCのシフトレジスタの最終段出力が、スイッチ
64-3を介してノードMC3に現れ、シフトレジスタの動
作終了を示すパルスΦEOS が出力される。
が、スイッチ64-1及びスイッチ61-2を介して、ノードM
B3に現れる。また、ノードSB3は常に“L”レベル
となり、これがブロックBのシフトレジスタの初段入力
パルスとなるので、ブロックBのシフトレジスタの出力
端子O1B,O2B,O3Bには常に“L”レベルの出力がさ
れ、ブロックBに対応する受光面を走査しない。ノード
MB3に現れるパルスは、スイッチ63-3を介してノード
SC3に現れ、ブロックCのシフトレジスタの初段入力
パルスとなり、クロックパルスΦ1 ,Φ2 に同期し、順
次シフトしたパルスが出力端子O1C,O2C,O3Cに出力
され、ブロックCに対応する受光面を走査する。また、
ブロックCのシフトレジスタの最終段出力が、スイッチ
64-3を介してノードMC3に現れ、シフトレジスタの動
作終了を示すパルスΦEOS が出力される。
【0051】このように、上記スイッチ群の開閉状態を
設定することにより、ブロックA,Cに対応する受光面
をブロックA,Cの順序で飛び越し走査することができ
る。本実施例において、図21のタイミングチャートに示
すような走査をした場合、図22に示すように、1次元の
受光面のうち、斜線で示した領域を読み出すことにな
る。
設定することにより、ブロックA,Cに対応する受光面
をブロックA,Cの順序で飛び越し走査することができ
る。本実施例において、図21のタイミングチャートに示
すような走査をした場合、図22に示すように、1次元の
受光面のうち、斜線で示した領域を読み出すことにな
る。
【0052】以上説明したように、本実施例において
も、第1実施例と同様に、シフトレジスタのシフト動作
停止に関する問題を発生せずに、また初期化動作を行う
ことなく受光面の任意領域を読み出すことができ、第1
実施例と同等の効果が得られる。更に、図2及び図17に
示した第1及び第3実施例の走査回路部の構成では実現
できない、ブロックの飛び越し走査を実現することがで
きる。すなわち、受光面の読み出しパターンの自由度が
広がる。なお、飛び越しブロック数及び、飛び越し回数
は、本実施例に示したものに限らない。また、本実施例
の走査回路部を用いて、図11に示した第2実施例のよう
に構成したり、あるいは本実施例の走査回路部に対し
て、図8に示した受光画素の出力読み出し回路を用い
て、並列読み出しを実現できるように構成したりするこ
とができることは、いうまでもない。
も、第1実施例と同様に、シフトレジスタのシフト動作
停止に関する問題を発生せずに、また初期化動作を行う
ことなく受光面の任意領域を読み出すことができ、第1
実施例と同等の効果が得られる。更に、図2及び図17に
示した第1及び第3実施例の走査回路部の構成では実現
できない、ブロックの飛び越し走査を実現することがで
きる。すなわち、受光面の読み出しパターンの自由度が
広がる。なお、飛び越しブロック数及び、飛び越し回数
は、本実施例に示したものに限らない。また、本実施例
の走査回路部を用いて、図11に示した第2実施例のよう
に構成したり、あるいは本実施例の走査回路部に対し
て、図8に示した受光画素の出力読み出し回路を用い
て、並列読み出しを実現できるように構成したりするこ
とができることは、いうまでもない。
【0053】(第5実施例)図23は、本発明をエリアセ
ンサに適用した第5実施例を示す概略構成図である。こ
の実施例は、図2に示した走査回路部及び図12に示した
スイッチ制御回路部を用いた固体撮像装置の構成例を示
している。この実施例の固体撮像装置は、9×9の受光
画素からなる受光面100 と、図2に示した走査回路部を
用いた水平走査回路101 ,垂直走査回路102 ,及び図12
に示したスイッチ制御回路部を用いた水平スイッチ制御
回路103 ,垂直スイッチ制御回路104 とから構成されて
いる。この実施例では、3×3受光画素を1ブロックと
する読み出しが行えるようになっている。なお、本実施
例は、MOSイメージセンサ,CMDイメージセンサ,
SITイメージセンサ,AMIイメージセンサ等、X−
Yアドレス型の全ての固体撮像装置に適用可能である。
ンサに適用した第5実施例を示す概略構成図である。こ
の実施例は、図2に示した走査回路部及び図12に示した
スイッチ制御回路部を用いた固体撮像装置の構成例を示
している。この実施例の固体撮像装置は、9×9の受光
画素からなる受光面100 と、図2に示した走査回路部を
用いた水平走査回路101 ,垂直走査回路102 ,及び図12
に示したスイッチ制御回路部を用いた水平スイッチ制御
回路103 ,垂直スイッチ制御回路104 とから構成されて
いる。この実施例では、3×3受光画素を1ブロックと
する読み出しが行えるようになっている。なお、本実施
例は、MOSイメージセンサ,CMDイメージセンサ,
SITイメージセンサ,AMIイメージセンサ等、X−
Yアドレス型の全ての固体撮像装置に適用可能である。
【0054】次に、このように構成されている固体撮像
装置の動作について説明する。図24は、受光面を全て走
査する通常走査の場合のタイミングチャートである。図
25の(A),(B)は、それぞれ水平スイッチ制御回路
103 及び垂直スイッチ制御回路104 におけるタイミング
チャートであり、水平スイッチ制御回路103 では、t=
tH のタイミングで走査を開始するブロックHA、走査
を終了するブロックHCを設定し、垂直スイッチ制御回
路104 についても同様に、t=tV のタイミングで走査
を開始するブロックVA、走査を終了するブロックVC
を設定している。水平スイッチ制御回路103 ,垂直スイ
ッチ制御回路104 により、水平走査回路101 ,垂直走査
回路102 のスイッチ群の状態を設定する。その後、スタ
ートパルスΦVST を入力して、図24のタイミングチャー
トに示すように、垂直走査回路102 で受光面100 のある
行が選択されている期間(垂直選択期間)に、水平走査
回路101 で水平方向の9受光画素を時系列的に走査する
ことにより、全受光面の受光画素信号が出力線105 を介
して時系列的に読み出され、信号出力SIGが得られ
る。
装置の動作について説明する。図24は、受光面を全て走
査する通常走査の場合のタイミングチャートである。図
25の(A),(B)は、それぞれ水平スイッチ制御回路
103 及び垂直スイッチ制御回路104 におけるタイミング
チャートであり、水平スイッチ制御回路103 では、t=
tH のタイミングで走査を開始するブロックHA、走査
を終了するブロックHCを設定し、垂直スイッチ制御回
路104 についても同様に、t=tV のタイミングで走査
を開始するブロックVA、走査を終了するブロックVC
を設定している。水平スイッチ制御回路103 ,垂直スイ
ッチ制御回路104 により、水平走査回路101 ,垂直走査
回路102 のスイッチ群の状態を設定する。その後、スタ
ートパルスΦVST を入力して、図24のタイミングチャー
トに示すように、垂直走査回路102 で受光面100 のある
行が選択されている期間(垂直選択期間)に、水平走査
回路101 で水平方向の9受光画素を時系列的に走査する
ことにより、全受光面の受光画素信号が出力線105 を介
して時系列的に読み出され、信号出力SIGが得られ
る。
【0055】図26は、受光面100 の中央部の3×3受光
画素のみを繰り返し走査する場合のタイミングチャート
である。この場合は、水平走査回路101 のブロックH
B,及び垂直走査回路102 のブロックVBのみを走査す
るように、水平スイッチ制御回路103 ,垂直スイッチ制
御回路104 に、それぞれ図27の(A),(B)に示すよ
うなシリアルパルスΦHS,ΦVSを入力し、水平走査回路
101 ,垂直走査回路102のスイッチ群の状態を設定す
る。図26に示すタイミングチャートは、図6に示した第
1実施例の走査回路部の動作時の信号波形を、水平走査
回路101 ,垂直走査回路102 に適用したものとなる。
画素のみを繰り返し走査する場合のタイミングチャート
である。この場合は、水平走査回路101 のブロックH
B,及び垂直走査回路102 のブロックVBのみを走査す
るように、水平スイッチ制御回路103 ,垂直スイッチ制
御回路104 に、それぞれ図27の(A),(B)に示すよ
うなシリアルパルスΦHS,ΦVSを入力し、水平走査回路
101 ,垂直走査回路102のスイッチ群の状態を設定す
る。図26に示すタイミングチャートは、図6に示した第
1実施例の走査回路部の動作時の信号波形を、水平走査
回路101 ,垂直走査回路102 に適用したものとなる。
【0056】図28の(A)〜(I)に受光面100 の選択
領域の例を示す。図中の斜線部が読み出す領域となる。
例えば図24に示したパルスタイミングで水平走査回路,
垂直走査回路を動作させた場合は、図28の(F)で示す
全領域選択に対応し、図26に示したパルスタイミングで
動作させた場合は、図28の(A)で示す選択領域に対応
する。
領域の例を示す。図中の斜線部が読み出す領域となる。
例えば図24に示したパルスタイミングで水平走査回路,
垂直走査回路を動作させた場合は、図28の(F)で示す
全領域選択に対応し、図26に示したパルスタイミングで
動作させた場合は、図28の(A)で示す選択領域に対応
する。
【0057】以上説明したように、本実施例によれば、
シフトレジスタのシフト動作停止に関する問題を発生せ
ずに、また初期化動作を行うことなく2次元の受光面の
任意領域を読み出すことができる。また、この実施例に
おいては、図17又は図20に示した第3及び第4実施例の
走査回路部を用いても同様の動作が得られ、また図8に
示した受光画素の出力読み出し回路を用いて並列読み出
しを実現できることは、いうまでもない。更に図20に示
した走査回路部を用いた場合には、ブロックの飛び越し
走査ができるので、図28の(G),(H),(I)で示
すような選択領域にも対応できる。
シフトレジスタのシフト動作停止に関する問題を発生せ
ずに、また初期化動作を行うことなく2次元の受光面の
任意領域を読み出すことができる。また、この実施例に
おいては、図17又は図20に示した第3及び第4実施例の
走査回路部を用いても同様の動作が得られ、また図8に
示した受光画素の出力読み出し回路を用いて並列読み出
しを実現できることは、いうまでもない。更に図20に示
した走査回路部を用いた場合には、ブロックの飛び越し
走査ができるので、図28の(G),(H),(I)で示
すような選択領域にも対応できる。
【0058】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、シフトレジスタを駆動するクロックパ
ルスの複雑な制御なしで、完全にシフトレジスタのシフ
ト動作を停止することができ、また従来のように、シフ
トレジスタの初期化動作の必要がなく、これに伴う問題
を生じることなく受光面の任意領域を読み出すことがで
きる。更に、スイッチ手段を制御する回路を固体撮像装
置と同一チップ内に形成することにより、周辺回路の複
雑化を回避することができる。
本発明によれば、シフトレジスタを駆動するクロックパ
ルスの複雑な制御なしで、完全にシフトレジスタのシフ
ト動作を停止することができ、また従来のように、シフ
トレジスタの初期化動作の必要がなく、これに伴う問題
を生じることなく受光面の任意領域を読み出すことがで
きる。更に、スイッチ手段を制御する回路を固体撮像装
置と同一チップ内に形成することにより、周辺回路の複
雑化を回避することができる。
【図1】本発明に係る固体撮像装置の第1実施例を示す
概略構成図である。
概略構成図である。
【図2】図1に示した固体撮像装置の走査回路部を示す
回路構成図である。
回路構成図である。
【図3】図2に示した走査回路部のシフトレジスタを構
成する単位回路を示す構成図である。
成する単位回路を示す構成図である。
【図4】図3に示した単位回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図5】図2に示した走査回路部により、通常走査を行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図6】図2に示した走査回路部により、分割走査を行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図7】図2に示した走査回路部を、図5に示したタイ
ミングチャートで走査した場合の受光面の選択領域、及
び図6に示したタイミングチャートで走査した場合の受
光面の選択領域を示す図である。
ミングチャートで走査した場合の受光面の選択領域、及
び図6に示したタイミングチャートで走査した場合の受
光面の選択領域を示す図である。
【図8】図1に示した固体撮像装置の、受光画素の出力
読み出し部の他の回路構成例を示す図である。
読み出し部の他の回路構成例を示す図である。
【図9】図1に示した固体撮像装置において通常走査を
行う場合の、図8に示した受光画素の出力読み出し回路
のタイミングチャートである。
行う場合の、図8に示した受光画素の出力読み出し回路
のタイミングチャートである。
【図10】図1に示した固体撮像装置において並列走査を
行う場合の、図8に示した受光画素の出力読み出し回路
のタイミングチャートである。
行う場合の、図8に示した受光画素の出力読み出し回路
のタイミングチャートである。
【図11】本発明に係る固体撮像装置の第2実施例を示す
概略構成図である。
概略構成図である。
【図12】図11に示した固体撮像装置のスイッチ制御回路
部を示す回路構成図である。
部を示す回路構成図である。
【図13】図12に示したスイッチ制御回路を構成するラッ
チ単位回路を示す回路構成図である。
チ単位回路を示す回路構成図である。
【図14】図13に示したラッチ単位回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図15】図11に示した固体撮像装置において分割走査を
行う場合の、図12に示したスイッチ制御回路部のタイミ
ングチャートである。
行う場合の、図12に示したスイッチ制御回路部のタイミ
ングチャートである。
【図16】図11に示した固体撮像装置の走査回路部を示す
回路構成図である。
回路構成図である。
【図17】本発明に係る固体撮像装置の第3実施例の走査
回路部を示す回路構成図である。
回路部を示す回路構成図である。
【図18】図17に示した走査回路部により、分割走査を行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図19】図17に示した走査回路部を、図18に示したタイ
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
【図20】本発明に係る固体撮像装置の第4実施例の走査
回路部を示す回路構成図である。
回路部を示す回路構成図である。
【図21】図20に示した走査回路部により、分割走査を行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図22】図20に示した走査回路部を、図21に示したタイ
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
【図23】本発明に係る固体撮像装置の第5実施例を示す
概略構成図である。
概略構成図である。
【図24】図23に示した固体撮像装置において、通常走査
を行う場合のタイミングチャートである。
を行う場合のタイミングチャートである。
【図25】図23に示した固体撮像装置において、通常走査
を行う場合の水平スイッチ制御回路のタイミングチャー
ト、及び垂直スイッチ制御回路のタイミングチャートで
ある。
を行う場合の水平スイッチ制御回路のタイミングチャー
ト、及び垂直スイッチ制御回路のタイミングチャートで
ある。
【図26】図23に示した固体撮像装置において、分割走査
を行う場合のタイミングチャートである。
を行う場合のタイミングチャートである。
【図27】図23に示した固体撮像装置において、分割走査
を行う場合の水平スイッチ制御回路のタイミングチャー
ト、及び垂直スイッチ制御回路のタイミングチャートで
ある。
を行う場合の水平スイッチ制御回路のタイミングチャー
ト、及び垂直スイッチ制御回路のタイミングチャートで
ある。
【図28】受光面の分割選択領域の例を示す図である。
【図29】従来の固体撮像装置における走査回路部を示す
回路構成図である。
回路構成図である。
【図30】図29に示した走査回路部により、分割走査を行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図31】従来の固体撮像装置を示す概略構成図である。
【図32】図29に示した走査回路部を、図30に示したタイ
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
ミングチャートで走査した場合の受光面の選択領域を示
す図である。
1 走査回路部 2 スイッチ部 3 シフトレジスタ部 4 出力読み出し部 5 スイッチングトランジスタ 6 受光部 7 受光画素 8 出力端子 30 スイッチ制御回路部 100 受光面 101 水平走査回路 102 垂直走査回路 103 水平スイッチ制御回路 104 垂直スイッチ制御回路
Claims (6)
- 【請求項1】 受光画素を1次元あるいは2次元に配列
した受光部と、受光部を走査するシフトレジスタを用い
た走査回路部と、信号読み出し部とを備えた固体撮像装
置において、前記走査回路部を構成するシフトレジスタ
を複数のブロックに分割し、任意のブロックのシフトレ
ジスタの初段入力部に、走査開始パルスを選択的に供給
するための第1のスイッチ手段と、任意のブロックのシ
フトレジスタの最終段出力部と、隣接するブロックのシ
フトレジスタの初段入力部とを電気的に分離あるいは接
続するための第2のスイッチ手段とを設けたことを特徴
とする固体撮像装置。 - 【請求項2】 受光画素を1次元あるいは2次元に配列
した受光部と、受光部を走査するシフトレジスタを用い
た走査回路部と、信号読み出し部とを備えた固体撮像装
置において、前記走査回路部を構成するシフトレジスタ
を複数のブロックに分割し、任意のブロックのシフトレ
ジスタの初段入力部に、走査開始パルスを選択的に供給
するための第1のスイッチ手段と、任意の分割されたブ
ロックのシフトレジスタの最終段出力部の出力を他のい
ずれかの分割されたブロックのシフトレジスタの初段入
力部に送出する機能を有する第2のスイッチ手段とを設
けたことを特徴とする固体撮像装置。 - 【請求項3】 前記第1及び第2のスイッチ手段の開閉
状態を制御するためのスイッチ制御手段は、固体撮像装
置と同一チップ内に形成されていることを特徴とする請
求項1又は2記載の固体撮像装置。 - 【請求項4】 前記第1及び第2のスイッチ手段を制御
するためのスイッチ制御手段は、シフトレジスタとラッ
チ回路とで構成され、シリアル信号入力をパラレル信号
出力に変換する機能を備えていることを特徴とする請求
項3記載の固体撮像装置。 - 【請求項5】 前記シフトレジスタの各ブロックに、ブ
ロックのシフトレジスタの初段入力部を所定の電圧レベ
ルに固定し全段の出力を同一にして走査を行わせないた
めの第3のスイッチ手段を備えていることを特徴とする
請求項1又は2記載の固体撮像装置。 - 【請求項6】 前記シフトレジスタのブロックの最終段
出力部に、該最終段出力を外部に送出するための第4の
スイッチ手段を備えていることを特徴とする請求項1,
2,5のいずれか1項に記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5205631A JPH0746483A (ja) | 1993-07-29 | 1993-07-29 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5205631A JPH0746483A (ja) | 1993-07-29 | 1993-07-29 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0746483A true JPH0746483A (ja) | 1995-02-14 |
Family
ID=16510093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5205631A Pending JPH0746483A (ja) | 1993-07-29 | 1993-07-29 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0746483A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10248033A (ja) * | 1997-03-05 | 1998-09-14 | Olympus Optical Co Ltd | 固体撮像装置 |
US7030920B1 (en) | 1999-08-04 | 2006-04-18 | Canon Kabushiki Kaisha | Image pickup apparatus using a selector circuit |
JP2006157862A (ja) * | 2004-11-08 | 2006-06-15 | Matsushita Electric Ind Co Ltd | Mos型撮像素子および撮像装置 |
US7298405B2 (en) | 2002-02-07 | 2007-11-20 | Canon Kabushiki Kaisha | Image sensing apparatus having photoelectric conversion elements and a scanning circuit |
WO2011111506A1 (en) * | 2010-03-12 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving circuit and method for driving display device |
JP2015033091A (ja) * | 2013-08-06 | 2015-02-16 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
-
1993
- 1993-07-29 JP JP5205631A patent/JPH0746483A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10248033A (ja) * | 1997-03-05 | 1998-09-14 | Olympus Optical Co Ltd | 固体撮像装置 |
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JP2006157862A (ja) * | 2004-11-08 | 2006-06-15 | Matsushita Electric Ind Co Ltd | Mos型撮像素子および撮像装置 |
WO2011111506A1 (en) * | 2010-03-12 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving circuit and method for driving display device |
US9971440B2 (en) | 2010-03-12 | 2018-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving circuit and method for driving display device |
JP2015033091A (ja) * | 2013-08-06 | 2015-02-16 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
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Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |