JPH0746262A - High-speed lan equipment - Google Patents
High-speed lan equipmentInfo
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- JPH0746262A JPH0746262A JP18623593A JP18623593A JPH0746262A JP H0746262 A JPH0746262 A JP H0746262A JP 18623593 A JP18623593 A JP 18623593A JP 18623593 A JP18623593 A JP 18623593A JP H0746262 A JPH0746262 A JP H0746262A
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- reception
- communication
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Landscapes
- Communication Control (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、LANの通信速度を高
速化できる高速LAN装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed LAN device capable of increasing the communication speed of a LAN.
【0002】[0002]
【従来の技術】近年パーソナルコンピュータを主体にし
たローカルエリアネットワーク(LAN)の普及が著し
いが、パーソナルコンピュータの処理能力の向上および
マルチメディア化に対応して、LAN装置の高速化も求
められている。2. Description of the Related Art In recent years, a local area network (LAN) mainly composed of personal computers has been remarkably popularized, and a LAN device is required to have a high speed in response to the improvement of the processing capability of the personal computer and the realization of multimedia. .
【0003】現在、主たるLAN装置として非遮蔽対綴
線(UTPケーブル)4ペアを使用した10BASE−
T規格のイーサーネット(Ethernet)と称するLANが
ある。この方式では、速度が10Mbps、通信方式に
衝突検出付キャリアセンス多重アクセス方式(CSMA
/CD:carrier sense multiple access with collisi
on detection)を用いている。Currently, 10BASE-using 4 pairs of unshielded paired binding wires (UTP cables) as main LAN devices.
There is a LAN called T standard Ethernet. In this method, the speed is 10 Mbps, and the communication method is a carrier sense multiple access method with collision detection (CSMA).
/ CD: carrier sense multiple access with collisi
on detection) is used.
【0004】[0004]
【発明が解決しようとする課題】しかし現在の高速化の
要求は、通信速度を100Mbps以上が求められてお
り、且つ、すでに布設した10BASE−T規格の4ペ
アUTPケーブルをそのまま使用出来る方法が求められ
ている。However, the current demand for higher speed requires a communication speed of 100 Mbps or more, and a method that can use the already laid 10BASE-T standard 4-pair UTP cable as it is. Has been.
【0005】ところで、10BASE−T規格のイーサ
ーネットのLANの通信速度を、そのまま100Mbp
sに上げることは技術的には可能とみなされているが、
単に同一の方法で通信速度のみを上げた場合には、電波
障害である不要幅射ノイズの問題を併発し、防止するこ
とが極めて難しい事実がある。又、通信方式のCSMA
/CDは通信効率が悪く、100Mbpsの通信速度の
LANでは実用上問題があった。By the way, the communication speed of the 10BASE-T standard Ethernet LAN is 100 Mbp as it is.
Although it is technically considered possible to raise to s,
If only the communication speed is increased by the same method, there is a fact that it is extremely difficult to prevent and prevent the problem of unnecessary radiant noise, which is a radio interference. Also, the communication method CSMA
/ CD has a poor communication efficiency and has a practical problem in a LAN having a communication speed of 100 Mbps.
【0006】そして、LAN装置を高速化するために
は、主として通信速度を高速化する方法と、通信手順
(プロトコル)を高速化する方法の二つを合わせて提供
する必要がある。いずれか一方のみの対処では、システ
ム全体としての高速化に対する効果が極めて少なくな
る。In order to speed up the LAN device, it is necessary to provide both a method for speeding up the communication speed and a method for speeding up the communication procedure (protocol). If only one of them is dealt with, the effect on the speedup of the entire system becomes extremely small.
【0007】尚、UTPケーブルの4ペアを一括し全て
の線を用いて送信用、あるいは受信用に切り換えて使用
した方式が提案されている。この方式によれば、UTP
ケーブル1ペア当り100Mbpsの1/4の25Mb
psと低い速度で通信可能となる。しかし、4ペア全部
を使用した場合には半二重通信しか行えず(1時期には
一方から他方への片方向のみの通信を半二重通信とい
う。)通信手順上効率が極端に劣化する問題点があっ
た。A method has been proposed in which four pairs of UTP cables are collectively used and switched by using all lines for transmission or reception. According to this method, UTP
25 Mbps, which is 1/4 of 100 Mbps per cable pair
Communication is possible at a speed as low as ps. However, when all four pairs are used, only half-duplex communication can be performed (one-way communication from one to the other in one period is called half-duplex communication). The efficiency deteriorates extremely in the communication procedure. There was a problem.
【0008】本発明はこのような問題に対処す可く通信
路の周波数を低周波数に抑えられ、且つCSMA/CD
方式に比較し、通信効率の良いトークンパッシング方式
を多重化させる方式を用いた高速LAN装置を提供する
ことを目的としている。The present invention can deal with such a problem, can suppress the frequency of the communication path to a low frequency, and can also use CSMA / CD.
It is an object of the present invention to provide a high-speed LAN device using a method of multiplexing a token passing method, which has better communication efficiency than the method.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するた
め、本発明の高速LAN装置は、複数の通信装置相互間
の通信を行うローカルエリアネットワーク(LAN)に
おいて、前記通信装置の通信線として4ペアのUTPケ
ーブルが用いられ、1ペアが受信専用線(RxD)とさ
れ、1ペアが送信専用線(TxD)とされ、残りの2ペ
アが送受両用の通信線(SCH0 ,SCH1 )とされた
ことを特徴とする。In order to achieve the above object, a high speed LAN device of the present invention is a local area network (LAN) for performing communication between a plurality of communication devices, and is used as a communication line of the communication device. A pair of UTP cables are used, one pair is a reception dedicated line (RxD), one pair is a transmission dedicated line (TxD), and the remaining two pairs are transmission / reception communication lines (SCH 0 , SCH 1 ). It is characterized by being done.
【0010】また、前記受信専用線(RxD)および前
記送受両用の通信線(SCH0 ,SCH1 )が接続され
る受信回路(1)と、前記送信専用線(TxD)および
前記送受両用の通信線(SCH0 ,SCH1)が接続さ
れる送信回路(13)とを備え、受信専用線(RxD)
および送信専用線(TxD)が常時通信可能な全2重通
信方式とされ、また、受信回路(1)および送信回路
(13)はそれぞれ接続された3ペアの通信線により通
信データを並行して高速に送受自在な構成としてもよ
い。Further, a receiving circuit (1) to which the reception exclusive line (RxD) and the transmission / reception communication lines (SCH 0 , SCH 1 ) are connected, the transmission exclusive line (TxD) and the transmission / reception communication. And a transmission circuit (13) to which the lines (SCH 0 , SCH 1 ) are connected, and a reception dedicated line (RxD)
The transmission line (TxD) and the transmission line (TxD) are always full-duplex communication systems, and the reception circuit (1) and the transmission circuit (13) transmit communication data in parallel by three pairs of connected communication lines. It may be configured to be able to send and receive at high speed.
【0011】また、前記通信装置相互間の通信内容を構
成する所定のビット列からなる通信フレームには、通信
内容がデータあるいはコマンドのいずれかであることを
示すフレーム種別部(FB)が設けられ、該フレーム種
別部(FB)が示すデータおよびコマンドに対応した複
数のバッファが独立して設けられ、前記受信回路(1)
には、前記フレーム種別部(FB)が示すデータあるい
はコマンドの内容を識別する受信フレーム識別回路(3
6)が設けられた構成としてもよい。Further, the communication frame composed of a predetermined bit string constituting the communication content between the communication devices is provided with a frame type section (FB) indicating that the communication content is either data or a command. A plurality of buffers corresponding to the data and commands indicated by the frame type section (FB) are independently provided, and the receiving circuit (1)
In the received frame identification circuit (3) for identifying the content of the data or command indicated by the frame classification section (FB).
6) may be provided.
【0012】また、前記受信回路(1)および送信回路
(13)にそれぞれ接続される2個のFIFOメモリ
(40,42)と、該2個のFIFOメモリのメモリ空
間を相互に連結あるいは分離するセレクタ(44a〜4
4c)及びFIFO結合回路(46)とを備え、送信回
路(13)からの通信データの送信時には、前記セレク
タとFIFO結合回路の切換により、前記各々のFIF
Oメモリがそれぞれ送信用、受信用に分離され、一方、
受信回路(1)による通信データの受信時には、前記セ
レクタの切換により前記2個のFIFOメモリが連結さ
れ倍の容量を受信自在な構成としてもよい。Further, two FIFO memories (40, 42) respectively connected to the receiving circuit (1) and the transmitting circuit (13) and the memory spaces of the two FIFO memories are connected or separated from each other. Selectors (44a-4
4c) and a FIFO coupling circuit (46), and at the time of transmitting communication data from the transmission circuit (13), by switching between the selector and the FIFO coupling circuit, the respective FIFOs are switched.
O memory is separated for sending and receiving respectively, while
When the communication data is received by the receiving circuit (1), the two FIFO memories may be connected by switching the selector so that the double capacity can be freely received.
【0013】また、前記受信回路(1)における前記受
信専用線(RxD)および前記送受両用の通信線(SC
H0 ,SCH1 )には、受信信号(RxD)のピーク値
を検出かつ保持するピークホールド回路(25)と、該
ピークホールド回路の出力を反転させる反転回路(2
6)と、前記ピークホールド回路と反転回路の出力値を
それぞれ所定量減衰させる減衰回路(27a,27b)
と、該減衰回路(27a,27b)の出力を閾値として
前記受信信号(RxD)の出力値に応じた受信データ
(RD)を出力する比較器(22,23)と、が設けら
れた構成とすることもできる。Further, the reception exclusive line (RxD) and the transmission / reception communication line (SC) in the reception circuit (1)
H 0 and SCH 1 ) include a peak hold circuit (25) that detects and holds the peak value of the received signal (RxD) and an inverting circuit (2) that inverts the output of the peak hold circuit.
6), and attenuation circuits (27a, 27b) for attenuating the output values of the peak hold circuit and the inverting circuit by a predetermined amount, respectively.
And a comparator (22, 23) for outputting the reception data (RD) corresponding to the output value of the reception signal (RxD) by using the output of the attenuation circuit (27a, 27b) as a threshold. You can also do it.
【0014】また、通信信号としてNRZ符号を用いな
がら、前記送信回路(13)には、送信データ(SD)
を位相遅延させる位相遅延回路(55a〜55c)と、
送信データ(SD)および該位相遅延回路の信号が入力
され、電流ブースター回路(57a,57b,58a〜
58d)を介して前記送信専用線(TxD)および前記
送受両用の通信線(SCH0 ,SCH1 )に出力するこ
とにより、装置間の絶縁を行うためのパルストランス
(21a〜21d)を駆動できる。Further, while using the NRZ code as a communication signal, the transmission data (SD) is sent to the transmission circuit (13).
Phase delay circuits (55a to 55c) for phase delaying
The transmission data (SD) and the signal of the phase delay circuit are input, and the current booster circuits (57a, 57b, 58a ...
By outputting to the transmission dedicated line (TxD) and the transmission / reception communication lines (SCH 0 , SCH 1 ) via 58d), the pulse transformers (21a to 21d) for insulating between devices can be driven. .
【0015】[0015]
【作用】上記構成によれば、通信装置の通信線として4
ペアのUTPケーブルが用いられ、うち受信回路(1)
に接続される受信専用線(RxD)および送受両用の通
信線(SCH0 ,SCH1 )により3ペアの通信線で並
行して受信信号が受信される。また、送信回路(13)
に接続される送信専用線(TxD)および送受両用の通
信線(SCH0 ,SCH1 )により3ペアの通信線で並
行して送信信号が受信される。これにより、各信号線あ
たりの通信速度を低下でき、結果、全体として通信信号
を高速に通信することができ、また受信専用線(Rx
D)および送信専用線(TxD)が常時通信可能な全2
重通信方式とすることができ、通信効率を向上できる。
さらに、通信信号は、NRZ符号を用いており、通信周
波数を各通信信号の通信速度の1/2とすることがで
き、不要輻射ノイズの低減化を図れる。According to the above configuration, the communication line of the communication device is 4
A pair of UTP cables are used, of which the receiving circuit (1)
Received signals are received in parallel on the three pairs of communication lines by the reception-only line (RxD) and the transmission / reception communication lines (SCH 0 , SCH 1 ) connected to each other. Also, the transmission circuit (13)
The transmission signal is received in parallel by the three pairs of communication lines by the transmission-only line (TxD) and the transmission / reception communication lines (SCH 0 , SCH 1 ) connected to. As a result, the communication speed of each signal line can be reduced, and as a result, the communication signal can be communicated at high speed as a whole, and the reception dedicated line (Rx
D) and transmission-only line (TxD) are always available for communication 2
A double communication system can be adopted, and communication efficiency can be improved.
Furthermore, since the communication signal uses the NRZ code, the communication frequency can be set to 1/2 of the communication speed of each communication signal, and unnecessary radiation noise can be reduced.
【0016】[0016]
【実施例】本発明のLAN装置では、LAN装置を高速
化するために、通信速度と、通信手順の高速化を同時に
提供している。まず、最初に通信速度の高速化について
説明する。本発明では、最高速時の通信速度が16.7
MHzの周波数とされ、現在使用されている10BAS
E−T規格の4ペアUTPケーブルを用いる。本発明
は、これらを用い100Mbpsを達成する。従って、
本発明では従来から敷設されている4ペアのUTPケー
ブルを交換することなく、通信速度の高速化を図ること
ができる。BEST MODE FOR CARRYING OUT THE INVENTION In the LAN device of the present invention, in order to speed up the LAN device, the communication speed and the speeding up of the communication procedure are simultaneously provided. First, the speeding up of communication speed will be described. In the present invention, the maximum communication speed is 16.7.
10 BAS currently used at the frequency of MHz
An E-T standard 4-pair UTP cable is used. The present invention uses these to achieve 100 Mbps. Therefore,
In the present invention, the communication speed can be increased without replacing the four pairs of UTP cables that have been conventionally laid.
【0017】図1は、本発明の高速LAN装置の全体構
成を示すブロック図であり、同図により概要を説明する
と、図中のRxD,SCH0 ,SCH1 ,及びTxD
は、10BASE−T規格のUTPケーブル各1ペアに
相当する。本発明では、この4ペアのUTPケーブルの
うち、受信専用に受信線RxDを用い受信回路1に接続
される。また、受信、送信双方向用としてSCH0 ,S
CH1 を用い受信回路1及び送信回路13に接続されて
いる。そして、送信専用に送信線TxDを用い送信回路
13に接続されている。FIG. 1 is a block diagram showing the overall construction of a high-speed LAN device according to the present invention. An outline of the diagram will be explained with reference to RxD, SCH 0 , SCH 1 , and TxD in the figure.
Is equivalent to one pair of 10BASE-T standard UTP cables. In the present invention, of the four pairs of UTP cables, the reception line RxD is exclusively used for reception and is connected to the reception circuit 1. In addition, SCH 0 , S for bidirectional reception and transmission
It is connected to the receiving circuit 1 and the transmitting circuit 13 by using CH 1 . Then, it is connected to the transmission circuit 13 by using the transmission line TxD exclusively for transmission.
【0018】そして、本装置では高速でデータを送るた
め、送信時には送信回路13からTxDとSCH0 ,S
CH1 の3ペアを並列して送信させる。又、受信の場合
には、受信回路1にRxDとSCH0 ,SCH1 の3ペ
アを同時に並列受信させる。かかる構成によって、各U
TPケーブルは、1ペア当り100Mbpsの1/3の
33.4Mbpsの速度で100Mbpsの伝送を行う
ことができる。また、本発明は常にTxDとRxDなる
送信線と受信線を固定して配備することによって、全二
重通信,すなわち、送信しながら受信を行うことが可能
とされており、通信手順上の効率が良い。Since this apparatus sends data at a high speed, TxD and SCH 0 , S are sent from the sending circuit 13 at the time of sending.
Transmit 3 pairs of CH 1 in parallel. Further, in the case of reception, the reception circuit 1 is made to receive three pairs of RxD and SCH 0 , SCH 1 in parallel at the same time. With this configuration, each U
The TP cable can perform 100 Mbps transmission at a rate of 33.4 Mbps, which is 1/3 of 100 Mbps per pair. Further, according to the present invention, the transmission line and the reception line, which are TxD and RxD, are always fixed and arranged to enable full-duplex communication, that is, to perform reception while transmitting. Is good.
【0019】次に、本発明では、通信データの符号化と
して、NRZ符号を用いている。NRZ符号とは、デー
タ1の時高レベル(又はHigh),データ0の時低レ
ベル(又はLow)を割り当てる方式で、10(又は0
1)の2bitで1周期を形成するため、周波数がボー
レートの1/2に出来る特徴をもっている。したがっ
て、通信周波数は、通信速度33.4Mbpsの1/2
の16.7MHzとすることができる。Next, in the present invention, the NRZ code is used for coding the communication data. The NRZ code is a method of allocating a high level (or High) when data 1 and a low level (or Low) when data 0, and is 10 (or 0).
Since 1 cycle is formed by 2 bits of 1), the frequency can be halved of the baud rate. Therefore, the communication frequency is 1/2 of the communication speed of 33.4 Mbps.
Can be set to 16.7 MHz.
【0020】ところで、UTPケーブルを用いた接続で
は、装置間を絶縁して装置破壊を防ぐためパルストラン
スで仲介するのが一般的である。しかし、本装置で使用
されるNRZ符号は、パルストランスでの絶縁を行うこ
とが出来ない。(パルストランスは交流波しか通過する
ことが出来ない。NRZ符号で1又は0が連続した場合
直流とみなされパルストランスを通過出来なくなる。)By the way, in the connection using the UTP cable, it is general to intervene with a pulse transformer in order to insulate the devices from each other and prevent the devices from being destroyed. However, the NRZ code used in this device cannot perform insulation in the pulse transformer. (The pulse transformer can only pass AC waves. When 1 or 0 continues in the NRZ code, it is regarded as DC and cannot pass through the pulse transformer.)
【0021】そこで本発明では、図6の送信回路13に
示すように、送信データSDの一方を、電流ブースタ回
路を通じてパルストランスの片方に接続し、もう一方を
同じ送信データsdを位相遅延回路55a〜55cを通
して位相を遅らせた後、同様に電流ブースタ回路57a
〜58dを通じてパルストランス21b〜21dの対片
方に接続している。これにより、図7の送受信波形に示
すようにデータの変化点のみを送ることができ、パルス
トランスを駆動できる。Therefore, in the present invention, as shown in the transmission circuit 13 of FIG. 6, one of the transmission data SD is connected to one of the pulse transformers through the current booster circuit, and the other one of the transmission data sd is connected to the phase transmission circuit 55a. Similarly, after delaying the phase through 55c, the current booster circuit 57a
The pulse transformers 21b to 21d are connected to one side of the pulse transformers 21b to 21d. As a result, as shown in the transmission / reception waveform of FIG. 7, only the data change point can be sent, and the pulse transformer can be driven.
【0022】次に通信手順の高速化について説明する。
図2は、通信フレームの構成を示す図である。図示のよ
うに、ある一義的に決められたビット符号列(例えば5
0Bit)をフレームとする。このフレームにおけるビ
ットのかたまりのことを、本発明ではトークンと称す
る。フレームの構造として開始を示すスタートビットS
Bと終了を示すストップビットEBにはさまれて意味付
されたビット列がある構成をもつ(RS232Cと同
様)。勿論、スタートビットSB及びストップビットE
Bは1ビットに限って定義される必要はなく、例えば、
スタートビットSBは11111のように5ビットの連
続した符号を定義しても良い。Next, speeding up of the communication procedure will be described.
FIG. 2 is a diagram showing the structure of a communication frame. As shown in the figure, a uniquely determined bit code string (for example, 5
0 Bit) is a frame. The chunk of bits in this frame is called a token in the present invention. Start bit S indicating the start as a frame structure
It has a configuration in which there is a bit string with a meaning sandwiched between B and a stop bit EB indicating the end (similar to RS232C). Of course, start bit SB and stop bit E
B does not need to be defined to be limited to 1 bit, for example,
The start bit SB may define a 5-bit continuous code like 11111.
【0023】本発明のフレーム構成では、フレーム中に
フレーム種類を区別されたビット(フレーム種別部F
B)を設けてトークンの種類を定義して多重化すること
を特徴とする。フレーム種別部FBは、大きくはデータ
とコマンドに分けられる。例えばデータであればビッ
ト”1”とし、コマンドであればビット”0”とする。
装置では、このフレーム種別部の種類を判断して、同様
に送られるフレーム中のデータ部DBが、受信の際どこ
に格納されたり、又は何等かの指令となる。According to the frame structure of the present invention, the bits (frame type portion F) in which the frame type is distinguished are included in the frame.
B) is provided to define the types of tokens for multiplexing. The frame type part FB is roughly divided into data and commands. For example, the bit is "1" for data and the bit "0" for a command.
In the device, the type of the frame type portion is judged, and the data portion DB in the frame similarly sent is stored at the time of reception or becomes an instruction of some kind.
【0024】以下、本装置全体構成を図1を用いて詳細
に説明する。受信フレームは受信回路1に入力され識別
される。よって受信フレーム(トークン)は認識され
た、その種別に応じて準備されたバッファやメモリに格
納されるようになっている。受信回路1は、アドレス設
定回路2によりLAN上の番号が設定される。The overall structure of this apparatus will be described in detail below with reference to FIG. The received frame is input to the receiving circuit 1 and identified. Therefore, the received frame (token) is stored in the recognized buffer or memory prepared according to its type. In the receiving circuit 1, a number on the LAN is set by the address setting circuit 2.
【0025】本発明の一実施例として前記トークンは、
通信効率を上げるために、データとして定義されたトー
クンと、コマンドとして定義された計5種類のトークン
を有する。これらのトークンは、其々に対応したバッフ
ァが設けられる。まず、データとして定義されたトー
クンは送受信FIFOメモリ3に格納される。In one embodiment of the present invention, the token is
In order to improve communication efficiency, it has a total of five types of tokens defined as data and commands. A buffer corresponding to each of these tokens is provided. First, the token defined as data is stored in the transmission / reception FIFO memory 3.
【0026】また、コマンドとして定義されたトークン
は、本実施例ではさらに、受信コマンド、受信ポー
ト、内部ステータス送信トリガ、送信ポート送信ト
リガの4種類に分類して認識される。Further, the token defined as a command is further classified and recognized in the present embodiment into four types of a reception command, a reception port, an internal status transmission trigger and a transmission port transmission trigger.
【0027】受信コマンドは、受信コマンドバッファ
5に格納され、且つCPUに対する割込要求信号S1を
発生させる。 受信ポートは受信ポートバッファ7に格納され、出力
ポート信号S2を発生させ、例えばランプの表示等を行
う目的で利用される。The received command is stored in the received command buffer 5 and generates an interrupt request signal S1 for the CPU. The reception port is stored in the reception port buffer 7 and is used to generate an output port signal S2 and to display, for example, a lamp.
【0028】内部ステータス送信トリガは、内部ステ
ータスバッファ9に出力される。この内部ステータス送
信トリガの入力により、内部ステータスバッファ9に格
納された内容が信号S3として出力される。この内部ス
テータスバッファ9には、受信回路1から受信エラー表
示信号S7、および送受信FIFOメモリ3からFIF
O状態表示信号S8が格納される。 送信ポート送信トリガは、送信ポートバッファ11に
入力される。送信ポートバッファ11には、入力ポート
の状態である入力ポート信号S5が格納されており、送
信ポート送信トリガにより、格納内容を信号S6として
出力させる。The internal status transmission trigger is output to the internal status buffer 9. By the input of the internal status transmission trigger, the contents stored in the internal status buffer 9 are output as the signal S3. The internal status buffer 9 has a reception error display signal S7 from the reception circuit 1 and a transmission / reception FIFO memory 3 to FIFO.
The O state display signal S8 is stored. The transmission port transmission trigger is input to the transmission port buffer 11. The input port signal S5 which is the state of the input port is stored in the transmission port buffer 11, and the stored contents are output as the signal S6 by the transmission port transmission trigger.
【0029】発明人の調査により、これらのコマンド類
〜に属する動作は、通信するデータの情報量がデー
タとしてのトークンに比較して少ない。これにより、
コマンドのトークン〜は、RxDとTxDの2ペア
のみを用いて動作させる。According to the investigation by the inventor, in the operations belonging to these commands, the information amount of data to be communicated is smaller than that of a token as data. This allows
The command token ~ is operated using only two pairs of RxD and TxD.
【0030】これに対し、データとしてのトークンは
情報量が多いため、3ペアを用いて高速化させる。図3
は、受信回路1の内部構成を示すブロック図である。受
信回路1は、UTPケーブルのうち、RxD,SC
H0 ,SCH1 の3本の端部にそれぞれ同一構成の受信
入力部20a,20b,20cが設けられる。受信入力
部20aについて説明すると、RxDを受信するパルス
トランス21aを通じて、+方向のレベルを感知するも
のと−方向のレベルを感知する2つの比較器22,23
に接続される。On the other hand, since the token as data has a large amount of information, the speed is increased by using 3 pairs. Figure 3
FIG. 3 is a block diagram showing an internal configuration of the receiving circuit 1. Receiving circuit 1 uses RxD, SC among UTP cables.
Reception input sections 20a, 20b, 20c having the same configuration are provided at the three ends of H 0 and SCH 1 , respectively. Explaining the reception input unit 20a, two comparators 22 and 23 that sense a level in the + direction and a level that senses in the-direction are transmitted through a pulse transformer 21a that receives RxD.
Connected to.
【0031】また、ピークホールド回路25と反転回路
26及び減衰回路27a,27bにより、各々の比較器
22,23の検知レベルの闘値が自動調整される。減衰
回路27a,27bの減衰量は、回路を構成するCMO
S,TTL等の素子毎や線路状態によってバックグラン
ドノイズが異なる。このため、減衰量を高くしすぎる
と、データを検知する確率が落ちる。Further, the peak hold circuit 25, the inverting circuit 26 and the attenuation circuits 27a and 27b automatically adjust the threshold value of the detection level of each of the comparators 22 and 23. The attenuation amounts of the attenuation circuits 27a and 27b are the same as those of the CMO that constitutes the circuit
Background noise varies depending on each element such as S and TTL and the line state. Therefore, if the attenuation amount is set too high, the probability of detecting data decreases.
【0032】そこで、減衰回路27a,27bの減衰量
は、装置ごとに安定する値を用い、減衰値は通常1/2
や1/3が適することが発明人の実験によって確かめら
れている。尚、上記ピークホールド回路25〜減衰回路
27a,27bまでの回路は、3つの受信入力部20a
〜20cに単一構成で共通接続するようにしてもよい。
また、減衰回路27a,27bを共通化して設けてもよ
い。Therefore, the attenuation amount of each of the attenuation circuits 27a and 27b is a value that stabilizes for each device, and the attenuation value is normally 1/2.
It has been confirmed by experiments by the inventor that 1/3 is suitable. The circuits from the peak hold circuit 25 to the attenuation circuits 27a and 27b are composed of three reception input units 20a.
20c to 20c may be commonly connected in a single configuration.
Further, the attenuation circuits 27a and 27b may be commonly provided.
【0033】比較器22,23を通して接続されたフリ
ップフロップ29はセット及びリセット動作を行うRS
フリップフロップで構成される。このフリップフロップ
29は、+方向の比較器22の感知によりセット、即
ち、RD信号が1(又はHigh)となり、−方向の比
較器23の感知によりリセット、即ちRD信号が0(又
はLow)となる。受信データRxDからRDまでの動
作の様子は図7の送受信波形に示されている。The flip-flop 29 connected through the comparators 22 and 23 performs RS for performing set and reset operations.
It consists of flip-flops. This flip-flop 29 is set by the detection of the comparator 22 in the + direction, that is, the RD signal becomes 1 (or High), and reset by the detection of the comparator 23 in the-direction, that is, the RD signal becomes 0 (or Low). Become. The manner of operation from the reception data RxD to RD is shown in the transmission / reception waveform of FIG.
【0034】RD信号は、受信クロック再生回路30に
よって受信クロックRCLKが再生される。このため、
受信クロック再生回路30内には、パルス発生回路及び
位相同期回路が設けられている。受信フレーム検出回路
32では受信クロックRCLKに同期して、RD信号を
認識し、スタートビット及びストップビットを認識し
て、受信フレームの有効期間受信フレーム検出信号S1
0が出力される。The reception clock reproduction circuit 30 reproduces the reception clock RCLK from the RD signal. For this reason,
A pulse generation circuit and a phase synchronization circuit are provided in the reception clock recovery circuit 30. The reception frame detection circuit 32 recognizes the RD signal, recognizes the start bit and the stop bit in synchronization with the reception clock RCLK, and detects the reception frame detection signal S1 of the valid period of the reception frame.
0 is output.
【0035】受信クロック再生回路30と受信フレーム
検出回路32の出力の一部は、AND回路31を介して
シフトレジスタ34a〜34cにトリガ入力されてい
る。このトリガは、受信クロックRCLKである。これ
により、受信フレーム検出信号S10が有効な期間、シ
フトレジスタ34aでは所定ビット長の受信データRD
の取込みを行い、結果を受信データバスRDBに出力す
る。A part of the outputs of the reception clock reproduction circuit 30 and the reception frame detection circuit 32 is input to the shift registers 34a to 34c via the AND circuit 31 as a trigger. This trigger is the receive clock RCLK. As a result, while the reception frame detection signal S10 is valid, the shift register 34a receives the reception data RD having a predetermined bit length.
Are taken in and the result is output to the reception data bus RDB.
【0036】受信フレーム検出回路32の出力は、受信
フレーム識別回路36にトリガ入力され、受信フレーム
識別回路36では受信データバスRDB上の〜のト
ークンの種類を判断する。この受信フレーム識別回路3
6は、受信フレーム検出信号S10の終了端に同期して
前記各トークン〜に夫々対応する受信FIFO書込
信号S12,受信コマンド書込信号S13,受信ポート
書込信号S14,内部ステータス送信トリガS15,送
信ポート送信トリガS16のいずれかを出力する。The output of the reception frame detection circuit 32 is input to the reception frame identification circuit 36 as a trigger, and the reception frame identification circuit 36 determines the types of tokens on the reception data bus RDB. This reception frame identification circuit 3
Reference numeral 6 denotes a reception FIFO write signal S12, a reception command write signal S13, a reception port write signal S14, an internal status transmission trigger S15, which correspond to each of the tokens, in synchronization with the end of the reception frame detection signal S10. Any one of the transmission port transmission triggers S16 is output.
【0037】また、SCH0 ,SCH1 には、受信入力
部20b,20c及び後段にシフトレジスタ34b,3
4cが設けられ、受信される所定ビット長の受信データ
RDを順次受信データバスRDBに出力する。以上説明
した受信回路1の各信号の状態は、図4の受信タイミン
グ図に示されている。The reception input units 20b and 20c of the SCH 0 and SCH 1 and the shift registers 34b and 3 of the rear stage are provided.
4c is provided, and the received data RD having a predetermined bit length to be received are sequentially output to the received data bus RDB. The state of each signal of the receiving circuit 1 described above is shown in the reception timing chart of FIG.
【0038】次に、図5は、送受信FIFOメモリ3の
構成を示す図であり、データとしてのトークンを格納す
る。FIFOメモリ3は、2個のFIFO1(40)と
FIFO2(42)を有している。これらFIFO1と
FIFO2は、セレクタ44a、44b、44cにより
連結あるいは結合したメモリエリアを構成でき、また、
FIFO結合回路46によってFIFO1とFIFO2
のFIFO動作が制御される。Next, FIG. 5 is a diagram showing the structure of the transmission / reception FIFO memory 3, which stores tokens as data. The FIFO memory 3 has two FIFOs 1 (40) and 2 (42). These FIFO1 and FIFO2 can form a memory area connected or combined by selectors 44a, 44b, 44c, and
The FIFO coupling circuit 46 causes the FIFO1 and the FIFO2 to
The FIFO operation of is controlled.
【0039】受信データバスRDBは、セレクタ44a
の入力Aに接続され、FIFO2の入力Dは出力Yに接
続されている。また、FIFO2の出力QはCPUデー
タバスCPUDBに出力される。該CPUデータバスC
PUDBの一部は、セレクタ44bの入力Aに接続さ
れ、FIFO1の入力Dは、出力Yに接続される。FI
FO1の出力Qはセレクタ44cの入力Aに接続される
とともに、FIFO結合回路46に入力される。The reception data bus RDB is the selector 44a.
Of the FIFO2 and the output D of the FIFO2 is connected to the output Y. The output Q of the FIFO2 is output to the CPU data bus CPUDB. The CPU data bus C
A part of PUDB is connected to the input A of the selector 44b, and the input D of the FIFO1 is connected to the output Y. FI
The output Q of FO1 is connected to the input A of the selector 44c and is also input to the FIFO coupling circuit 46.
【0040】FIFO結合回路46の出力は、セレクタ
44aの入力Bに接続される。また、受信データバスR
DBの一部は、セレクタ44bの入力Bに接続される。
さらに、CPUデータバスCPUDBの一部は、セレク
タ44cの入力Bに接続されている。The output of the FIFO coupling circuit 46 is connected to the input B of the selector 44a. Also, the reception data bus R
A part of DB is connected to the input B of the selector 44b.
Further, a part of the CPU data bus CPUDB is connected to the input B of the selector 44c.
【0041】そして、セレクタ44cの出力Yには、送
信1フレームバッファ47が設けられ、1フレーム毎に
送信データバスSDB上に送信データSDを出力する。The output Y of the selector 44c is provided with a transmission 1-frame buffer 47, which outputs the transmission data SD on the transmission data bus SDB for each frame.
【0042】上記FIFO1,2の連結分離動作は、C
PUから入力されるメモリ構成選択信号S11により制
御される。メモリ構成選択信号S11が2値信号の”
0”(又はLow)のときには、各セレクタ44a〜4
4cは、出力Yに入力Aが切り換えられてつながる。こ
れにより、FIFO2は受信データバスRDBからの受
信データRDを格納する受信用FIFOメモリとして使
用される。また、FIFO1はCPUデータバスCPU
DBからの送信データSDを格納する送信用FIFOメ
モリとして使用される。The connection / separation operation of the FIFOs 1 and 2 is performed by C
It is controlled by the memory configuration selection signal S11 input from PU. The memory configuration selection signal S11 is a binary signal
When it is 0 "(or Low), each selector 44a-4
4c is connected to the output Y by switching the input A. As a result, the FIFO 2 is used as a reception FIFO memory that stores the reception data RD from the reception data bus RDB. FIFO1 is a CPU data bus CPU
It is used as a transmission FIFO memory for storing transmission data SD from the DB.
【0043】また、メモリ構成選択信号S11を”1”
(又はHigh)にすると、各セレクタ44a〜44c
は出力Yに入力Bを切り換えてつながる。これにより、
FIFO1とFIFO2が連結し、受信データバスRD
Bの受信データRDがFIFO1,2に格納される。こ
のときのFIFO1,2はいずれも受信用FIFOメモ
リとして使用され、分離した場合に比してFIFO受信
メモリの倍の容量のデータを受信することが出来る。Further, the memory configuration selection signal S11 is set to "1".
(Or High), the selectors 44a to 44c
Is connected to the output Y by switching the input B. This allows
FIFO1 and FIFO2 are connected and receive data bus RD
The reception data RD of B is stored in the FIFOs 1 and 2. Both of the FIFOs 1 and 2 at this time are used as a reception FIFO memory and can receive data having a capacity double that of the FIFO reception memory as compared with the case of separation.
【0044】このように受信データRDの受信時にFI
FO1,2を連結して構成した場合、送信側はFIFO
2の容量分のデータを送信し、受信側のCPUがFIF
O2のデータを読み出している間も、さらにFIFO1
の容量分のデータを続けて送ることが出来るため、通信
路上のデータを途切れることなく送り続けることが出来
る。Thus, when receiving the reception data RD, the FI is received.
When FO1 and FO2 are connected, the transmitting side is FIFO
The data for the capacity of 2 is transmitted, and the CPU on the receiving side
While reading the data of O2, FIFO1
Since it is possible to continuously send data for the capacity of, it is possible to continuously send data on the communication path without interruption.
【0045】さらに受信側は、受信中でもTxDを用い
た送信による全二重通信が可能であるから、FIFO2
のデータを読出し終了時コマンドとしてのトークンを送
信側に送ることにより、送信側が、FIFO1の容量分
のデータを送り終わった所で、このFIFO2の読出し
終了を検査することにより、さらに続けて、次のFIF
O2の容量分のデータを送ることが出来る。Further, the receiving side can perform full-duplex communication by transmission using TxD even during reception, so that the FIFO2
By sending a token as a command at the end of reading of the data of No. 2 to the sending side, the sending side has finished sending the data of the capacity of FIFO 1, and by checking the reading end of this FIFO 2, FIF
Data of O2 capacity can be sent.
【0046】FIFOメモリ40,42は、セレクタ4
4a〜44cやFIFO結合回路46に比較して回路規
模が大きいため、送信用のFIFOメモリと、受信用に
2倍の容量のFIFOメモリを用いる従来方法に比較し
て、本装置のFIFO構成によればFIFOメモリ分の
回路規模を2/3に小さく出来る利点を有する。The FIFO memories 40 and 42 are the selector 4
4a to 44c and the FIFO coupling circuit 46 have a larger circuit scale, so that the FIFO configuration of the present device can be compared to the conventional method using a FIFO memory for transmission and a FIFO memory having a double capacity for reception. According to this, there is an advantage that the circuit scale for the FIFO memory can be reduced to 2/3.
【0047】次に、図6は、送信回路13の構成を示す
ブロック図である。送信回路13には、送信要求調停回
路51が設けられる。この送信要求調停回路51には、
送信要求の要因となる送信FIFOメモリ3からの送信
要求信号S17と、内部ステータスバッファ9からの内
部ステータスの送信要求信号S18と、送信ポートバッ
ファ11からの送信ポート送信要求信号S19が入力さ
れる。送信要求調停回路51は、同時に各信号の要求が
あった場合に要求を調整し、要求を受けつけたものに答
えとしてのACK信号を返すと共に、送信クロック発生
回路52に、クロック発生の指令信号を出力する。Next, FIG. 6 is a block diagram showing the structure of the transmission circuit 13. The transmission circuit 13 is provided with a transmission request arbitration circuit 51. In this transmission request arbitration circuit 51,
The transmission request signal S17 from the transmission FIFO memory 3, which is a factor of the transmission request, the transmission request signal S18 of the internal status from the internal status buffer 9, and the transmission port transmission request signal S19 from the transmission port buffer 11 are input. The transmission request arbitration circuit 51 adjusts the requests when there is a request for each signal at the same time, returns an ACK signal as an answer to the one that received the request, and sends a command signal for clock generation to the transmission clock generation circuit 52. Output.
【0048】指令を受けた送信クロック発生回路52
は、送信クロックSCLKをシフトレジスタ53a〜5
3cと、位相遅延回路55a〜55cに出力する。これ
により、シフトレジスタ53a〜53cに格納された送
信データSDは、電流ブースター回路57a〜58d及
びパルストランス21b〜21dを経て、通信線Tx
D,SCH0 ,SCH1 に所定ビット長づつ出力され
る。A transmission clock generation circuit 52 which receives a command
Transmits the transmission clock SCLK to the shift registers 53a-5
3c and the phase delay circuits 55a to 55c. As a result, the transmission data SD stored in the shift registers 53a to 53c passes through the current booster circuits 57a to 58d and the pulse transformers 21b to 21d and then the communication line Tx.
D, SCH 0 , and SCH 1 are output in predetermined bit lengths.
【0049】図中双方向線であるSCH0 とSCH1 に
対応する電流ブースター回路58a〜58dには、出力
を高インピーダンスに切換制御するための機能が設けら
れる。そして、FIFOメモリ3の出力要求に対する送
信時の場合に限り、送信要求調停回路51がこの電流ブ
ースター回路58a〜58dに信号CBUFEN1を出
力し、送信可能とするよう制御している。The current booster circuits 58a to 58d corresponding to the bidirectional lines SCH 0 and SCH 1 in the figure are provided with a function for switching the output to a high impedance. Then, the transmission request arbitration circuit 51 outputs the signal CBUFEN1 to the current booster circuits 58a to 58d to control the output request of the FIFO memory 3 so that the transmission is possible only when the transmission request is transmitted.
【0050】すなわち、SCH0 とSCH1 の双方向線
及びパルストランス21b,21cは受信回路1のそれ
と同一のもので共通に使用され、この信号は双方向通信
を行うものであるため、送信期間以外は高インピーダン
スを保たないと、受信動作時に障害となることに基づい
ている。上記送信回路13の動作タイミングは、図8の
タイムチャートに示されている。また、図中SCH0 と
SCH1 はデータ送信時以外は高インピーダンスレベル
(”1”でも”0”でもない)に保持された状態が記載
されている。That is, the bidirectional lines of SCH 0 and SCH 1 and the pulse transformers 21b and 21c are the same as those of the receiving circuit 1 and are commonly used. Since this signal is used for bidirectional communication, the transmission period Other than that, it is based on the fact that if the high impedance is not maintained, it becomes an obstacle during the receiving operation. The operation timing of the transmission circuit 13 is shown in the time chart of FIG. Further, in the figure, SCH 0 and SCH 1 are described as being held at a high impedance level (not “1” or “0”) except during data transmission.
【0051】以上説明した装置の具体的な通信手順の一
例は、図9のデータ通信手順図に図示されている。LA
Nの主要形態として、サーバと称する全体を管理するパ
ーソナルコンピュータを主軸に、クライアントと称する
利用者側のパーソナルコンピュータ端末が接続されるク
ライアントサーバ型が一般的であるので、この型を用い
て説明する。An example of a concrete communication procedure of the apparatus described above is shown in the data communication procedure diagram of FIG. LA
As a main form of N, a client-server type in which a personal computer called a client and a personal computer terminal on the user side are connected to a personal computer that manages the whole called a server is generally used, and therefore this type will be used for description. .
【0052】サーバ,クライアントとも初期化に於い
て、送受信FIFOメモリは分離して設定される。さら
にサーバ,クライアントとも図1に示すアドレス設定回
路2にてアドレス設定を行い、各々同一のアドレス(L
AN上のアドレス)が、個別のものとなるように設定す
る。初期化が終わると、サーバはどのクライアントが、
通信の要求を出しているかを検査するポーリングと称す
る動作を行う。In the initialization of both the server and the client, the transmission / reception FIFO memory is set separately. Further, both the server and the client perform address setting by the address setting circuit 2 shown in FIG.
The address on the AN) is set to be unique. After initialization, the server will
An operation called polling for checking whether a communication request is issued is performed.
【0053】本発明では、目的とするクライアントに送
信ポート送信トリガのトークンを発行して行う。送信
要求のクライアントは、ある決められた入力ポートを要
求有を示すレベルにすることによって、サーバが、発行
した送信ポート送信要求信号S19により、返って来た
受信ポートのトークンを判定して、そのクライアント
の要求の有無を判断する。要求がない場合は次のクライ
アントを同様に検査して回る。検査中要求を発見する
と、クライアントに対して送信可を示す受信コマンド
のトークンを送る。In the present invention, a token for a transmission port transmission trigger is issued to a target client. The client of the transmission request sets a certain input port to a level indicating that there is a request, and the server judges the token of the reception port returned by the transmission port transmission request signal S19 issued by the server, Determine if there is a client request. If there is no request, check the next client in the same way. If a request is found during inspection, the token of the received command indicating that transmission is possible is sent to the client.
【0054】通信要求にはサーバからの送信を要求する
ものと、クライアントからの送信を要求するものがある
ので、この違いは、入力ポートのビットを定義して行
う。図では、クライアントからの送信要求の場合を記載
している。サーバはクライアントに対する送信可の通知
と同じく(又は以前に)受信用FIFOをFIFO1と
2を連結した構成に変える。Since some communication requests request transmission from the server and some request transmission from the client, this difference is made by defining the bit of the input port. The figure shows the case of a transmission request from a client. The server changes the reception FIFO into a configuration in which the FIFOs 1 and 2 are connected in the same manner (or before) as the notification of the transmission permission to the client.
【0055】クライアントは送信可の通知を受け取る
と、FIFO2の容量分のデータを送信し、続けてサー
バの内部ステータスを送るための内部ステータス送信ト
リガのトークンを発行する。返って来たサーバの内部
ステータス内容を検査し、受信エラーの発生がなければ
FIFO2分のデータを送った通知を受信コマンドの
トークンを用いて行い、さらに続けてFIFO1の容量
分のデータを送る。もし、内部ステータスの結果にエ
ラーがある場合は先に送ったFIFO2容量分のデータ
中に誤りがあると通知し受信コマンドのトークンを用
いて行い、同一のデータを再度送る手続きを行う。同様
の手順をくり返し、送信するデータが終了したら入力ポ
ートの通信要求ビットを要求無にもどし、データ送信終
了の通知を、受信コマンドのトークンを用いてサーバ
に行う。When the client receives the notification that transmission is possible, the client transmits the data for the capacity of the FIFO2 and subsequently issues the token of the internal status transmission trigger for transmitting the internal status of the server. The contents of the internal status of the returned server are inspected, and if there is no reception error, the notification of sending the data of FIFO2 is sent using the token of the receiving command, and then the data of the capacity of FIFO1 is sent continuously. If there is an error in the result of the internal status, it is notified that there is an error in the data of the FIFO2 capacity transmitted earlier, the token of the reception command is used, and the same data is retransmitted. The same procedure is repeated, and when the data to be transmitted is completed, the communication request bit of the input port is returned to no request, and the data transmission completion notification is sent to the server using the token of the received command.
【0056】[0056]
【発明の効果】請求項1によれば、汎用されている4ペ
アのUTPケーブルを用い、2本が送受両用とされ、か
つ1本づつ送信、受信専用とされた構成であるため、通
信される送信信号および受信信号が各々3本の通信線を
用いて1本当たりの通信速度を低速化でき、結果、合計
した全体の通信速度を高速度化できる。また、従来から
敷設されているUTPケーブルを取り替えずとも、該高
速化を達成できる。According to the first aspect of the present invention, four pairs of general-purpose UTP cables are used, two cables are used for both transmission and reception, and one transmission and reception are carried out one by one. It is possible to reduce the communication speed per one transmission signal and reception signal using three communication lines, respectively, and as a result, it is possible to increase the total communication speed. Further, the speedup can be achieved without replacing the UTP cable which has been conventionally laid.
【0057】請求項2によれば、前記送信信号と受信信
号が各々送信回路および受信回路を介して入出力され、
かつ受信回路には受信専用線が、また、送信回路には、
送信専用線が接続された構成であるため、LAN装置同
士間で常時通信可能な全2重通信を行える。これによ
り、前記通信速度の高速化を達成しつつ送信中の受信、
および受信中の送信を行え、通信効率を向上することが
できる。According to the second aspect, the transmission signal and the reception signal are input and output via the transmission circuit and the reception circuit, respectively.
And the receiving circuit has a dedicated receiving line, and the transmitting circuit has
Since the transmission dedicated line is connected, full-duplex communication capable of always communicating between LAN devices can be performed. Thereby, the reception during the transmission while achieving the speedup of the communication speed,
Further, it is possible to perform transmission while receiving and improve communication efficiency.
【0058】請求項3によれば、通信信号を構成する通
信フレーム中にデータあるいはコマンドを示すフレーム
種別部が設けられ、受信フレーム識別回路により内容が
識別できる。また、データおよびコマンドに対応して複
数のバッファが独立して設けられた構成であるため、通
信フレームの受信効率および各種コマンドに対する応答
を簡単化および効率化できる。また、通信フレーム(ト
ークン)の種類を多数種設けることができるため、回線
上に同時に複数のトークンを出すことができる所謂、多
重化を行える。According to the third aspect of the present invention, the frame type portion indicating the data or the command is provided in the communication frame forming the communication signal, and the content can be identified by the received frame identifying circuit. Further, since a plurality of buffers are provided independently corresponding to data and commands, the communication frame reception efficiency and the response to various commands can be simplified and made more efficient. Further, since many kinds of communication frames (tokens) can be provided, so-called multiplexing can be performed in which a plurality of tokens can be simultaneously output on the line.
【0059】請求項4によれば、受信回路および送信回
路には、メモリ空間を相互に連結あるいは分離自在な2
個のFIFOメモリが設けられ、セレクタで切り換える
構成であり、特に、受信信号の受信時において2個のF
IFOメモリが連結され倍の容量を受信自在であるた
め、受信側のメモリ容量の不足による通信信号の通信待
ち等が生じることがなく、前記高速化を達成しつつ通信
を効率化できる。According to the fourth aspect of the present invention, the receiving circuit and the transmitting circuit can be connected or separated from each other in a memory space.
The FIFO memory is provided and the selector is used for switching. Especially, when the reception signal is received, two FIFOs are used.
Since the IFO memory is connected and the double capacity can be received freely, there is no need to wait for communication of communication signals due to lack of memory capacity on the receiving side, and communication can be made efficient while achieving the speedup.
【0060】請求項5によれば、受信回路には、受信信
号の受信レベルを判断するピークホールド回路と、減衰
回路と、比較器が設けられた構成であるため、ノイズレ
ベル、LAN装置相互間の入出力レベルに応じた最適な
受信レベルが自動的に設定でき、通信誤りの発生等を防
止でき安定した通信を行える。According to the present invention, since the receiving circuit is provided with the peak hold circuit for judging the receiving level of the received signal, the attenuating circuit, and the comparator, the noise level and the LAN device are connected to each other. The optimum receiving level according to the input / output level of can be automatically set, the occurrence of communication errors can be prevented, and stable communication can be performed.
【0061】請求項6によれば、通信信号としてNRZ
符号を用いるが、位相遅延回路により原信号と送信クロ
ックの1/2位相を遅延させた信号によりパルストラン
スを介して出力することができる。According to the sixth aspect, the NRZ is used as the communication signal.
Although a code is used, a signal obtained by delaying the original signal and a half phase of the transmission clock by the phase delay circuit can be output via the pulse transformer.
【0062】請求項7によれば、送受両用の通信線は、
受信回路及び送信回路の双方に接続されているが、該送
受両用の通信線に設けられる電流ブースター回路は、前
記送信データが出力する期間以外の期間中、高インピー
ダンスにされるため、受信動作時の障害を防止できる。According to claim 7, the communication line for both transmission and reception is
Although connected to both the receiving circuit and the transmitting circuit, the current booster circuit provided in the communication line for both transmission and reception is in a high impedance state during a period other than the period during which the transmission data is output. Can prevent the obstacles.
【図1】本発明の高速LAN装置の全体構成を示すブロ
ック図。FIG. 1 is a block diagram showing the overall configuration of a high-speed LAN device according to the present invention.
【図2】通信フレームの構成を示す図。FIG. 2 is a diagram showing a configuration of a communication frame.
【図3】受信回路の内部構成を示すブロック図。FIG. 3 is a block diagram showing an internal configuration of a receiving circuit.
【図4】受信回路の動作タイミングを示す図。FIG. 4 is a diagram showing an operation timing of a receiving circuit.
【図5】送受信FIFOメモリの構成を示す図。FIG. 5 is a diagram showing a configuration of a transmission / reception FIFO memory.
【図6】送信回路13の構成を示すブロック図。FIG. 6 is a block diagram showing a configuration of a transmission circuit 13.
【図7】送受信波形を示す図。FIG. 7 is a diagram showing a transmission / reception waveform.
【図8】送信回路の動作タイミングを示す図。FIG. 8 is a diagram showing an operation timing of a transmission circuit.
【図9】本装置のデータ通信手順を示す図。FIG. 9 is a diagram showing a data communication procedure of the present apparatus.
1…受信回路、3…送受信FIFOメモリ、5…受信コ
マンドバッファ、7…受信ポートバッファ、9…内部ス
テータスバッファ、11…送信ポートバッファ、13…
送信回路、21a〜21d…パルストランス、22,2
3…比較器、25…ピークホールド回路、26…反転回
路、27a,27b…減衰回路、36…受信フレーム識
別回路、40…FIFO1,42…FIFO2、44a
〜44c…セレクタ、51…送信要求調停回路、55a
〜55c…位相遅延回路、57a,57b,58a〜5
8d…電流ブースター回路、SD…送信データ、RD…
受信データ、RxD…受信信号(受信専用線)、TxD
…送信信号(送信専用線)、SCH0 ,SCH1 …送受
両用の通信線、FB…フレーム種別部。1 ... Reception circuit, 3 ... Transmission / reception FIFO memory, 5 ... Reception command buffer, 7 ... Reception port buffer, 9 ... Internal status buffer, 11 ... Transmission port buffer, 13 ...
Transmission circuit, 21a to 21d ... Pulse transformer, 22, 2
3 ... Comparator, 25 ... Peak hold circuit, 26 ... Inversion circuit, 27a, 27b ... Attenuation circuit, 36 ... Received frame identification circuit, 40 ... FIFO1, 42 ... FIFO2, 44a
-44c ... Selector, 51 ... Transmission request arbitration circuit, 55a
-55c ... Phase delay circuits 57a, 57b, 58a-5
8d ... Current booster circuit, SD ... Transmission data, RD ...
Received data, RxD ... Received signal (receive exclusive line), TxD
... transmission signal (transmission-only line), SCH 0 , SCH 1 ... transmission / reception communication line, FB ... frame classification section.
Claims (7)
カルエリアネットワーク(LAN)において、 前記通信装置の通信線として4ペアのUTPケーブルが
用いられ、1ペアが受信専用線(RxD)とされ、1ペ
アが送信専用線(TxD)とされ、残りの2ペアが送受
両用の通信線(SCH0 ,SCH1 )とされた高速LA
N装置。1. In a local area network (LAN) for performing communication between a plurality of communication devices, four pairs of UTP cables are used as communication lines of the communication devices, and one pair is a dedicated reception line (RxD). High-speed LA in which one pair is a transmission-only line (TxD) and the remaining two pairs are transmission / reception communication lines (SCH 0 , SCH 1 ).
N device.
受両用の通信線(SCH0 ,SCH1 )が接続される受
信回路(1)と、 前記送信専用線(TxD)および前記送受両用の通信線
(SCH0 ,SCH1)が接続される送信回路(13)
とを備え、 受信専用線(RxD)および送信専用線(TxD)が常
時通信可能な全2重通信方式とされ、また、受信回路
(1)および送信回路(13)はそれぞれ接続された3
ペアの通信線により通信データを並行して高速に送受自
在なことを特徴とする請求項1記載の高速LAN装置。2. A receiving circuit (1) to which the reception exclusive line (RxD) and the communication lines for both transmission and reception (SCH 0 , SCH 1 ) are connected, and the transmission dedicated line (TxD) and communication for both transmission and reception. Transmission circuit (13) to which lines (SCH 0 , SCH 1 ) are connected
And a dedicated dedicated line (RxD) and a dedicated transmission line (TxD) are always communicable, and the receiving circuit (1) and the transmitting circuit (13) are connected to each other.
2. A high-speed LAN device according to claim 1, wherein communication data can be transmitted and received in parallel at a high speed by a pair of communication lines.
る所定のビット列からなる通信フレームには、通信内容
がデータあるいはコマンドのいずれかであることを示す
フレーム種別部(FB)が設けられ、 該フレーム種別部(FB)が示すデータおよびコマンド
に対応した複数のバッファが独立して設けられ、 前記受信回路(1)には、前記フレーム種別部(FB)
が示すデータあるいはコマンドの内容を識別する受信フ
レーム識別回路(36)が設けられた請求項2記載の高
速LAN装置。3. A frame type section (FB) indicating that the communication content is either data or a command is provided in the communication frame composed of a predetermined bit string that constitutes the communication content between the communication devices, A plurality of buffers corresponding to the data and commands indicated by the frame classification unit (FB) are independently provided, and the reception circuit (1) includes the frame classification unit (FB).
The high-speed LAN device according to claim 2, further comprising a reception frame identification circuit (36) for identifying the content of the data or command indicated by.
3)にそれぞれ接続される2個のFIFOメモリ(4
0,42)と、 該2個のFIFOメモリのメモリ空間を相互に連結ある
いは分離するセレクタ(44a〜44c)及びFIFO
結合回路(46)とを備え、 送信回路(13)からの通信データの送信時には、前記
セレクタとFIFO結合回路の切換により、前記各々の
FIFOメモリがそれぞれ送信用、受信用に分離され、 一方、受信回路(1)による通信データの受信時には、
前記セレクタの切換により前記2個のFIFOメモリが
連結され倍の容量を受信自在なことを特徴とする請求項
2記載の高速LAN装置。4. The receiving circuit (1) and the transmitting circuit (1)
2) two FIFO memories (4
0, 42) and selectors (44a to 44c) and FIFOs for connecting or separating the memory spaces of the two FIFO memories.
And a coupling circuit (46). When transmitting communication data from the transmission circuit (13), the respective FIFO memories are separated for transmission and reception by switching between the selector and the FIFO coupling circuit. When receiving the communication data by the receiving circuit (1),
3. The high-speed LAN device according to claim 2, wherein the two FIFO memories are connected by switching the selector, and a double capacity can be received.
用線(RxD)および前記送受両用の通信線(SC
H0 ,SCH1 )には、受信信号(RxD)のピーク値
を検出かつ保持するピークホールド回路(25)と、 該ピークホールド回路の出力を反転させる反転回路(2
6)と、 前記ピークホールド回路と反転回路の出力値をそれぞれ
所定量減衰させる減衰回路(27a,27b)と、 該減衰回路(27a,27b)の出力を閾値として前記
受信信号(RxD)の出力値に応じた受信データ(R
D)を出力する比較器(22,23)と、 が設けられている請求項2記載の高速LAN装置。5. The reception dedicated line (RxD) and the transmission / reception communication line (SC) in the reception circuit (1).
H 0 and SCH 1 ) include a peak hold circuit (25) that detects and holds the peak value of the received signal (RxD) and an inverting circuit (2) that inverts the output of the peak hold circuit.
6), an attenuator circuit (27a, 27b) for attenuating the output values of the peak hold circuit and the inverting circuit by a predetermined amount respectively, and an output of the received signal (RxD) with the output of the attenuator circuit (27a, 27b) as a threshold value. Received data (R
The high-speed LAN device according to claim 2, further comprising a comparator (22, 23) for outputting D).
遅延させる位相遅延回路(55a〜55c)と、 送信データ(SD)および該位相遅延回路の信号が入力
され、前記送信専用線(TxD)および前記送受両用の
通信線(SCH0 ,SCH1 )に出力し、かつ装置間の
絶縁を行うためのパルストランス(21a〜21d)と
が設けられた請求項2記載の高速LAN装置。6. An NRZ code is used as a communication signal, and the transmission circuit (13) includes phase delay circuits (55a to 55c) for delaying the phase of the transmission data (SD), the transmission data (SD) and the phase delay. The signal of the circuit is input, and the pulse transformers (21a to 21d) for outputting to the transmission dedicated line (TxD) and the communication lines for both transmission and reception (SCH 0 , SCH 1 ) and for performing insulation between the devices are provided. The high-speed LAN device according to claim 2, which is provided.
H1 )は、受信回路(1)及び送信回路(13)の双方
に接続され、 該送受両用の通信線(SCH0 ,SCH1 )には、前記
送信データ(SD)の出力期間以外に出力される信号
(CBUFEN1)の入力により高インピーダンスとさ
れうる電流ブースター回路(58a〜58d)が設けら
れたことを特徴とする請求項2または請求項6記載の高
速LAN装置。7. A communication line for both transmission and reception (SCH 0 , SC
H 1 ) is connected to both the receiving circuit (1) and the transmitting circuit (13), and is output to the communication lines (SCH 0 , SCH 1 ) for both transmission and reception except during the output period of the transmission data (SD). 7. The high-speed LAN device according to claim 2 or 6, further comprising current booster circuits (58a to 58d) which can be made to have a high impedance by inputting a signal (CBUFEN1) to be supplied.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18623593A JP2502460B2 (en) | 1993-07-28 | 1993-07-28 | High-speed LAN device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18623593A JP2502460B2 (en) | 1993-07-28 | 1993-07-28 | High-speed LAN device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0746262A true JPH0746262A (en) | 1995-02-14 |
JP2502460B2 JP2502460B2 (en) | 1996-05-29 |
Family
ID=16184724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18623593A Expired - Lifetime JP2502460B2 (en) | 1993-07-28 | 1993-07-28 | High-speed LAN device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2502460B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008219926A (en) * | 2008-04-03 | 2008-09-18 | Matsushita Electric Ind Co Ltd | Data transfer apparatus |
JP2010191913A (en) * | 2009-02-20 | 2010-09-02 | Ntt Electornics Corp | Communication device |
-
1993
- 1993-07-28 JP JP18623593A patent/JP2502460B2/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008219926A (en) * | 2008-04-03 | 2008-09-18 | Matsushita Electric Ind Co Ltd | Data transfer apparatus |
JP4582180B2 (en) * | 2008-04-03 | 2010-11-17 | パナソニック株式会社 | Data transmission equipment |
JP2010191913A (en) * | 2009-02-20 | 2010-09-02 | Ntt Electornics Corp | Communication device |
Also Published As
Publication number | Publication date |
---|---|
JP2502460B2 (en) | 1996-05-29 |
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