JPH0745824A - 半導体装置 - Google Patents
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- JPH0745824A JPH0745824A JP5185117A JP18511793A JPH0745824A JP H0745824 A JPH0745824 A JP H0745824A JP 5185117 A JP5185117 A JP 5185117A JP 18511793 A JP18511793 A JP 18511793A JP H0745824 A JPH0745824 A JP H0745824A
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Abstract
(57)【要約】 （修正有）
【目的】 高集積性を維持しつつ、ソース電極に対する
ボンディング時のゲート絶縁膜に加わるストレスを緩和
することを可能とする半導体装置を提供することであ
る。 【構成】 第１導電型の半導体基板１と、前記半導体基
板上に形成された第１導電型の低濃度層と、前記低濃度
層上に形成され前記第１導電型に対して反対導電型の第
２導電型べース領域４と、前記第２導電型べース領域内
のー部に形成された第１導電型ソース領域５とを備え
る。そして、ゲート絶縁膜７を、前記第１導電型ソース
領域内に表面より縦方向へ設けられた溝の側壁及び底面
に連続して第１導電型ソース領域の表面上一部まで形成
し、ゲート電極８は、そのゲート絶縁膜７に対応して該
第１導電型ソース領域５の表面上一部まで処設したもの
である。
ボンディング時のゲート絶縁膜に加わるストレスを緩和
することを可能とする半導体装置を提供することであ
る。 【構成】 第１導電型の半導体基板１と、前記半導体基
板上に形成された第１導電型の低濃度層と、前記低濃度
層上に形成され前記第１導電型に対して反対導電型の第
２導電型べース領域４と、前記第２導電型べース領域内
のー部に形成された第１導電型ソース領域５とを備え
る。そして、ゲート絶縁膜７を、前記第１導電型ソース
領域内に表面より縦方向へ設けられた溝の側壁及び底面
に連続して第１導電型ソース領域の表面上一部まで形成
し、ゲート電極８は、そのゲート絶縁膜７に対応して該
第１導電型ソース領域５の表面上一部まで処設したもの
である。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチ構造の縦型Ｍ
ＯＳＦＥＴで構成される半導体装置に関する。
ＯＳＦＥＴで構成される半導体装置に関する。
【０００２】
【従来の技術】従来より使用されている縦型ＭＯＳＦＥ
Ｔの断面構造としては図５に示すものがー般的であっ
た。
Ｔの断面構造としては図５に示すものがー般的であっ
た。
【０００３】図５は、従来のプレーナ構造の二重拡散型
ＭＯＳＦＥＴの縦断面図である。
ＭＯＳＦＥＴの縦断面図である。
【０００４】二重拡散型ＭＯＳＦＥＴは、二重拡散によ
りチャネルを形成するもので、例えば格子状のゲート電
極に囲まれた同一の拡散窓によりチャネル領域形成用の
不純物拡散と、ソース領域形成用の不純物拡散とを行う
ものである。
りチャネルを形成するもので、例えば格子状のゲート電
極に囲まれた同一の拡散窓によりチャネル領域形成用の
不純物拡散と、ソース領域形成用の不純物拡散とを行う
ものである。
【０００５】図５に示すＭＯＳＦＥＴは、Ｎ+ 型高濃度
シリコン基板１０１を有し、その基板１０１の表面上に
はＮ- 型低濃度シリコンエピタキャル層１０２が形成さ
れている。この基板１０１及びエピタキャル層１０２に
よってドレイン領域が形成され、基板１０１の裏面には
ドレイン電極１０３が形成されている。
シリコン基板１０１を有し、その基板１０１の表面上に
はＮ- 型低濃度シリコンエピタキャル層１０２が形成さ
れている。この基板１０１及びエピタキャル層１０２に
よってドレイン領域が形成され、基板１０１の裏面には
ドレイン電極１０３が形成されている。
【０００６】前記Ｎ- エピタキャル層１０２内にはＰ型
不純物拡散領域（以下、Ｐ型ベース領域という）１０４
が形成され、さらに該Ｐ型ベース領域１０４内には、Ｎ
+ 型不純物拡散領域（以下、Ｎ+ 型ソース領域という）
１０５が形成されている。また、Ｎ- 型エピタキャル層
１０２とＰ型ベース領域１０４との上には、Ｎ+ 型ソー
ス領域１０５の一部表面上まで延在するゲート絶縁膜１
０６とこれを介してゲート電極１０７が形成されてい
る。
不純物拡散領域（以下、Ｐ型ベース領域という）１０４
が形成され、さらに該Ｐ型ベース領域１０４内には、Ｎ
+ 型不純物拡散領域（以下、Ｎ+ 型ソース領域という）
１０５が形成されている。また、Ｎ- 型エピタキャル層
１０２とＰ型ベース領域１０４との上には、Ｎ+ 型ソー
ス領域１０５の一部表面上まで延在するゲート絶縁膜１
０６とこれを介してゲート電極１０７が形成されてい
る。
【０００７】ゲート電極１０７上には、層間絶縁膜１０
８及びソース電極１０９が形成され、これらが複数の単
位ＦＥＴセル全てに接続されている。また、ゲート電極
１０７は層間絶縁膜１０８の一部に開口されたコンタク
ト用窓によってゲート配線電極（図示省略）と接続がと
られる。さらに、ソース電極１０９からの外部引出し用
ボンディングワイヤ１１０は、ＦＥＴセルの集積度アッ
プのため、特別なパット領域を設けないでＦＥＴセル上
に形成されている。
８及びソース電極１０９が形成され、これらが複数の単
位ＦＥＴセル全てに接続されている。また、ゲート電極
１０７は層間絶縁膜１０８の一部に開口されたコンタク
ト用窓によってゲート配線電極（図示省略）と接続がと
られる。さらに、ソース電極１０９からの外部引出し用
ボンディングワイヤ１１０は、ＦＥＴセルの集積度アッ
プのため、特別なパット領域を設けないでＦＥＴセル上
に形成されている。
【０００８】このようなプレーナ構造の二重拡散型ＭＯ
ＳＦＥＴのオン抵抗成分は、図５に示すようにチャネル
抵抗Ｒｃｈ、蓄積層抵抗Ｒａｃ、ＪＦＥＴ抵抗ＲJ 、及
びエピ部抵抗Ｒｅｐｉの４つに大きく分けられる。この
構造においては、ゲート電極１０７の幅を小さくする
と、ＪＦＥＴ抵抗ＲJ が急激に増大してしまい、セルの
高集積化、即ちオン抵抗の低減には限界がある。
ＳＦＥＴのオン抵抗成分は、図５に示すようにチャネル
抵抗Ｒｃｈ、蓄積層抵抗Ｒａｃ、ＪＦＥＴ抵抗ＲJ 、及
びエピ部抵抗Ｒｅｐｉの４つに大きく分けられる。この
構造においては、ゲート電極１０７の幅を小さくする
と、ＪＦＥＴ抵抗ＲJ が急激に増大してしまい、セルの
高集積化、即ちオン抵抗の低減には限界がある。
【０００９】そこで、縦方向にチャネルを形成した図６
に示すようなトレンチ構造のＭＯＳＦＥＴが提案されて
いる。
に示すようなトレンチ構造のＭＯＳＦＥＴが提案されて
いる。
【００１０】図６は、従来のトレンチ構造の二重拡散型
ＭＯＳＦＥＴの縦断面図である。なお、図５と共通の要
素には同一の符号を付す。
ＭＯＳＦＥＴの縦断面図である。なお、図５と共通の要
素には同一の符号を付す。
【００１１】このトレンチ構造のＭＯＳＦＥＴは、Ｎ-
エピタキャル層１０２内にＰ型ベース領域１０４が形成
され、さらに該Ｐ型ベース領域１０４内には、Ｎ+ 型ソ
ース領域１０５が形成されている。そして、該Ｎ+ 型ソ
ース領域１０５内にＰ型ベース領域１０４を貫いてＮ-
エピタキャル層１０２内に達するトレンチ（溝）１１１
が形成され、このトレンチ１１１の側壁及び底面にゲー
ト絶縁膜１０６が形成され、これを介してゲート電極１
０７が形成されている。この構造では、チャネルａがト
レンチ１１１に沿って縦方向に形成されるため、図５に
示す先のプレーナ構造のＭＯＳＦＥＴに対して、ゲート
電極１０７の幅を大幅に縮小できるので、セルの高集積
化が可能となり単位面積当たりのチャネル幅を増大する
ことができる。また、プレーナ構造のオン抵抗成分のう
ち、蓄積層抵抗Ｒａｃ及びＪＦＥＴ抵抗ＲJ がなくなる
ため、オン抵抗を大幅に低減することができる。なお、
このトレンチ構造においても、上記のプレーナ構造と同
様にソース電極１０９からの外部引出し用ボンディング
ワイヤ１１０は、ＦＥＴセルの集積度アップのため、図
６に示すようにＦＥＴセル上に形成される。
エピタキャル層１０２内にＰ型ベース領域１０４が形成
され、さらに該Ｐ型ベース領域１０４内には、Ｎ+ 型ソ
ース領域１０５が形成されている。そして、該Ｎ+ 型ソ
ース領域１０５内にＰ型ベース領域１０４を貫いてＮ-
エピタキャル層１０２内に達するトレンチ（溝）１１１
が形成され、このトレンチ１１１の側壁及び底面にゲー
ト絶縁膜１０６が形成され、これを介してゲート電極１
０７が形成されている。この構造では、チャネルａがト
レンチ１１１に沿って縦方向に形成されるため、図５に
示す先のプレーナ構造のＭＯＳＦＥＴに対して、ゲート
電極１０７の幅を大幅に縮小できるので、セルの高集積
化が可能となり単位面積当たりのチャネル幅を増大する
ことができる。また、プレーナ構造のオン抵抗成分のう
ち、蓄積層抵抗Ｒａｃ及びＪＦＥＴ抵抗ＲJ がなくなる
ため、オン抵抗を大幅に低減することができる。なお、
このトレンチ構造においても、上記のプレーナ構造と同
様にソース電極１０９からの外部引出し用ボンディング
ワイヤ１１０は、ＦＥＴセルの集積度アップのため、図
６に示すようにＦＥＴセル上に形成される。
【００１２】
【発明が解決しようとする課題】上記のトレンチ構造の
ＭＯＳＦＥＴにおいて、先に述べたようにソース電極１
０９からの外部引出し用ボンディングワイヤ１１０は、
特別にパット領域を設けずにＦＥＴセル上に形成される
が、この時のソース電極１０９に対するボンディングの
ストレスにより、ゲート絶縁膜１０６の耐量低下や寿命
低下が問題となる。特に、トレンチ１１１のコーナ部ｂ
（図６に示す）は薄膜のゲート絶縁膜１０６が形成され
ており、ゲート・ソ−ス間のショート不良が生ずる恐れ
が多分にある。
ＭＯＳＦＥＴにおいて、先に述べたようにソース電極１
０９からの外部引出し用ボンディングワイヤ１１０は、
特別にパット領域を設けずにＦＥＴセル上に形成される
が、この時のソース電極１０９に対するボンディングの
ストレスにより、ゲート絶縁膜１０６の耐量低下や寿命
低下が問題となる。特に、トレンチ１１１のコーナ部ｂ
（図６に示す）は薄膜のゲート絶縁膜１０６が形成され
ており、ゲート・ソ−ス間のショート不良が生ずる恐れ
が多分にある。
【００１３】この点については、ボンディングワイヤ形
成領域をＦＥＴセル外に形成すれば単純に解決される
が、この場合はセル集積度が低下してオン抵抗が増加し
てしまう。また、ＦＥＴセル上にボンディングを行う場
合、このストレスの緩和としてゲート電極１０７上の層
間絶縁膜１０８を厚くする方法が考えられるが、ソース
コンタクト領域ｃ（図６に示す）の段差が非常に大きく
なり段切れ等の問題が生ずる恐れがあり微細化が困難と
なる。
成領域をＦＥＴセル外に形成すれば単純に解決される
が、この場合はセル集積度が低下してオン抵抗が増加し
てしまう。また、ＦＥＴセル上にボンディングを行う場
合、このストレスの緩和としてゲート電極１０７上の層
間絶縁膜１０８を厚くする方法が考えられるが、ソース
コンタクト領域ｃ（図６に示す）の段差が非常に大きく
なり段切れ等の問題が生ずる恐れがあり微細化が困難と
なる。
【００１４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高集積性を維
持しつつ、ソース電極に対するボンディング時のゲート
絶縁膜に加わるストレスを緩和することを可能とする半
導体装置を提供することである。
するためになされたもので、その目的は、高集積性を維
持しつつ、ソース電極に対するボンディング時のゲート
絶縁膜に加わるストレスを緩和することを可能とする半
導体装置を提供することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の低濃度層
と、前記低濃度層上に形成され前記第１導電型に対して
反対導電型の第２導電型べース領域と、前記第２導電型
べース領域内のー部に形成された第１導電型ソース領域
と、前記第１導電型ソース領域内に表面より縦方向へ設
けられた溝の側壁及び底面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜を介して形成されたゲート電極
と、前記第２導電型べース領域と前記第１導電型ソース
領域とに接続され、前記ゲート電極上に形成されたソー
ス電極と、前記ソース電極上に形成された外部引出し用
のボンディングワイヤとを備えた半導体装置において、
前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第１導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第１導
電型ソース領域の表面上一部まで処設したことにある。
に、第１の発明の特徴は、第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の低濃度層
と、前記低濃度層上に形成され前記第１導電型に対して
反対導電型の第２導電型べース領域と、前記第２導電型
べース領域内のー部に形成された第１導電型ソース領域
と、前記第１導電型ソース領域内に表面より縦方向へ設
けられた溝の側壁及び底面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜を介して形成されたゲート電極
と、前記第２導電型べース領域と前記第１導電型ソース
領域とに接続され、前記ゲート電極上に形成されたソー
ス電極と、前記ソース電極上に形成された外部引出し用
のボンディングワイヤとを備えた半導体装置において、
前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第１導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第１導
電型ソース領域の表面上一部まで処設したことにある。
【００１６】第２の発明の特徴は、第１導電型の半導体
基板と、前記半導体基板上に形成された第１導電型の低
濃度層と、前記低濃度層上に形成され前記第１導電型に
対して反対導電型の第２導電型べース領域と、前記第２
導電型べース領域内のー部に形成された第１導電型ソー
ス領域と、前記第１導電型ソース領域内に表面より縦方
向へ設けられた溝の側壁及び底面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜を介して形成されたゲート電
極と、前記第２導電型べース領域と前記第１導電型ソー
ス領域とにソースコンタクト領域を介して接続され前記
ゲート電極上の層間絶縁膜を介して形成されたソース電
極と、前記ソース電極上に形成された外部引出し用のボ
ンディングワイヤとを備えた半導体装置において、前記
第１導電型ソース領域の表面中央部を、前記ソースコン
タクト領域側の該第１導電型ソース領域の表面よりも深
く形成して凹部を設けると共に、該第１導電型ソース領
域の前記凹部に前記溝を設け、前記ゲート絶縁膜は、前
記溝の側壁及び底面に連続して前記凹部の表面上まで形
成し、前記ゲート電極は、そのゲート絶縁膜に対応して
前記凹部の表面上まで処設したことにある。
基板と、前記半導体基板上に形成された第１導電型の低
濃度層と、前記低濃度層上に形成され前記第１導電型に
対して反対導電型の第２導電型べース領域と、前記第２
導電型べース領域内のー部に形成された第１導電型ソー
ス領域と、前記第１導電型ソース領域内に表面より縦方
向へ設けられた溝の側壁及び底面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜を介して形成されたゲート電
極と、前記第２導電型べース領域と前記第１導電型ソー
ス領域とにソースコンタクト領域を介して接続され前記
ゲート電極上の層間絶縁膜を介して形成されたソース電
極と、前記ソース電極上に形成された外部引出し用のボ
ンディングワイヤとを備えた半導体装置において、前記
第１導電型ソース領域の表面中央部を、前記ソースコン
タクト領域側の該第１導電型ソース領域の表面よりも深
く形成して凹部を設けると共に、該第１導電型ソース領
域の前記凹部に前記溝を設け、前記ゲート絶縁膜は、前
記溝の側壁及び底面に連続して前記凹部の表面上まで形
成し、前記ゲート電極は、そのゲート絶縁膜に対応して
前記凹部の表面上まで処設したことにある。
【００１７】
【作用】上述の如き構成によれば、第１の発明は、ゲー
ト電極がゲート絶縁膜を介してＮ+ 型ソース領域の表面
上のー部まで処設されているので、この処設部分がボン
ディングワイヤをソース電極にボンディングする時のゲ
ート絶縁膜に加わるストレスを緩和する。
ト電極がゲート絶縁膜を介してＮ+ 型ソース領域の表面
上のー部まで処設されているので、この処設部分がボン
ディングワイヤをソース電極にボンディングする時のゲ
ート絶縁膜に加わるストレスを緩和する。
【００１８】第２の発明は、第１導電型ソース領域に凹
部が形成され、その凹部に溝が設けられるので、ゲート
電極上の層間絶縁膜が他の領域よりも厚く形成され、第
１の発明よりも更に一層、ボンディング時のゲート絶縁
膜に加わるストレスを緩和することができる。さらにソ
ースコンタクト領域近傍の層間絶縁膜をゲート電極上の
層間絶縁膜よりも薄く形成できるため、トレンチ構造の
ＭＯＳＦＥＴの微細化にも支障を来さない。
部が形成され、その凹部に溝が設けられるので、ゲート
電極上の層間絶縁膜が他の領域よりも厚く形成され、第
１の発明よりも更に一層、ボンディング時のゲート絶縁
膜に加わるストレスを緩和することができる。さらにソ
ースコンタクト領域近傍の層間絶縁膜をゲート電極上の
層間絶縁膜よりも薄く形成できるため、トレンチ構造の
ＭＯＳＦＥＴの微細化にも支障を来さない。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るトレンチ構造
の二重拡散型ＭＯＳＦＥＴ（半導体装置）の縦断面図で
ある。
する。図１は、本発明の第１実施例に係るトレンチ構造
の二重拡散型ＭＯＳＦＥＴ（半導体装置）の縦断面図で
ある。
【００２０】このＭＯＳＦＥＴは、Ｎ+ 型高濃度シリコ
ン基板１を有し、その基板１の表面上にはＮ- 型低濃度
シリコンエピタキャル層２が積層されている。このＮ+
型基板１及びＮ- 型エピタキャル層２によってドレイン
領域が形成され、基板１の裏面にはドレイン電極３が形
成されている。
ン基板１を有し、その基板１の表面上にはＮ- 型低濃度
シリコンエピタキャル層２が積層されている。このＮ+
型基板１及びＮ- 型エピタキャル層２によってドレイン
領域が形成され、基板１の裏面にはドレイン電極３が形
成されている。
【００２１】前記Ｎ- エピタキャル層２内には所定の拡
散深さのＰ型ベース領域（チャネル領域となる）４が形
成され、さらに該Ｐ型ベース領域４主面側の所定領域に
は該Ｐ型ベース領域４とは反対導電型のＮ+ 型ソース領
域５が形成されている。そして、Ｎ+ 型ソース領域５内
にＰ型ベース領域４を貫いてＮ- エピタキャル層２に達
するトレンチ（溝）６が形成され、このトレンチ６の側
壁及び底部全面、更にＮ+ 型ソース領域５の表面上のー
部まで連続してゲート絶縁膜７が形成されている。そし
て、このゲート絶縁膜７を介して多結晶シリコンからな
るゲート電極８が、前記トレンチ６に埋設される形でＮ
+ 型ソース領域５の表面上のー部まで（トレンチ６のコ
ーナ部から０．５μｍ程度）処設されている。
散深さのＰ型ベース領域（チャネル領域となる）４が形
成され、さらに該Ｐ型ベース領域４主面側の所定領域に
は該Ｐ型ベース領域４とは反対導電型のＮ+ 型ソース領
域５が形成されている。そして、Ｎ+ 型ソース領域５内
にＰ型ベース領域４を貫いてＮ- エピタキャル層２に達
するトレンチ（溝）６が形成され、このトレンチ６の側
壁及び底部全面、更にＮ+ 型ソース領域５の表面上のー
部まで連続してゲート絶縁膜７が形成されている。そし
て、このゲート絶縁膜７を介して多結晶シリコンからな
るゲート電極８が、前記トレンチ６に埋設される形でＮ
+ 型ソース領域５の表面上のー部まで（トレンチ６のコ
ーナ部から０．５μｍ程度）処設されている。
【００２２】ゲート電極８の表面上は層間絶縁膜９によ
って被覆され、この層間絶縁膜９上には、Ｐ型ベース領
域４及びＮ+ 型ソース領域５にソースコンタクト領域１
０ａを介して接続されるソース電極１０が設けられい
る。ゲート電極８は層間絶縁膜９の一部に開口されたコ
ンタクト用窓によってゲート配線電極と接続がとられ
る。さらに、ソース電極１０からの外部引出し用ボンデ
ィングワイヤ１１は、ＦＥＴセルの集積度アップのた
め、特別なパット領域を設けないでＦＥＴセル上に形成
されている。
って被覆され、この層間絶縁膜９上には、Ｐ型ベース領
域４及びＮ+ 型ソース領域５にソースコンタクト領域１
０ａを介して接続されるソース電極１０が設けられい
る。ゲート電極８は層間絶縁膜９の一部に開口されたコ
ンタクト用窓によってゲート配線電極と接続がとられ
る。さらに、ソース電極１０からの外部引出し用ボンデ
ィングワイヤ１１は、ＦＥＴセルの集積度アップのた
め、特別なパット領域を設けないでＦＥＴセル上に形成
されている。
【００２３】図２（ａ）〜（ｃ）は、上記の図１に示す
トレンチ構造の二重拡散型ＭＯＳＦＥＴの製造工程図で
ある。
トレンチ構造の二重拡散型ＭＯＳＦＥＴの製造工程図で
ある。
【００２４】図２（ａ）において、まず、Ｎ+ 型高濃度
シリコン基板１の表面上にＮ- 型低濃度シリコンエピタ
キャル層２を成長させる。これは、例えばＳｉＨ4 ＋Ｈ
2 あるいはＳｉＨ2 Ｃｌ2 ＋Ｈ2 ガス系によるＣＶＤ法
（１０００〜１１００℃）で行われる。このようにして
形成されたドレイン領域に対し、Ｎ- エピタキャル層２
内にＰ型ベース領域４と、該Ｐ型ベース領域４主面側の
所定領域にＮ+ 型ソース領域５とを拡散形成する。こう
して、図２（ａ）に示すような構造となる。
シリコン基板１の表面上にＮ- 型低濃度シリコンエピタ
キャル層２を成長させる。これは、例えばＳｉＨ4 ＋Ｈ
2 あるいはＳｉＨ2 Ｃｌ2 ＋Ｈ2 ガス系によるＣＶＤ法
（１０００〜１１００℃）で行われる。このようにして
形成されたドレイン領域に対し、Ｎ- エピタキャル層２
内にＰ型ベース領域４と、該Ｐ型ベース領域４主面側の
所定領域にＮ+ 型ソース領域５とを拡散形成する。こう
して、図２（ａ）に示すような構造となる。
【００２５】次に、図２（ｂ）において、Ｎ+ 型ソース
領域５に対して選択的に異方性エッチングを行い、エッ
チングの底部がＮ- 型エピタキャル層２内の所定の深さ
に到達する間でエッチングを進めて卜レンチ６を形成す
る。引き続いて、卜レンチ６の側壁及び底部全面を含む
チップ表面にゲート絶縁膜（ＳｉＯ2 ）７を形成すると
共に、このゲート絶縁膜７を介してゲート電極（多結晶
シリコン）８を形成する。ここで、ゲート絶縁膜７は、
例えばチップを酸化性雰囲気で１０００℃程度に熱して
形成され、ゲート電極８は、例えばＳｉＨ4 の熱分解反
応による減圧ＣＶＤ法（６００〜６５０℃）により形成
される。そして、ゲート電極８及びゲート絶縁膜７をエ
ッチングして、ゲート電極８が前記トレンチ６に埋設さ
れる形でＮ+ 型ソース領域５の表面上のー部まで（トレ
ンチ６のコーナ部から０．５μｍ程度）処設されるよう
に形成する。こうして図２（ｂ）に示すような構造とな
る。
領域５に対して選択的に異方性エッチングを行い、エッ
チングの底部がＮ- 型エピタキャル層２内の所定の深さ
に到達する間でエッチングを進めて卜レンチ６を形成す
る。引き続いて、卜レンチ６の側壁及び底部全面を含む
チップ表面にゲート絶縁膜（ＳｉＯ2 ）７を形成すると
共に、このゲート絶縁膜７を介してゲート電極（多結晶
シリコン）８を形成する。ここで、ゲート絶縁膜７は、
例えばチップを酸化性雰囲気で１０００℃程度に熱して
形成され、ゲート電極８は、例えばＳｉＨ4 の熱分解反
応による減圧ＣＶＤ法（６００〜６５０℃）により形成
される。そして、ゲート電極８及びゲート絶縁膜７をエ
ッチングして、ゲート電極８が前記トレンチ６に埋設さ
れる形でＮ+ 型ソース領域５の表面上のー部まで（トレ
ンチ６のコーナ部から０．５μｍ程度）処設されるよう
に形成する。こうして図２（ｂ）に示すような構造とな
る。
【００２６】続いて、図２（ｃ）に示すように、ゲート
電極８が形成されたチップの表面に例えばリンガラス膜
（ＰＳＧ）の層間絶縁膜９を被覆した後，エッチハック
法等を用いて層間絶縁膜９を平坦化する。
電極８が形成されたチップの表面に例えばリンガラス膜
（ＰＳＧ）の層間絶縁膜９を被覆した後，エッチハック
法等を用いて層間絶縁膜９を平坦化する。
【００２７】次いで、フォトエッチング技術を用いてソ
ースコンタクト領域１０ａを形成した後、Ａｌ等からな
るソース電極１０を選択的に形成すると共に、前記高濃
度シリコン基板１の裏面にドレイン電極３を形成する。
そして、ソース電極１０にボンディングワイヤ１１をボ
ンディングすれば、上記図１に示す構造のＭＯＳＦＥＴ
が得られる。
ースコンタクト領域１０ａを形成した後、Ａｌ等からな
るソース電極１０を選択的に形成すると共に、前記高濃
度シリコン基板１の裏面にドレイン電極３を形成する。
そして、ソース電極１０にボンディングワイヤ１１をボ
ンディングすれば、上記図１に示す構造のＭＯＳＦＥＴ
が得られる。
【００２８】本実施例によれば、ゲート絶縁膜７を、ト
レンチ６の側壁及び底部全面、更にＮ+ 型ソース領域５
の表面上のー部まで連続して形成し、このゲート絶縁膜
７を介してゲート電極８が前記トレンチ６に埋設される
形でＮ+ 型ソース領域５の表面上のー部まで処設される
構造としたので、ボンディングワイヤ１１をソース電極
１０にボンディングする時のゲート絶縁膜７に加わるス
トレスを緩和することができる。これにより、ボンディ
ング時のストレスによるゲート絶縁膜７の耐量低下や寿
命低下を防ぐことができ、ゲート・ソ−ス間のショート
不良を未然に防止できる。
レンチ６の側壁及び底部全面、更にＮ+ 型ソース領域５
の表面上のー部まで連続して形成し、このゲート絶縁膜
７を介してゲート電極８が前記トレンチ６に埋設される
形でＮ+ 型ソース領域５の表面上のー部まで処設される
構造としたので、ボンディングワイヤ１１をソース電極
１０にボンディングする時のゲート絶縁膜７に加わるス
トレスを緩和することができる。これにより、ボンディ
ング時のストレスによるゲート絶縁膜７の耐量低下や寿
命低下を防ぐことができ、ゲート・ソ−ス間のショート
不良を未然に防止できる。
【００２９】図３は、本発明の第２実施例に係るトレン
チ構造の二重拡散型ＭＯＳＦＥＴの縦断面図である。
チ構造の二重拡散型ＭＯＳＦＥＴの縦断面図である。
【００３０】本実施例が上記第１実施例と異なる点は、
ゲート電極８が形成されるＮ+ 型ソース領域５の表面中
央部を、ソースコンタクト領域１０ａ側のソース領域５
の表面よりも深く形成して凹部５ａを設け、その凹部５
ａにトレンチ６を設けた点にある。
ゲート電極８が形成されるＮ+ 型ソース領域５の表面中
央部を、ソースコンタクト領域１０ａ側のソース領域５
の表面よりも深く形成して凹部５ａを設け、その凹部５
ａにトレンチ６を設けた点にある。
【００３１】図４（ａ）〜（ｄ）は、上記の図３に示す
トレンチ構造の二重拡散型ＭＯＳＦＥＴの製造工程図で
ある。
トレンチ構造の二重拡散型ＭＯＳＦＥＴの製造工程図で
ある。
【００３２】図４（ａ）において、上記した図２（ａ）
で説明したものと同様の方法を用い、Ｎ+ 型高濃度シリ
コン基板１の表面上にＮ- 型低濃度シリコンエピタキャ
ル層２を成長させる。
で説明したものと同様の方法を用い、Ｎ+ 型高濃度シリ
コン基板１の表面上にＮ- 型低濃度シリコンエピタキャ
ル層２を成長させる。
【００３３】次に、図４（ｂ）において、ゲート電極８
が形成されるＮ+ 型ソース領域５の表面中央部を、ソー
スコンタクト領域１０ａ側のソース領域５の表面よりも
深く形成して凹部５ａを設ける。この場合、例えば、Ｓ
ｉＨ2 Ｃｌ2 ＋ＮＨ3 ガス系で減圧ＣＶＤ（７００〜９
００℃）法でＮ- 型低濃度シリコンエピタキャル層２上
に堆積したシリコン窒化膜（Ｓｉ3 Ｎ4 ）をマスクとし
て、選択酸化（ＬＯＣＯＳ）法を用いて行う。
が形成されるＮ+ 型ソース領域５の表面中央部を、ソー
スコンタクト領域１０ａ側のソース領域５の表面よりも
深く形成して凹部５ａを設ける。この場合、例えば、Ｓ
ｉＨ2 Ｃｌ2 ＋ＮＨ3 ガス系で減圧ＣＶＤ（７００〜９
００℃）法でＮ- 型低濃度シリコンエピタキャル層２上
に堆積したシリコン窒化膜（Ｓｉ3 Ｎ4 ）をマスクとし
て、選択酸化（ＬＯＣＯＳ）法を用いて行う。
【００３４】図４（ｃ），（ｄ）においては、前記凹部
５ａにトレンチ６を設けて、図２（ｂ），（ｃ）で説明
したものと同様の方法を用い、ゲート電極８が、ゲート
絶縁膜７を介してトレンチ６に埋設される形でＮ+ 型ソ
ース領域５の表面上のー部まで処設されるように形成
し、さらに層間絶縁膜９を被覆する。
５ａにトレンチ６を設けて、図２（ｂ），（ｃ）で説明
したものと同様の方法を用い、ゲート電極８が、ゲート
絶縁膜７を介してトレンチ６に埋設される形でＮ+ 型ソ
ース領域５の表面上のー部まで処設されるように形成
し、さらに層間絶縁膜９を被覆する。
【００３５】そして、第１実施例で述べたように、ソー
スコンタクト領域１０ａを形成した後、ソース電極１０
を選択的に形成すると共に、高濃度シリコン基板１の裏
面にドレイン電極３を形成し、ソース電極１０にボンデ
ィングワイヤ１１をボンディングすれば、上記図３に示
す構造のＭＯＳＦＥＴが得られる。
スコンタクト領域１０ａを形成した後、ソース電極１０
を選択的に形成すると共に、高濃度シリコン基板１の裏
面にドレイン電極３を形成し、ソース電極１０にボンデ
ィングワイヤ１１をボンディングすれば、上記図３に示
す構造のＭＯＳＦＥＴが得られる。
【００３６】本実施例によれば、ゲート電極８上の層間
絶縁膜９が他の領域よりも厚く形成され、第１実施例よ
りも更に一層、ボンディング時のゲート絶縁膜７に加わ
るストレスを緩和することができ、前述したゲート絶縁
膜７の耐量低下や寿命低下の防止効果が一層顕著とな
る。さらに、ソースコンタクト領域１０ａ近傍の層間絶
縁膜９をゲート電極８上の層間絶縁膜９よりも薄く形成
できるため、トレンチ構造のＭＯＳＦＥＴの微細化にも
支障を来さない。
絶縁膜９が他の領域よりも厚く形成され、第１実施例よ
りも更に一層、ボンディング時のゲート絶縁膜７に加わ
るストレスを緩和することができ、前述したゲート絶縁
膜７の耐量低下や寿命低下の防止効果が一層顕著とな
る。さらに、ソースコンタクト領域１０ａ近傍の層間絶
縁膜９をゲート電極８上の層間絶縁膜９よりも薄く形成
できるため、トレンチ構造のＭＯＳＦＥＴの微細化にも
支障を来さない。
【００３７】なお、上記実施例においては、Ｎチャネル
型ＭＯＳＦＥＴについて述べたが、例えばＰチャネル型
ＭＯＳＦＥＴはもちろん、ＩＧＢＴについても適用可能
である。
型ＭＯＳＦＥＴについて述べたが、例えばＰチャネル型
ＭＯＳＦＥＴはもちろん、ＩＧＢＴについても適用可能
である。
【００３８】
【発明の効果】以上に説明したように、第１の発明によ
れば、ゲート絶縁膜を、溝の側壁及び底面に連続して第
１導電型ソース領域の表面上一部まで形成し、ゲート電
極は、そのゲート絶縁膜に対応して該第１導電型ソース
領域の表面上一部まで処設したので、ボンディングワイ
ヤをソース電極にボンディングする時のゲート絶縁膜に
加わるストレスを緩和することができる。これにより、
ボンディング時のストレスによるゲート絶縁膜の耐量低
下や寿命低下を防ぐことができ、ゲート・ソ−ス間のシ
ョート不良を未然に防止することが可能となる。従っ
て、プレーナ構造のＭＯＳＦＥＴと同様に容易にＦＥＴ
セル上へのソースボンディングが可能となる。
れば、ゲート絶縁膜を、溝の側壁及び底面に連続して第
１導電型ソース領域の表面上一部まで形成し、ゲート電
極は、そのゲート絶縁膜に対応して該第１導電型ソース
領域の表面上一部まで処設したので、ボンディングワイ
ヤをソース電極にボンディングする時のゲート絶縁膜に
加わるストレスを緩和することができる。これにより、
ボンディング時のストレスによるゲート絶縁膜の耐量低
下や寿命低下を防ぐことができ、ゲート・ソ−ス間のシ
ョート不良を未然に防止することが可能となる。従っ
て、プレーナ構造のＭＯＳＦＥＴと同様に容易にＦＥＴ
セル上へのソースボンディングが可能となる。
【００３９】第２の発明によれば、第１導電型ソース領
域の表面中央部を、ソースコンタクト領域側の該第１導
電型ソース領域の表面よりも深く形成して凹部を設ける
と共に、該第１導電型ソース領域の前記凹部に溝を設
け、ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、ゲート電極は、そのゲー
ト絶縁膜を介して前記凹部の表面上まで処設したので、
第１の発明よりも更に一層、ボンディング時のゲート絶
縁膜に加わるストレスを緩和することができ、その効果
が一層顕著となる。さらにソースコンタクト領域近傍の
層間絶縁膜をゲート電極上の層間絶縁膜よりも薄く形成
できるため、トレンチ構造のＭＯＳＦＥＴの微細化にも
支障を来さない。
域の表面中央部を、ソースコンタクト領域側の該第１導
電型ソース領域の表面よりも深く形成して凹部を設ける
と共に、該第１導電型ソース領域の前記凹部に溝を設
け、ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、ゲート電極は、そのゲー
ト絶縁膜を介して前記凹部の表面上まで処設したので、
第１の発明よりも更に一層、ボンディング時のゲート絶
縁膜に加わるストレスを緩和することができ、その効果
が一層顕著となる。さらにソースコンタクト領域近傍の
層間絶縁膜をゲート電極上の層間絶縁膜よりも薄く形成
できるため、トレンチ構造のＭＯＳＦＥＴの微細化にも
支障を来さない。
【図１】本発明の第１実施例に係るトレンチ構造の二重
拡散型ＭＯＳＦＥＴの縦断面図である。
拡散型ＭＯＳＦＥＴの縦断面図である。
【図２】上記の図１に示すトレンチ構造の二重拡散型Ｍ
ＯＳＦＥＴの製造工程図である。
ＯＳＦＥＴの製造工程図である。
【図３】本発明の第２実施例に係るトレンチ構造の二重
拡散型ＭＯＳＦＥＴの縦断面図である。
拡散型ＭＯＳＦＥＴの縦断面図である。
【図４】上記の図３に示すトレンチ構造の二重拡散型Ｍ
ＯＳＦＥＴの製造工程図である。
ＯＳＦＥＴの製造工程図である。
【図５】従来のプレーナ構造の二重拡散型ＭＯＳＦＥＴ
の縦断面図である。
の縦断面図である。
【図６】従来のトレンチ構造の二重拡散型ＭＯＳＦＥＴ
の縦断面図である。
の縦断面図である。
１ Ｎ+ 型高濃度シリコン基板 ２ Ｎ- 型エピタキャル層 ３ ドレイン電極 ４ Ｐ型ベース領域 ５ Ｎ+ 型ソース領域 ５ａ 凹部 ６ トレンチ ７ ゲート絶縁膜 ８ ゲート電極 ９ 層間絶縁膜 １０ａ ソースコンタクト領域 １０ ソース電極 １１ ボンディングワイヤ
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板上に形成された第１導電型の低濃度層と、前記低濃
度層上に形成され前記第１導電型に対して反対導電型の
第２導電型べース領域と、前記第２導電型べース領域内
のー部に形成された第１導電型ソース領域と、前記第１
導電型ソース領域内に表面より縦方向へ設けられた溝の
側壁及び底面に形成されたゲート絶縁膜と、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第２導電
型べース領域と前記第１導電型ソース領域とに接続さ
れ、前記ゲート電極上に形成されたソース電極と、前記
ソース電極上に形成された外部引出し用のボンディング
ワイヤとを備えた半導体装置において、 前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第１導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第１導
電型ソース領域の表面上一部まで処設したことを特徴と
する半導体装置。 - 【請求項２】 第１導電型の半導体基板と、前記半導体
基板上に形成された第１導電型の低濃度層と、前記低濃
度層上に形成され前記第１導電型に対して反対導電型の
第２導電型べース領域と、前記第２導電型べース領域内
のー部に形成された第１導電型ソース領域と、前記第１
導電型ソース領域内に表面より縦方向へ設けられた溝の
側壁及び底面に形成されたゲート絶縁膜と、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第２導電
型べース領域と前記第１導電型ソース領域とにソースコ
ンタクト領域を介して接続され前記ゲート電極上の層間
絶縁膜を介して形成されたソース電極と、前記ソース電
極上に形成された外部引出し用のボンディングワイヤと
を備えた半導体装置において、 前記第１導電型ソース領域の表面中央部を、前記ソース
コンタクト領域側の該第１導電型ソース領域の表面より
も深く形成して凹部を設けると共に、該第１導電型ソー
ス領域の前記凹部に前記溝を設け、 前記ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、前記ゲート電極は、その
ゲート絶縁膜に対応して前記凹部の表面上まで処設した
ことを特徴とする半導体装置。
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| JP18511793A JP3226669B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置 |
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|---|---|
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ID=16165167
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|---|---|---|---|
| JP18511793A Expired - Fee Related JP3226669B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置 |
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|---|---|
| JP (1) | JP3226669B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299621A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 半導体装置及びその製造方法 |
| US6818949B2 (en) | 1999-03-25 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device and method for fabricating the same |
| US7052954B2 (en) | 1998-03-05 | 2006-05-30 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a MOS structure with two conductive layers on the gate electrode |
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-
1993
- 1993-07-27 JP JP18511793A patent/JP3226669B2/ja not_active Expired - Fee Related
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| US7052954B2 (en) | 1998-03-05 | 2006-05-30 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a MOS structure with two conductive layers on the gate electrode |
| US7910987B2 (en) | 1998-03-05 | 2011-03-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6818949B2 (en) | 1999-03-25 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device and method for fabricating the same |
| US7189621B2 (en) | 1999-03-25 | 2007-03-13 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
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| CN111293171A (zh) * | 2018-12-10 | 2020-06-16 | 珠海零边界集成电路有限公司 | 一种igbt芯片的设计结构、产品结构及其制造方法 |
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