JPH0745824A - 半導体装置 - Google Patents
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- JPH0745824A JPH0745824A JP5185117A JP18511793A JPH0745824A JP H0745824 A JPH0745824 A JP H0745824A JP 5185117 A JP5185117 A JP 5185117A JP 18511793 A JP18511793 A JP 18511793A JP H0745824 A JPH0745824 A JP H0745824A
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- H01L2924/13062—Junction field-effect transistor [JFET]
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Abstract
(57)【要約】 (修正有)
【目的】 高集積性を維持しつつ、ソース電極に対する
ボンディング時のゲート絶縁膜に加わるストレスを緩和
することを可能とする半導体装置を提供することであ
る。 【構成】 第1導電型の半導体基板1と、前記半導体基
板上に形成された第1導電型の低濃度層と、前記低濃度
層上に形成され前記第1導電型に対して反対導電型の第
2導電型べース領域4と、前記第2導電型べース領域内
のー部に形成された第1導電型ソース領域5とを備え
る。そして、ゲート絶縁膜7を、前記第1導電型ソース
領域内に表面より縦方向へ設けられた溝の側壁及び底面
に連続して第1導電型ソース領域の表面上一部まで形成
し、ゲート電極8は、そのゲート絶縁膜7に対応して該
第1導電型ソース領域5の表面上一部まで処設したもの
である。
ボンディング時のゲート絶縁膜に加わるストレスを緩和
することを可能とする半導体装置を提供することであ
る。 【構成】 第1導電型の半導体基板1と、前記半導体基
板上に形成された第1導電型の低濃度層と、前記低濃度
層上に形成され前記第1導電型に対して反対導電型の第
2導電型べース領域4と、前記第2導電型べース領域内
のー部に形成された第1導電型ソース領域5とを備え
る。そして、ゲート絶縁膜7を、前記第1導電型ソース
領域内に表面より縦方向へ設けられた溝の側壁及び底面
に連続して第1導電型ソース領域の表面上一部まで形成
し、ゲート電極8は、そのゲート絶縁膜7に対応して該
第1導電型ソース領域5の表面上一部まで処設したもの
である。
Description
【0001】
【産業上の利用分野】本発明は、トレンチ構造の縦型M
OSFETで構成される半導体装置に関する。
OSFETで構成される半導体装置に関する。
【0002】
【従来の技術】従来より使用されている縦型MOSFE
Tの断面構造としては図5に示すものがー般的であっ
た。
Tの断面構造としては図5に示すものがー般的であっ
た。
【0003】図5は、従来のプレーナ構造の二重拡散型
MOSFETの縦断面図である。
MOSFETの縦断面図である。
【0004】二重拡散型MOSFETは、二重拡散によ
りチャネルを形成するもので、例えば格子状のゲート電
極に囲まれた同一の拡散窓によりチャネル領域形成用の
不純物拡散と、ソース領域形成用の不純物拡散とを行う
ものである。
りチャネルを形成するもので、例えば格子状のゲート電
極に囲まれた同一の拡散窓によりチャネル領域形成用の
不純物拡散と、ソース領域形成用の不純物拡散とを行う
ものである。
【0005】図5に示すMOSFETは、N+ 型高濃度
シリコン基板101を有し、その基板101の表面上に
はN- 型低濃度シリコンエピタキャル層102が形成さ
れている。この基板101及びエピタキャル層102に
よってドレイン領域が形成され、基板101の裏面には
ドレイン電極103が形成されている。
シリコン基板101を有し、その基板101の表面上に
はN- 型低濃度シリコンエピタキャル層102が形成さ
れている。この基板101及びエピタキャル層102に
よってドレイン領域が形成され、基板101の裏面には
ドレイン電極103が形成されている。
【0006】前記N- エピタキャル層102内にはP型
不純物拡散領域(以下、P型ベース領域という)104
が形成され、さらに該P型ベース領域104内には、N
+ 型不純物拡散領域(以下、N+ 型ソース領域という)
105が形成されている。また、N- 型エピタキャル層
102とP型ベース領域104との上には、N+ 型ソー
ス領域105の一部表面上まで延在するゲート絶縁膜1
06とこれを介してゲート電極107が形成されてい
る。
不純物拡散領域(以下、P型ベース領域という)104
が形成され、さらに該P型ベース領域104内には、N
+ 型不純物拡散領域(以下、N+ 型ソース領域という)
105が形成されている。また、N- 型エピタキャル層
102とP型ベース領域104との上には、N+ 型ソー
ス領域105の一部表面上まで延在するゲート絶縁膜1
06とこれを介してゲート電極107が形成されてい
る。
【0007】ゲート電極107上には、層間絶縁膜10
8及びソース電極109が形成され、これらが複数の単
位FETセル全てに接続されている。また、ゲート電極
107は層間絶縁膜108の一部に開口されたコンタク
ト用窓によってゲート配線電極(図示省略)と接続がと
られる。さらに、ソース電極109からの外部引出し用
ボンディングワイヤ110は、FETセルの集積度アッ
プのため、特別なパット領域を設けないでFETセル上
に形成されている。
8及びソース電極109が形成され、これらが複数の単
位FETセル全てに接続されている。また、ゲート電極
107は層間絶縁膜108の一部に開口されたコンタク
ト用窓によってゲート配線電極(図示省略)と接続がと
られる。さらに、ソース電極109からの外部引出し用
ボンディングワイヤ110は、FETセルの集積度アッ
プのため、特別なパット領域を設けないでFETセル上
に形成されている。
【0008】このようなプレーナ構造の二重拡散型MO
SFETのオン抵抗成分は、図5に示すようにチャネル
抵抗Rch、蓄積層抵抗Rac、JFET抵抗RJ 、及
びエピ部抵抗Repiの4つに大きく分けられる。この
構造においては、ゲート電極107の幅を小さくする
と、JFET抵抗RJ が急激に増大してしまい、セルの
高集積化、即ちオン抵抗の低減には限界がある。
SFETのオン抵抗成分は、図5に示すようにチャネル
抵抗Rch、蓄積層抵抗Rac、JFET抵抗RJ 、及
びエピ部抵抗Repiの4つに大きく分けられる。この
構造においては、ゲート電極107の幅を小さくする
と、JFET抵抗RJ が急激に増大してしまい、セルの
高集積化、即ちオン抵抗の低減には限界がある。
【0009】そこで、縦方向にチャネルを形成した図6
に示すようなトレンチ構造のMOSFETが提案されて
いる。
に示すようなトレンチ構造のMOSFETが提案されて
いる。
【0010】図6は、従来のトレンチ構造の二重拡散型
MOSFETの縦断面図である。なお、図5と共通の要
素には同一の符号を付す。
MOSFETの縦断面図である。なお、図5と共通の要
素には同一の符号を付す。
【0011】このトレンチ構造のMOSFETは、N-
エピタキャル層102内にP型ベース領域104が形成
され、さらに該P型ベース領域104内には、N+ 型ソ
ース領域105が形成されている。そして、該N+ 型ソ
ース領域105内にP型ベース領域104を貫いてN-
エピタキャル層102内に達するトレンチ(溝)111
が形成され、このトレンチ111の側壁及び底面にゲー
ト絶縁膜106が形成され、これを介してゲート電極1
07が形成されている。この構造では、チャネルaがト
レンチ111に沿って縦方向に形成されるため、図5に
示す先のプレーナ構造のMOSFETに対して、ゲート
電極107の幅を大幅に縮小できるので、セルの高集積
化が可能となり単位面積当たりのチャネル幅を増大する
ことができる。また、プレーナ構造のオン抵抗成分のう
ち、蓄積層抵抗Rac及びJFET抵抗RJ がなくなる
ため、オン抵抗を大幅に低減することができる。なお、
このトレンチ構造においても、上記のプレーナ構造と同
様にソース電極109からの外部引出し用ボンディング
ワイヤ110は、FETセルの集積度アップのため、図
6に示すようにFETセル上に形成される。
エピタキャル層102内にP型ベース領域104が形成
され、さらに該P型ベース領域104内には、N+ 型ソ
ース領域105が形成されている。そして、該N+ 型ソ
ース領域105内にP型ベース領域104を貫いてN-
エピタキャル層102内に達するトレンチ(溝)111
が形成され、このトレンチ111の側壁及び底面にゲー
ト絶縁膜106が形成され、これを介してゲート電極1
07が形成されている。この構造では、チャネルaがト
レンチ111に沿って縦方向に形成されるため、図5に
示す先のプレーナ構造のMOSFETに対して、ゲート
電極107の幅を大幅に縮小できるので、セルの高集積
化が可能となり単位面積当たりのチャネル幅を増大する
ことができる。また、プレーナ構造のオン抵抗成分のう
ち、蓄積層抵抗Rac及びJFET抵抗RJ がなくなる
ため、オン抵抗を大幅に低減することができる。なお、
このトレンチ構造においても、上記のプレーナ構造と同
様にソース電極109からの外部引出し用ボンディング
ワイヤ110は、FETセルの集積度アップのため、図
6に示すようにFETセル上に形成される。
【0012】
【発明が解決しようとする課題】上記のトレンチ構造の
MOSFETにおいて、先に述べたようにソース電極1
09からの外部引出し用ボンディングワイヤ110は、
特別にパット領域を設けずにFETセル上に形成される
が、この時のソース電極109に対するボンディングの
ストレスにより、ゲート絶縁膜106の耐量低下や寿命
低下が問題となる。特に、トレンチ111のコーナ部b
(図6に示す)は薄膜のゲート絶縁膜106が形成され
ており、ゲート・ソ−ス間のショート不良が生ずる恐れ
が多分にある。
MOSFETにおいて、先に述べたようにソース電極1
09からの外部引出し用ボンディングワイヤ110は、
特別にパット領域を設けずにFETセル上に形成される
が、この時のソース電極109に対するボンディングの
ストレスにより、ゲート絶縁膜106の耐量低下や寿命
低下が問題となる。特に、トレンチ111のコーナ部b
(図6に示す)は薄膜のゲート絶縁膜106が形成され
ており、ゲート・ソ−ス間のショート不良が生ずる恐れ
が多分にある。
【0013】この点については、ボンディングワイヤ形
成領域をFETセル外に形成すれば単純に解決される
が、この場合はセル集積度が低下してオン抵抗が増加し
てしまう。また、FETセル上にボンディングを行う場
合、このストレスの緩和としてゲート電極107上の層
間絶縁膜108を厚くする方法が考えられるが、ソース
コンタクト領域c(図6に示す)の段差が非常に大きく
なり段切れ等の問題が生ずる恐れがあり微細化が困難と
なる。
成領域をFETセル外に形成すれば単純に解決される
が、この場合はセル集積度が低下してオン抵抗が増加し
てしまう。また、FETセル上にボンディングを行う場
合、このストレスの緩和としてゲート電極107上の層
間絶縁膜108を厚くする方法が考えられるが、ソース
コンタクト領域c(図6に示す)の段差が非常に大きく
なり段切れ等の問題が生ずる恐れがあり微細化が困難と
なる。
【0014】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高集積性を維
持しつつ、ソース電極に対するボンディング時のゲート
絶縁膜に加わるストレスを緩和することを可能とする半
導体装置を提供することである。
するためになされたもので、その目的は、高集積性を維
持しつつ、ソース電極に対するボンディング時のゲート
絶縁膜に加わるストレスを緩和することを可能とする半
導体装置を提供することである。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明の特徴は、第1導電型の半導体基板と、
前記半導体基板上に形成された第1導電型の低濃度層
と、前記低濃度層上に形成され前記第1導電型に対して
反対導電型の第2導電型べース領域と、前記第2導電型
べース領域内のー部に形成された第1導電型ソース領域
と、前記第1導電型ソース領域内に表面より縦方向へ設
けられた溝の側壁及び底面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜を介して形成されたゲート電極
と、前記第2導電型べース領域と前記第1導電型ソース
領域とに接続され、前記ゲート電極上に形成されたソー
ス電極と、前記ソース電極上に形成された外部引出し用
のボンディングワイヤとを備えた半導体装置において、
前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第1導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第1導
電型ソース領域の表面上一部まで処設したことにある。
に、第1の発明の特徴は、第1導電型の半導体基板と、
前記半導体基板上に形成された第1導電型の低濃度層
と、前記低濃度層上に形成され前記第1導電型に対して
反対導電型の第2導電型べース領域と、前記第2導電型
べース領域内のー部に形成された第1導電型ソース領域
と、前記第1導電型ソース領域内に表面より縦方向へ設
けられた溝の側壁及び底面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜を介して形成されたゲート電極
と、前記第2導電型べース領域と前記第1導電型ソース
領域とに接続され、前記ゲート電極上に形成されたソー
ス電極と、前記ソース電極上に形成された外部引出し用
のボンディングワイヤとを備えた半導体装置において、
前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第1導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第1導
電型ソース領域の表面上一部まで処設したことにある。
【0016】第2の発明の特徴は、第1導電型の半導体
基板と、前記半導体基板上に形成された第1導電型の低
濃度層と、前記低濃度層上に形成され前記第1導電型に
対して反対導電型の第2導電型べース領域と、前記第2
導電型べース領域内のー部に形成された第1導電型ソー
ス領域と、前記第1導電型ソース領域内に表面より縦方
向へ設けられた溝の側壁及び底面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜を介して形成されたゲート電
極と、前記第2導電型べース領域と前記第1導電型ソー
ス領域とにソースコンタクト領域を介して接続され前記
ゲート電極上の層間絶縁膜を介して形成されたソース電
極と、前記ソース電極上に形成された外部引出し用のボ
ンディングワイヤとを備えた半導体装置において、前記
第1導電型ソース領域の表面中央部を、前記ソースコン
タクト領域側の該第1導電型ソース領域の表面よりも深
く形成して凹部を設けると共に、該第1導電型ソース領
域の前記凹部に前記溝を設け、前記ゲート絶縁膜は、前
記溝の側壁及び底面に連続して前記凹部の表面上まで形
成し、前記ゲート電極は、そのゲート絶縁膜に対応して
前記凹部の表面上まで処設したことにある。
基板と、前記半導体基板上に形成された第1導電型の低
濃度層と、前記低濃度層上に形成され前記第1導電型に
対して反対導電型の第2導電型べース領域と、前記第2
導電型べース領域内のー部に形成された第1導電型ソー
ス領域と、前記第1導電型ソース領域内に表面より縦方
向へ設けられた溝の側壁及び底面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜を介して形成されたゲート電
極と、前記第2導電型べース領域と前記第1導電型ソー
ス領域とにソースコンタクト領域を介して接続され前記
ゲート電極上の層間絶縁膜を介して形成されたソース電
極と、前記ソース電極上に形成された外部引出し用のボ
ンディングワイヤとを備えた半導体装置において、前記
第1導電型ソース領域の表面中央部を、前記ソースコン
タクト領域側の該第1導電型ソース領域の表面よりも深
く形成して凹部を設けると共に、該第1導電型ソース領
域の前記凹部に前記溝を設け、前記ゲート絶縁膜は、前
記溝の側壁及び底面に連続して前記凹部の表面上まで形
成し、前記ゲート電極は、そのゲート絶縁膜に対応して
前記凹部の表面上まで処設したことにある。
【0017】
【作用】上述の如き構成によれば、第1の発明は、ゲー
ト電極がゲート絶縁膜を介してN+ 型ソース領域の表面
上のー部まで処設されているので、この処設部分がボン
ディングワイヤをソース電極にボンディングする時のゲ
ート絶縁膜に加わるストレスを緩和する。
ト電極がゲート絶縁膜を介してN+ 型ソース領域の表面
上のー部まで処設されているので、この処設部分がボン
ディングワイヤをソース電極にボンディングする時のゲ
ート絶縁膜に加わるストレスを緩和する。
【0018】第2の発明は、第1導電型ソース領域に凹
部が形成され、その凹部に溝が設けられるので、ゲート
電極上の層間絶縁膜が他の領域よりも厚く形成され、第
1の発明よりも更に一層、ボンディング時のゲート絶縁
膜に加わるストレスを緩和することができる。さらにソ
ースコンタクト領域近傍の層間絶縁膜をゲート電極上の
層間絶縁膜よりも薄く形成できるため、トレンチ構造の
MOSFETの微細化にも支障を来さない。
部が形成され、その凹部に溝が設けられるので、ゲート
電極上の層間絶縁膜が他の領域よりも厚く形成され、第
1の発明よりも更に一層、ボンディング時のゲート絶縁
膜に加わるストレスを緩和することができる。さらにソ
ースコンタクト領域近傍の層間絶縁膜をゲート電極上の
層間絶縁膜よりも薄く形成できるため、トレンチ構造の
MOSFETの微細化にも支障を来さない。
【0019】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は、本発明の第1実施例に係るトレンチ構造
の二重拡散型MOSFET(半導体装置)の縦断面図で
ある。
する。図1は、本発明の第1実施例に係るトレンチ構造
の二重拡散型MOSFET(半導体装置)の縦断面図で
ある。
【0020】このMOSFETは、N+ 型高濃度シリコ
ン基板1を有し、その基板1の表面上にはN- 型低濃度
シリコンエピタキャル層2が積層されている。このN+
型基板1及びN- 型エピタキャル層2によってドレイン
領域が形成され、基板1の裏面にはドレイン電極3が形
成されている。
ン基板1を有し、その基板1の表面上にはN- 型低濃度
シリコンエピタキャル層2が積層されている。このN+
型基板1及びN- 型エピタキャル層2によってドレイン
領域が形成され、基板1の裏面にはドレイン電極3が形
成されている。
【0021】前記N- エピタキャル層2内には所定の拡
散深さのP型ベース領域(チャネル領域となる)4が形
成され、さらに該P型ベース領域4主面側の所定領域に
は該P型ベース領域4とは反対導電型のN+ 型ソース領
域5が形成されている。そして、N+ 型ソース領域5内
にP型ベース領域4を貫いてN- エピタキャル層2に達
するトレンチ(溝)6が形成され、このトレンチ6の側
壁及び底部全面、更にN+ 型ソース領域5の表面上のー
部まで連続してゲート絶縁膜7が形成されている。そし
て、このゲート絶縁膜7を介して多結晶シリコンからな
るゲート電極8が、前記トレンチ6に埋設される形でN
+ 型ソース領域5の表面上のー部まで(トレンチ6のコ
ーナ部から0.5μm程度)処設されている。
散深さのP型ベース領域(チャネル領域となる)4が形
成され、さらに該P型ベース領域4主面側の所定領域に
は該P型ベース領域4とは反対導電型のN+ 型ソース領
域5が形成されている。そして、N+ 型ソース領域5内
にP型ベース領域4を貫いてN- エピタキャル層2に達
するトレンチ(溝)6が形成され、このトレンチ6の側
壁及び底部全面、更にN+ 型ソース領域5の表面上のー
部まで連続してゲート絶縁膜7が形成されている。そし
て、このゲート絶縁膜7を介して多結晶シリコンからな
るゲート電極8が、前記トレンチ6に埋設される形でN
+ 型ソース領域5の表面上のー部まで(トレンチ6のコ
ーナ部から0.5μm程度)処設されている。
【0022】ゲート電極8の表面上は層間絶縁膜9によ
って被覆され、この層間絶縁膜9上には、P型ベース領
域4及びN+ 型ソース領域5にソースコンタクト領域1
0aを介して接続されるソース電極10が設けられい
る。ゲート電極8は層間絶縁膜9の一部に開口されたコ
ンタクト用窓によってゲート配線電極と接続がとられ
る。さらに、ソース電極10からの外部引出し用ボンデ
ィングワイヤ11は、FETセルの集積度アップのた
め、特別なパット領域を設けないでFETセル上に形成
されている。
って被覆され、この層間絶縁膜9上には、P型ベース領
域4及びN+ 型ソース領域5にソースコンタクト領域1
0aを介して接続されるソース電極10が設けられい
る。ゲート電極8は層間絶縁膜9の一部に開口されたコ
ンタクト用窓によってゲート配線電極と接続がとられ
る。さらに、ソース電極10からの外部引出し用ボンデ
ィングワイヤ11は、FETセルの集積度アップのた
め、特別なパット領域を設けないでFETセル上に形成
されている。
【0023】図2(a)〜(c)は、上記の図1に示す
トレンチ構造の二重拡散型MOSFETの製造工程図で
ある。
トレンチ構造の二重拡散型MOSFETの製造工程図で
ある。
【0024】図2(a)において、まず、N+ 型高濃度
シリコン基板1の表面上にN- 型低濃度シリコンエピタ
キャル層2を成長させる。これは、例えばSiH4 +H
2 あるいはSiH2 Cl2 +H2 ガス系によるCVD法
(1000〜1100℃)で行われる。このようにして
形成されたドレイン領域に対し、N- エピタキャル層2
内にP型ベース領域4と、該P型ベース領域4主面側の
所定領域にN+ 型ソース領域5とを拡散形成する。こう
して、図2(a)に示すような構造となる。
シリコン基板1の表面上にN- 型低濃度シリコンエピタ
キャル層2を成長させる。これは、例えばSiH4 +H
2 あるいはSiH2 Cl2 +H2 ガス系によるCVD法
(1000〜1100℃)で行われる。このようにして
形成されたドレイン領域に対し、N- エピタキャル層2
内にP型ベース領域4と、該P型ベース領域4主面側の
所定領域にN+ 型ソース領域5とを拡散形成する。こう
して、図2(a)に示すような構造となる。
【0025】次に、図2(b)において、N+ 型ソース
領域5に対して選択的に異方性エッチングを行い、エッ
チングの底部がN- 型エピタキャル層2内の所定の深さ
に到達する間でエッチングを進めて卜レンチ6を形成す
る。引き続いて、卜レンチ6の側壁及び底部全面を含む
チップ表面にゲート絶縁膜(SiO2 )7を形成すると
共に、このゲート絶縁膜7を介してゲート電極(多結晶
シリコン)8を形成する。ここで、ゲート絶縁膜7は、
例えばチップを酸化性雰囲気で1000℃程度に熱して
形成され、ゲート電極8は、例えばSiH4 の熱分解反
応による減圧CVD法(600〜650℃)により形成
される。そして、ゲート電極8及びゲート絶縁膜7をエ
ッチングして、ゲート電極8が前記トレンチ6に埋設さ
れる形でN+ 型ソース領域5の表面上のー部まで(トレ
ンチ6のコーナ部から0.5μm程度)処設されるよう
に形成する。こうして図2(b)に示すような構造とな
る。
領域5に対して選択的に異方性エッチングを行い、エッ
チングの底部がN- 型エピタキャル層2内の所定の深さ
に到達する間でエッチングを進めて卜レンチ6を形成す
る。引き続いて、卜レンチ6の側壁及び底部全面を含む
チップ表面にゲート絶縁膜(SiO2 )7を形成すると
共に、このゲート絶縁膜7を介してゲート電極(多結晶
シリコン)8を形成する。ここで、ゲート絶縁膜7は、
例えばチップを酸化性雰囲気で1000℃程度に熱して
形成され、ゲート電極8は、例えばSiH4 の熱分解反
応による減圧CVD法(600〜650℃)により形成
される。そして、ゲート電極8及びゲート絶縁膜7をエ
ッチングして、ゲート電極8が前記トレンチ6に埋設さ
れる形でN+ 型ソース領域5の表面上のー部まで(トレ
ンチ6のコーナ部から0.5μm程度)処設されるよう
に形成する。こうして図2(b)に示すような構造とな
る。
【0026】続いて、図2(c)に示すように、ゲート
電極8が形成されたチップの表面に例えばリンガラス膜
(PSG)の層間絶縁膜9を被覆した後,エッチハック
法等を用いて層間絶縁膜9を平坦化する。
電極8が形成されたチップの表面に例えばリンガラス膜
(PSG)の層間絶縁膜9を被覆した後,エッチハック
法等を用いて層間絶縁膜9を平坦化する。
【0027】次いで、フォトエッチング技術を用いてソ
ースコンタクト領域10aを形成した後、Al等からな
るソース電極10を選択的に形成すると共に、前記高濃
度シリコン基板1の裏面にドレイン電極3を形成する。
そして、ソース電極10にボンディングワイヤ11をボ
ンディングすれば、上記図1に示す構造のMOSFET
が得られる。
ースコンタクト領域10aを形成した後、Al等からな
るソース電極10を選択的に形成すると共に、前記高濃
度シリコン基板1の裏面にドレイン電極3を形成する。
そして、ソース電極10にボンディングワイヤ11をボ
ンディングすれば、上記図1に示す構造のMOSFET
が得られる。
【0028】本実施例によれば、ゲート絶縁膜7を、ト
レンチ6の側壁及び底部全面、更にN+ 型ソース領域5
の表面上のー部まで連続して形成し、このゲート絶縁膜
7を介してゲート電極8が前記トレンチ6に埋設される
形でN+ 型ソース領域5の表面上のー部まで処設される
構造としたので、ボンディングワイヤ11をソース電極
10にボンディングする時のゲート絶縁膜7に加わるス
トレスを緩和することができる。これにより、ボンディ
ング時のストレスによるゲート絶縁膜7の耐量低下や寿
命低下を防ぐことができ、ゲート・ソ−ス間のショート
不良を未然に防止できる。
レンチ6の側壁及び底部全面、更にN+ 型ソース領域5
の表面上のー部まで連続して形成し、このゲート絶縁膜
7を介してゲート電極8が前記トレンチ6に埋設される
形でN+ 型ソース領域5の表面上のー部まで処設される
構造としたので、ボンディングワイヤ11をソース電極
10にボンディングする時のゲート絶縁膜7に加わるス
トレスを緩和することができる。これにより、ボンディ
ング時のストレスによるゲート絶縁膜7の耐量低下や寿
命低下を防ぐことができ、ゲート・ソ−ス間のショート
不良を未然に防止できる。
【0029】図3は、本発明の第2実施例に係るトレン
チ構造の二重拡散型MOSFETの縦断面図である。
チ構造の二重拡散型MOSFETの縦断面図である。
【0030】本実施例が上記第1実施例と異なる点は、
ゲート電極8が形成されるN+ 型ソース領域5の表面中
央部を、ソースコンタクト領域10a側のソース領域5
の表面よりも深く形成して凹部5aを設け、その凹部5
aにトレンチ6を設けた点にある。
ゲート電極8が形成されるN+ 型ソース領域5の表面中
央部を、ソースコンタクト領域10a側のソース領域5
の表面よりも深く形成して凹部5aを設け、その凹部5
aにトレンチ6を設けた点にある。
【0031】図4(a)〜(d)は、上記の図3に示す
トレンチ構造の二重拡散型MOSFETの製造工程図で
ある。
トレンチ構造の二重拡散型MOSFETの製造工程図で
ある。
【0032】図4(a)において、上記した図2(a)
で説明したものと同様の方法を用い、N+ 型高濃度シリ
コン基板1の表面上にN- 型低濃度シリコンエピタキャ
ル層2を成長させる。
で説明したものと同様の方法を用い、N+ 型高濃度シリ
コン基板1の表面上にN- 型低濃度シリコンエピタキャ
ル層2を成長させる。
【0033】次に、図4(b)において、ゲート電極8
が形成されるN+ 型ソース領域5の表面中央部を、ソー
スコンタクト領域10a側のソース領域5の表面よりも
深く形成して凹部5aを設ける。この場合、例えば、S
iH2 Cl2 +NH3 ガス系で減圧CVD(700〜9
00℃)法でN- 型低濃度シリコンエピタキャル層2上
に堆積したシリコン窒化膜(Si3 N4 )をマスクとし
て、選択酸化(LOCOS)法を用いて行う。
が形成されるN+ 型ソース領域5の表面中央部を、ソー
スコンタクト領域10a側のソース領域5の表面よりも
深く形成して凹部5aを設ける。この場合、例えば、S
iH2 Cl2 +NH3 ガス系で減圧CVD(700〜9
00℃)法でN- 型低濃度シリコンエピタキャル層2上
に堆積したシリコン窒化膜(Si3 N4 )をマスクとし
て、選択酸化(LOCOS)法を用いて行う。
【0034】図4(c),(d)においては、前記凹部
5aにトレンチ6を設けて、図2(b),(c)で説明
したものと同様の方法を用い、ゲート電極8が、ゲート
絶縁膜7を介してトレンチ6に埋設される形でN+ 型ソ
ース領域5の表面上のー部まで処設されるように形成
し、さらに層間絶縁膜9を被覆する。
5aにトレンチ6を設けて、図2(b),(c)で説明
したものと同様の方法を用い、ゲート電極8が、ゲート
絶縁膜7を介してトレンチ6に埋設される形でN+ 型ソ
ース領域5の表面上のー部まで処設されるように形成
し、さらに層間絶縁膜9を被覆する。
【0035】そして、第1実施例で述べたように、ソー
スコンタクト領域10aを形成した後、ソース電極10
を選択的に形成すると共に、高濃度シリコン基板1の裏
面にドレイン電極3を形成し、ソース電極10にボンデ
ィングワイヤ11をボンディングすれば、上記図3に示
す構造のMOSFETが得られる。
スコンタクト領域10aを形成した後、ソース電極10
を選択的に形成すると共に、高濃度シリコン基板1の裏
面にドレイン電極3を形成し、ソース電極10にボンデ
ィングワイヤ11をボンディングすれば、上記図3に示
す構造のMOSFETが得られる。
【0036】本実施例によれば、ゲート電極8上の層間
絶縁膜9が他の領域よりも厚く形成され、第1実施例よ
りも更に一層、ボンディング時のゲート絶縁膜7に加わ
るストレスを緩和することができ、前述したゲート絶縁
膜7の耐量低下や寿命低下の防止効果が一層顕著とな
る。さらに、ソースコンタクト領域10a近傍の層間絶
縁膜9をゲート電極8上の層間絶縁膜9よりも薄く形成
できるため、トレンチ構造のMOSFETの微細化にも
支障を来さない。
絶縁膜9が他の領域よりも厚く形成され、第1実施例よ
りも更に一層、ボンディング時のゲート絶縁膜7に加わ
るストレスを緩和することができ、前述したゲート絶縁
膜7の耐量低下や寿命低下の防止効果が一層顕著とな
る。さらに、ソースコンタクト領域10a近傍の層間絶
縁膜9をゲート電極8上の層間絶縁膜9よりも薄く形成
できるため、トレンチ構造のMOSFETの微細化にも
支障を来さない。
【0037】なお、上記実施例においては、Nチャネル
型MOSFETについて述べたが、例えばPチャネル型
MOSFETはもちろん、IGBTについても適用可能
である。
型MOSFETについて述べたが、例えばPチャネル型
MOSFETはもちろん、IGBTについても適用可能
である。
【0038】
【発明の効果】以上に説明したように、第1の発明によ
れば、ゲート絶縁膜を、溝の側壁及び底面に連続して第
1導電型ソース領域の表面上一部まで形成し、ゲート電
極は、そのゲート絶縁膜に対応して該第1導電型ソース
領域の表面上一部まで処設したので、ボンディングワイ
ヤをソース電極にボンディングする時のゲート絶縁膜に
加わるストレスを緩和することができる。これにより、
ボンディング時のストレスによるゲート絶縁膜の耐量低
下や寿命低下を防ぐことができ、ゲート・ソ−ス間のシ
ョート不良を未然に防止することが可能となる。従っ
て、プレーナ構造のMOSFETと同様に容易にFET
セル上へのソースボンディングが可能となる。
れば、ゲート絶縁膜を、溝の側壁及び底面に連続して第
1導電型ソース領域の表面上一部まで形成し、ゲート電
極は、そのゲート絶縁膜に対応して該第1導電型ソース
領域の表面上一部まで処設したので、ボンディングワイ
ヤをソース電極にボンディングする時のゲート絶縁膜に
加わるストレスを緩和することができる。これにより、
ボンディング時のストレスによるゲート絶縁膜の耐量低
下や寿命低下を防ぐことができ、ゲート・ソ−ス間のシ
ョート不良を未然に防止することが可能となる。従っ
て、プレーナ構造のMOSFETと同様に容易にFET
セル上へのソースボンディングが可能となる。
【0039】第2の発明によれば、第1導電型ソース領
域の表面中央部を、ソースコンタクト領域側の該第1導
電型ソース領域の表面よりも深く形成して凹部を設ける
と共に、該第1導電型ソース領域の前記凹部に溝を設
け、ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、ゲート電極は、そのゲー
ト絶縁膜を介して前記凹部の表面上まで処設したので、
第1の発明よりも更に一層、ボンディング時のゲート絶
縁膜に加わるストレスを緩和することができ、その効果
が一層顕著となる。さらにソースコンタクト領域近傍の
層間絶縁膜をゲート電極上の層間絶縁膜よりも薄く形成
できるため、トレンチ構造のMOSFETの微細化にも
支障を来さない。
域の表面中央部を、ソースコンタクト領域側の該第1導
電型ソース領域の表面よりも深く形成して凹部を設ける
と共に、該第1導電型ソース領域の前記凹部に溝を設
け、ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、ゲート電極は、そのゲー
ト絶縁膜を介して前記凹部の表面上まで処設したので、
第1の発明よりも更に一層、ボンディング時のゲート絶
縁膜に加わるストレスを緩和することができ、その効果
が一層顕著となる。さらにソースコンタクト領域近傍の
層間絶縁膜をゲート電極上の層間絶縁膜よりも薄く形成
できるため、トレンチ構造のMOSFETの微細化にも
支障を来さない。
【図1】本発明の第1実施例に係るトレンチ構造の二重
拡散型MOSFETの縦断面図である。
拡散型MOSFETの縦断面図である。
【図2】上記の図1に示すトレンチ構造の二重拡散型M
OSFETの製造工程図である。
OSFETの製造工程図である。
【図3】本発明の第2実施例に係るトレンチ構造の二重
拡散型MOSFETの縦断面図である。
拡散型MOSFETの縦断面図である。
【図4】上記の図3に示すトレンチ構造の二重拡散型M
OSFETの製造工程図である。
OSFETの製造工程図である。
【図5】従来のプレーナ構造の二重拡散型MOSFET
の縦断面図である。
の縦断面図である。
【図6】従来のトレンチ構造の二重拡散型MOSFET
の縦断面図である。
の縦断面図である。
1 N+ 型高濃度シリコン基板 2 N- 型エピタキャル層 3 ドレイン電極 4 P型ベース領域 5 N+ 型ソース領域 5a 凹部 6 トレンチ 7 ゲート絶縁膜 8 ゲート電極 9 層間絶縁膜 10a ソースコンタクト領域 10 ソース電極 11 ボンディングワイヤ
Claims (2)
- 【請求項1】 第1導電型の半導体基板と、前記半導体
基板上に形成された第1導電型の低濃度層と、前記低濃
度層上に形成され前記第1導電型に対して反対導電型の
第2導電型べース領域と、前記第2導電型べース領域内
のー部に形成された第1導電型ソース領域と、前記第1
導電型ソース領域内に表面より縦方向へ設けられた溝の
側壁及び底面に形成されたゲート絶縁膜と、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第2導電
型べース領域と前記第1導電型ソース領域とに接続さ
れ、前記ゲート電極上に形成されたソース電極と、前記
ソース電極上に形成された外部引出し用のボンディング
ワイヤとを備えた半導体装置において、 前記ゲート絶縁膜を、前記溝の側壁及び底面に連続して
前記第1導電型ソース領域の表面上一部まで形成し、前
記ゲート電極は、そのゲート絶縁膜に対応して該第1導
電型ソース領域の表面上一部まで処設したことを特徴と
する半導体装置。 - 【請求項2】 第1導電型の半導体基板と、前記半導体
基板上に形成された第1導電型の低濃度層と、前記低濃
度層上に形成され前記第1導電型に対して反対導電型の
第2導電型べース領域と、前記第2導電型べース領域内
のー部に形成された第1導電型ソース領域と、前記第1
導電型ソース領域内に表面より縦方向へ設けられた溝の
側壁及び底面に形成されたゲート絶縁膜と、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第2導電
型べース領域と前記第1導電型ソース領域とにソースコ
ンタクト領域を介して接続され前記ゲート電極上の層間
絶縁膜を介して形成されたソース電極と、前記ソース電
極上に形成された外部引出し用のボンディングワイヤと
を備えた半導体装置において、 前記第1導電型ソース領域の表面中央部を、前記ソース
コンタクト領域側の該第1導電型ソース領域の表面より
も深く形成して凹部を設けると共に、該第1導電型ソー
ス領域の前記凹部に前記溝を設け、 前記ゲート絶縁膜は、前記溝の側壁及び底面に連続して
前記凹部の表面上まで形成し、前記ゲート電極は、その
ゲート絶縁膜に対応して前記凹部の表面上まで処設した
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18511793A JP3226669B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18511793A JP3226669B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745824A true JPH0745824A (ja) | 1995-02-14 |
JP3226669B2 JP3226669B2 (ja) | 2001-11-05 |
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ID=16165167
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1993
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